JPS6126158B2 - - Google Patents
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- JPS6126158B2 JPS6126158B2 JP3633281A JP3633281A JPS6126158B2 JP S6126158 B2 JPS6126158 B2 JP S6126158B2 JP 3633281 A JP3633281 A JP 3633281A JP 3633281 A JP3633281 A JP 3633281A JP S6126158 B2 JPS6126158 B2 JP S6126158B2
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- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
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- 238000009792 diffusion process Methods 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明はゲート絶縁膜中に浮遊ゲートを有す
るMOSトランジスタを不揮発性メモリセルとし
て用いた不揮発性半導体メモリ装置に関する。
るMOSトランジスタを不揮発性メモリセルとし
て用いた不揮発性半導体メモリ装置に関する。
紫外線消去型の書き込み、消去可能な不揮発性
メモリとして知られているEPROMは、一般にそ
のメモリセルとしてゲート絶縁膜中に浮遊ゲート
を有するMOSトランジスタで構成される。
メモリとして知られているEPROMは、一般にそ
のメモリセルとしてゲート絶縁膜中に浮遊ゲート
を有するMOSトランジスタで構成される。
第１図ａ，ｂ，ｃはこのMOSトランジスタの
構造を示し、それぞれ平面図、ｂ−ｂ間における
断面図、ｃ−ｃ間における断面図を示す。第２図
はMOSトランジスタをメモリセルとして用いた
回路図を示す。このMOSトランジスタは、Ｐ型
基板１表面内にＮ型のソース領域２、ドレイン領
域３が形成され、ソース、ドレイン領域２，３間
に形成されるチヤネル領域４上には、第１のゲー
ト絶縁膜５、浮遊ゲート６、第２のゲート絶縁膜
７、制御ゲート８が順次形成されて成る。浮遊ゲ
ート６の両端部は、第１図ｂに示したように厚い
フイールド絶縁膜９によつてＰ型基板１から分離
されている。
構造を示し、それぞれ平面図、ｂ−ｂ間における
断面図、ｃ−ｃ間における断面図を示す。第２図
はMOSトランジスタをメモリセルとして用いた
回路図を示す。このMOSトランジスタは、Ｐ型
基板１表面内にＮ型のソース領域２、ドレイン領
域３が形成され、ソース、ドレイン領域２，３間
に形成されるチヤネル領域４上には、第１のゲー
ト絶縁膜５、浮遊ゲート６、第２のゲート絶縁膜
７、制御ゲート８が順次形成されて成る。浮遊ゲ
ート６の両端部は、第１図ｂに示したように厚い
フイールド絶縁膜９によつてＰ型基板１から分離
されている。
このような構造のメモリセルにデータを書き込
むことは、浮遊ゲート６に電子を注入することに
より行なわれる。このために、例えばソース領域
２をアース電位とし、ドレイン３および制御ゲー
ト８に例えば25ボルトの高い電圧を印加する。こ
のとき、ドレイン３の近傍で生じるインパクト・
アイオナイゼイシヨンにより発生された電子、正
孔対のうち、電子が浮遊ゲート６内に注入され
る。ドレイン３と制御ゲート８に高電圧を印加す
る際には、第２図に示したように電源Ｖpとドレ
イン３との間に例えば2kΩの負荷提抗ＲLが接続
される。
むことは、浮遊ゲート６に電子を注入することに
より行なわれる。このために、例えばソース領域
２をアース電位とし、ドレイン３および制御ゲー
ト８に例えば25ボルトの高い電圧を印加する。こ
のとき、ドレイン３の近傍で生じるインパクト・
アイオナイゼイシヨンにより発生された電子、正
孔対のうち、電子が浮遊ゲート６内に注入され
る。ドレイン３と制御ゲート８に高電圧を印加す
る際には、第２図に示したように電源Ｖpとドレ
イン３との間に例えば2kΩの負荷提抗ＲLが接続
される。
第３図ａ，ｂには、第２図の回路において浮遊
ゲート６に電子が注入された後の、制御ゲート８
からみたしきい値の変化量をΔＶTとして、ドレ
イン３、制御ゲート８に高電圧が印加される時
間、即ち書き込み時間ｔpwを例えば50msecとし
た場合の、各々ΔＶTのゲート電圧ＶCG依存性お
よびドレイン印加電圧Ｖp依存性を示す。第３図
ａに示すように、ΔＶTの変化量はゲート電圧ＶC
Ｇに略比例するが、第３図ｂに示すように、ドレ
イン電圧Ｖpがある一定電圧ＶPC以上になると急
激にΔＶTは所定値まで増加し、その後は略一定
値を保つような特性を示す。これは、ドレイン３
の電圧がゲート電圧（実質的には浮遊ゲート電圧
ＶFG）より下がると、３極管と同様な動作状態と
なつてインパクト・アイオナイゼイシヨンの発生
が低下して電子の浮遊ゲート６への注入効果が低
下する為である。
ゲート６に電子が注入された後の、制御ゲート８
からみたしきい値の変化量をΔＶTとして、ドレ
イン３、制御ゲート８に高電圧が印加される時
間、即ち書き込み時間ｔpwを例えば50msecとし
た場合の、各々ΔＶTのゲート電圧ＶCG依存性お
よびドレイン印加電圧Ｖp依存性を示す。第３図
ａに示すように、ΔＶTの変化量はゲート電圧ＶC
Ｇに略比例するが、第３図ｂに示すように、ドレ
イン電圧Ｖpがある一定電圧ＶPC以上になると急
激にΔＶTは所定値まで増加し、その後は略一定
値を保つような特性を示す。これは、ドレイン３
の電圧がゲート電圧（実質的には浮遊ゲート電圧
ＶFG）より下がると、３極管と同様な動作状態と
なつてインパクト・アイオナイゼイシヨンの発生
が低下して電子の浮遊ゲート６への注入効果が低
下する為である。
ところで、実際のメモリでは行線、列線に沿つ
てメモリセルがマトリクス状に多数接続される
為、データの書込み時に複数のメモリが接続され
た１本の列線上の１つのメモリセルが選択された
場合、他の非選択メモリセルはすべてゲートがア
ース電位、ドレインが高電圧となる。ここで、第
１図ａ，ｂに示されているように、ドレイン領域
３が浮遊ゲート６の下へ一部入り込んで両者が部
分的にオーバラツプしている為、ドレイン領域３
と浮遊ゲート６との間の容量結合によつて浮遊ゲ
ート６の電位が持ち上げられる現象が生じる。
てメモリセルがマトリクス状に多数接続される
為、データの書込み時に複数のメモリが接続され
た１本の列線上の１つのメモリセルが選択された
場合、他の非選択メモリセルはすべてゲートがア
ース電位、ドレインが高電圧となる。ここで、第
１図ａ，ｂに示されているように、ドレイン領域
３が浮遊ゲート６の下へ一部入り込んで両者が部
分的にオーバラツプしている為、ドレイン領域３
と浮遊ゲート６との間の容量結合によつて浮遊ゲ
ート６の電位が持ち上げられる現象が生じる。
第１図で、制御ゲート８と浮遊ゲート６間の容
量をC1、浮遊ゲート６とソース２、ドレイン
３、チヤネル４および基板１間の容量を夫々C2
〜C5とし、ドレイン３、浮遊ゲート６、制御ゲ
ート８の電圧を夫々ＶD，ＶFG，ＶCGとし、ソー
ス２および基板１の電位をアース電位OVとすれ
ば、浮遊ゲート６に電子が注入されていない状態
で、電荷中性の法則により次式が成り立つ。
量をC1、浮遊ゲート６とソース２、ドレイン
３、チヤネル４および基板１間の容量を夫々C2
〜C5とし、ドレイン３、浮遊ゲート６、制御ゲ
ート８の電圧を夫々ＶD，ＶFG，ＶCGとし、ソー
ス２および基板１の電位をアース電位OVとすれ
ば、浮遊ゲート６に電子が注入されていない状態
で、電荷中性の法則により次式が成り立つ。
C1（ＶCG−ＶFG）＋（C2＋C4＋C5）（−ＶFG）
＋C3（ＶD−ＶFG）＝０ …(1)
従つて、(1)式より
ＶFG
＝１／Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５（C1VCG＋C3VD
）…(2) となる。
）…(2) となる。
ここで、
C1＝εｏｘＬ×Ｗ１／ｔｏｘ２，C2＝C3＝εｏｘＷ２
ｘｊ／ｔｏｘ１ C4＝εｏｘＷ２（Ｌ−２ｘｊ）／ｔｏｘ１， C5＝εｏｘ（Ｗ１−Ｗ２）Ｌ／ｔｏｘ３ である。例えば、tox1＝1000Å、tox2＝1500Å、
tox3＝7000Å、Ｌ＝５μ、W1＝19μ、W2＝５
μ、xj＝1.2μとすると、非選択メモリセルにお
いてゲート電圧ＶCG＝０ボルト、ドレイン電圧Ｖ
D＝20ボルトの場合、ＶFG〓1.2ボルトとなる。従
つて、この浮遊ゲート型MOSFETでなるメモリ
セルは、浮遊ゲート６から見たしきい値ＶTが1.2
ボルト以上ないと、制御ゲート電圧ＶCGが０ボル
トでもオンとなつてしまう。しかしながら、動作
スピードの点から、しきい値は小さい方がよく、
例えばＶT＝0.8〜1.0ボルトというような若干低
めの値に設定されているのが現状である。最近の
大容量化されたメモリ、例えば64kビツトのメモ
リでは256行×256列のマトリクスとなる。即ち、
１本の列上の非選択メモリセルは255個にもな
り、非選択のメモリセル１個当りの僅かなもれ電
流も列全体ではかなりの電流量となる。又、素子
の微細化に伴ないゲート長も短かくなり、パンチ
スルー電圧も下がつてもれ電流がますます増大す
る。このため選択列線の電圧ＶDが低下して書き
込みがより困難になる。あるいは、第３図ｂに示
すように、列線の電圧がＶDCより下がつたときは
書き込み不能となることがある。
ｘｊ／ｔｏｘ１ C4＝εｏｘＷ２（Ｌ−２ｘｊ）／ｔｏｘ１， C5＝εｏｘ（Ｗ１−Ｗ２）Ｌ／ｔｏｘ３ である。例えば、tox1＝1000Å、tox2＝1500Å、
tox3＝7000Å、Ｌ＝５μ、W1＝19μ、W2＝５
μ、xj＝1.2μとすると、非選択メモリセルにお
いてゲート電圧ＶCG＝０ボルト、ドレイン電圧Ｖ
D＝20ボルトの場合、ＶFG〓1.2ボルトとなる。従
つて、この浮遊ゲート型MOSFETでなるメモリ
セルは、浮遊ゲート６から見たしきい値ＶTが1.2
ボルト以上ないと、制御ゲート電圧ＶCGが０ボル
トでもオンとなつてしまう。しかしながら、動作
スピードの点から、しきい値は小さい方がよく、
例えばＶT＝0.8〜1.0ボルトというような若干低
めの値に設定されているのが現状である。最近の
大容量化されたメモリ、例えば64kビツトのメモ
リでは256行×256列のマトリクスとなる。即ち、
１本の列上の非選択メモリセルは255個にもな
り、非選択のメモリセル１個当りの僅かなもれ電
流も列全体ではかなりの電流量となる。又、素子
の微細化に伴ないゲート長も短かくなり、パンチ
スルー電圧も下がつてもれ電流がますます増大す
る。このため選択列線の電圧ＶDが低下して書き
込みがより困難になる。あるいは、第３図ｂに示
すように、列線の電圧がＶDCより下がつたときは
書き込み不能となることがある。
このようなもれ電流を制限する手段として第４
図に示す様に全メモリセルのソース側に抵抗成分
を挿入することにより、書き込み時に全メモリセ
ルのソースを浮かせて非選択のメモリセルのもれ
電流をなくす方法が考えられる。
図に示す様に全メモリセルのソース側に抵抗成分
を挿入することにより、書き込み時に全メモリセ
ルのソースを浮かせて非選択のメモリセルのもれ
電流をなくす方法が考えられる。
第４図には４ビツトの出力ビツト数のときのメ
モリマトリクスが示されている。M11〜Ｍnoはメ
モリセルを示し、各メモリセルとして用いられる
浮遊ゲート型MOSトランジスタのゲートが行デ
コーダ６０より出力される行線R1〜Ｒnに接続さ
れ、ドレインが列線C1〜Ｃoに接続され、ソース
は共通に端子１に接続される。列線C1〜Ｃoは列
デコーダ５０より出力される列選択線CL1〜CLo
により選択される列選択トランジスタG1〜Ｇoを
介して端子２に接続される。端子２には書込み回
路２０およびセンスアンプ３０が接続され、セン
スアンプ３０の出力は出力回路４０へ接続され
る。又、端子１は、定電圧回路７０が接続され
る。尚、定電圧回路７０は、端子１およびアース
間に接続されたトランジスタT1，T2と、端子１
とトランジスタT1のゲートとの間に直列に接続
され、端子１の電圧を入力してトランジスタT1
のゲートに出力を与えるインバータ１，２と
を有し、トランジスタT2のゲートには読み出
し／書き込みの切換え信号R/Wが入力され、端
子１の電位がほぼ１ボルト程度に一定に保たれ
る。読み出し時には、信号R/Wが“１”とな
り、端子１はほぼアース電位となる。この説明は
出力ビツト回路１０１に付いて行なつたが、他の
出力ビツト回路１０２，１０３，１０４について
も同様に接続されている。
モリマトリクスが示されている。M11〜Ｍnoはメ
モリセルを示し、各メモリセルとして用いられる
浮遊ゲート型MOSトランジスタのゲートが行デ
コーダ６０より出力される行線R1〜Ｒnに接続さ
れ、ドレインが列線C1〜Ｃoに接続され、ソース
は共通に端子１に接続される。列線C1〜Ｃoは列
デコーダ５０より出力される列選択線CL1〜CLo
により選択される列選択トランジスタG1〜Ｇoを
介して端子２に接続される。端子２には書込み回
路２０およびセンスアンプ３０が接続され、セン
スアンプ３０の出力は出力回路４０へ接続され
る。又、端子１は、定電圧回路７０が接続され
る。尚、定電圧回路７０は、端子１およびアース
間に接続されたトランジスタT1，T2と、端子１
とトランジスタT1のゲートとの間に直列に接続
され、端子１の電圧を入力してトランジスタT1
のゲートに出力を与えるインバータ１，２と
を有し、トランジスタT2のゲートには読み出
し／書き込みの切換え信号R/Wが入力され、端
子１の電位がほぼ１ボルト程度に一定に保たれ
る。読み出し時には、信号R/Wが“１”とな
り、端子１はほぼアース電位となる。この説明は
出力ビツト回路１０１に付いて行なつたが、他の
出力ビツト回路１０２，１０３，１０４について
も同様に接続されている。
以上のように書き込み時、メモリセルのソース
電位を浮かせれば非選択セルのもれ電流はなくな
り、書き込み特性は一応改善される。ところが、
ソース電位が上がると、相対的にゲート、ソース
間電位差およびドレイン、ソース間電位差が減少
する為、第３図ａに示すように、書き込み量、即
ちΔＶTの変化量はゲート電圧に比例して悪くな
り、ソースをアース電位に固定した非選択メモリ
セルのもれ電流がない場合のメモリセルの書き込
み特性より劣つてしまう。この様に、書き込みマ
ージンを若干犠牲にして、もれ電流を少なく押え
ることが考えられる。しかしながら、このように
書き込み特性を劣化させることは望ましくない。
電位を浮かせれば非選択セルのもれ電流はなくな
り、書き込み特性は一応改善される。ところが、
ソース電位が上がると、相対的にゲート、ソース
間電位差およびドレイン、ソース間電位差が減少
する為、第３図ａに示すように、書き込み量、即
ちΔＶTの変化量はゲート電圧に比例して悪くな
り、ソースをアース電位に固定した非選択メモリ
セルのもれ電流がない場合のメモリセルの書き込
み特性より劣つてしまう。この様に、書き込みマ
ージンを若干犠牲にして、もれ電流を少なく押え
ることが考えられる。しかしながら、このように
書き込み特性を劣化させることは望ましくない。
従つてこの発明の目的は、浮遊ゲートを有する
MOSFETをメモリセルとした不揮発性半導体メ
モリ装置において、浮遊ゲートへの電子の注入効
率を低下させずに非選択メモリセルのもれ電流を
減少させて、書き込みマージンが減少しないよう
に構成した不揮発性半導体メモリ装置を提供する
ことである。
MOSFETをメモリセルとした不揮発性半導体メ
モリ装置において、浮遊ゲートへの電子の注入効
率を低下させずに非選択メモリセルのもれ電流を
減少させて、書き込みマージンが減少しないよう
に構成した不揮発性半導体メモリ装置を提供する
ことである。
以下図面を参照してこの発明を詳細に説明す
る。第５図は、第４図と同様に４ビツトの出力ビ
ツト構成のメモリマトリクスにこの発明を適用し
た実施例の回路図である。第５図の実施例で第４
図と対応する部分は同一の参照番号を付してあ
る。第５図において、行線R1によつて選択され
る出力ビツト回路１０１中のメモリセルM11，
M12，…Ｍ1oのソースは共通にソース端子１１に
接続される。このソース端子１１には、行線R1
によつて同時に選択される他の出力ビツト回路１
０２〜１０４中のすべてのメモリセルのソースも
共通に接続される。他の行線R2，…Ｒnについて
も同様に、共通のソース端子１２，…１nに各メ
モリセルのソースが行毎に共通に接続される。こ
のソース端子１１，１２，…１nとアース間に
は、夫々トランジススタT31，T32，…Ｔ3nが設け
られ、各トランジスタT31，T32，…Ｔ3nのゲート
は対応する行線R1，R2，…Ｒnに接続される。こ
のトランジスタT31，T32，…Ｔ3nはメモリセルソ
ースデコード回路８０を構成する。
る。第５図は、第４図と同様に４ビツトの出力ビ
ツト構成のメモリマトリクスにこの発明を適用し
た実施例の回路図である。第５図の実施例で第４
図と対応する部分は同一の参照番号を付してあ
る。第５図において、行線R1によつて選択され
る出力ビツト回路１０１中のメモリセルM11，
M12，…Ｍ1oのソースは共通にソース端子１１に
接続される。このソース端子１１には、行線R1
によつて同時に選択される他の出力ビツト回路１
０２〜１０４中のすべてのメモリセルのソースも
共通に接続される。他の行線R2，…Ｒnについて
も同様に、共通のソース端子１２，…１nに各メ
モリセルのソースが行毎に共通に接続される。こ
のソース端子１１，１２，…１nとアース間に
は、夫々トランジススタT31，T32，…Ｔ3nが設け
られ、各トランジスタT31，T32，…Ｔ3nのゲート
は対応する行線R1，R2，…Ｒnに接続される。こ
のトランジスタT31，T32，…Ｔ3nはメモリセルソ
ースデコード回路８０を構成する。
第５図に示したような回路構成において、例え
ば列線C1、行線R1によりメモリセルM11が選択さ
れた場合、トランジスタT31がオン状態となつて
ソース端子１１は略アース電位となる。他方、他
の行線R2，…Ｒnは非選択状態であつて略０ボル
トとなつており、他のソース端子１２，…１nは
アース電位より切り離される為に、非選択メモリ
セルM21〜Ｍn1のもれ電流の影響はまつたくな
く、選択されたメリセルM11には良好な状態で書
き込みが行なわれる。
ば列線C1、行線R1によりメモリセルM11が選択さ
れた場合、トランジスタT31がオン状態となつて
ソース端子１１は略アース電位となる。他方、他
の行線R2，…Ｒnは非選択状態であつて略０ボル
トとなつており、他のソース端子１２，…１nは
アース電位より切り離される為に、非選択メモリ
セルM21〜Ｍn1のもれ電流の影響はまつたくな
く、選択されたメリセルM11には良好な状態で書
き込みが行なわれる。
第５図の実施例では、出力ビツト回路１０１〜
１０４に共通にメモリセルソースデコード用トラ
ンジスタT31〜Ｔ3nを行線R1〜Ｒnに対応して設け
てある。このようにすると、各メモリセルのソー
スとソース端子１１〜１nとを接続する配線とし
て拡散層を用いる場合に、この配線抵抗による電
流の減少が無視できない。この点を改良した実施
例を第６図に示す。
１０４に共通にメモリセルソースデコード用トラ
ンジスタT31〜Ｔ3nを行線R1〜Ｒnに対応して設け
てある。このようにすると、各メモリセルのソー
スとソース端子１１〜１nとを接続する配線とし
て拡散層を用いる場合に、この配線抵抗による電
流の減少が無視できない。この点を改良した実施
例を第６図に示す。
第６図の実施例では、第１の出力ビツト回路１
０１内で、行線R1によつて選択されるメモリセ
ルM11〜Ｍ1oのソースが共通にトランジスタT31を
介してアースに接続される。同様に、行線R2に
よつて選択されるメモリセルM21〜Ｍ2oのソース
が共通にトランジスタT32を介してアースに接続
され、行線Ｒnによつて選択されるメモリセルＭn
１〜Ｍnoのソースが共通にトランジスタＴ3nを介
してアースに接続される。第２〜第４の出力ビツ
ト回路１０２〜１１０４においても同様に、各ビ
ツト回路毎にトランジスタを介してメモリセルの
アースに接続される。各トランジスタT31〜Ｔ3n
のゲートには行線R1〜Ｒnの出力が供給され、デ
コードされる。このようにすれば、１つのメモリ
セルソースデコード用トランジスタに共通接続さ
れるメモリセルのソース配線を仮に拡散層で形成
しても配線抵抗はそれ程大きくはならず、メモリ
セルの書き込みは良好に行なわれる。尚、第６図
中、メモリセルのソース配線１１１２…１nは第
１〜第４の出力ビツト回路毎に分離して設けられ
ているが、それぞれ共通に接続しても良いことは
いうまでもない。
０１内で、行線R1によつて選択されるメモリセ
ルM11〜Ｍ1oのソースが共通にトランジスタT31を
介してアースに接続される。同様に、行線R2に
よつて選択されるメモリセルM21〜Ｍ2oのソース
が共通にトランジスタT32を介してアースに接続
され、行線Ｒnによつて選択されるメモリセルＭn
１〜Ｍnoのソースが共通にトランジスタＴ3nを介
してアースに接続される。第２〜第４の出力ビツ
ト回路１０２〜１１０４においても同様に、各ビ
ツト回路毎にトランジスタを介してメモリセルの
アースに接続される。各トランジスタT31〜Ｔ3n
のゲートには行線R1〜Ｒnの出力が供給され、デ
コードされる。このようにすれば、１つのメモリ
セルソースデコード用トランジスタに共通接続さ
れるメモリセルのソース配線を仮に拡散層で形成
しても配線抵抗はそれ程大きくはならず、メモリ
セルの書き込みは良好に行なわれる。尚、第６図
中、メモリセルのソース配線１１１２…１nは第
１〜第４の出力ビツト回路毎に分離して設けられ
ているが、それぞれ共通に接続しても良いことは
いうまでもない。
第５図、第６図の実施例では行線R1〜Ｒnに対
して夫々メモリセルのソースを共通に接続してト
ランジスタT31〜Ｔ3nに導いているが、例えば第
７図に示すように、行線R1に対応するメモリセ
ルM11〜Ｍ1oのソース接続線と、行線R2に対応す
るメモリセルM21〜Ｍ2oのソース接続線とを共通
に用いるようにすれば、メモリセルのソース接続
線の数が全体で半分になり、配列が容易で、且つ
チツプ面積も小さくできる。
して夫々メモリセルのソースを共通に接続してト
ランジスタT31〜Ｔ3nに導いているが、例えば第
７図に示すように、行線R1に対応するメモリセ
ルM11〜Ｍ1oのソース接続線と、行線R2に対応す
るメモリセルM21〜Ｍ2oのソース接続線とを共通
に用いるようにすれば、メモリセルのソース接続
線の数が全体で半分になり、配列が容易で、且つ
チツプ面積も小さくできる。
但し、この接続の場合、例えば、行線R1およ
び列線C1に接続されるメモリセルM11が選択され
たものとすると、非選択メモリセルM21のソース
もアース電位になる為、メモリセルM21を通して
もれ電流が流れるが、このようなもれ電流はメモ
リセル１個を通して流れるだけであり、無視し得
る程度の量である。
び列線C1に接続されるメモリセルM11が選択され
たものとすると、非選択メモリセルM21のソース
もアース電位になる為、メモリセルM21を通して
もれ電流が流れるが、このようなもれ電流はメモ
リセル１個を通して流れるだけであり、無視し得
る程度の量である。
第７図においては全出力ビツト回路１０１〜１
０４に共通にメモリセル選択回路９０が設けられ
ているが、これは第６図と同様に出力ビツト回路
毎に設けてもよいことは勿論である。
０４に共通にメモリセル選択回路９０が設けられ
ているが、これは第６図と同様に出力ビツト回路
毎に設けてもよいことは勿論である。
又、書き込み時に、メモリセルのドレイン側で
発生するインパクト・アイオナイゼイシヨンによ
る正孔等で基板に電流が流れ、基板電位が浮くこ
とにより周辺回路の各端子からメモリセルのソー
ス側へリーク電流が流れて誤動作を起こすのを防
止する為に、トランジスタT31〜Ｔ3n等のコンダ
クタンスgmを適当に設定してメモリセルのソー
ス電位を多少、例えば0.5ボルト程度浮かすこと
はこの発明の範囲肉内で容易に行ない得ることで
ある。
発生するインパクト・アイオナイゼイシヨンによ
る正孔等で基板に電流が流れ、基板電位が浮くこ
とにより周辺回路の各端子からメモリセルのソー
ス側へリーク電流が流れて誤動作を起こすのを防
止する為に、トランジスタT31〜Ｔ3n等のコンダ
クタンスgmを適当に設定してメモリセルのソー
ス電位を多少、例えば0.5ボルト程度浮かすこと
はこの発明の範囲肉内で容易に行ない得ることで
ある。
以上のようにこの発明によれば、書き込み特性
を劣化させずに、浮遊ゲートの電位の浮き、パン
チスルー等による非選択メモリセルのもれ電流を
効果的に抑圧できる。
を劣化させずに、浮遊ゲートの電位の浮き、パン
チスルー等による非選択メモリセルのもれ電流を
効果的に抑圧できる。
第１図ａ，ｂ，ｃは浮遊ゲートを有する
MOSFETメモリセルの夫々平面図および断面
図、第２図は第１図のMOSFETを用いたメモリ
セルの回路図、第３図ａ，ｂは夫々第１図の
MOSFETにおけるしきい値の変化量のゲート電
圧依存性およびドレイン印加電圧依存性を示す特
性線図、第４図はもれ電流防止の一手段が構じら
れたメモリマトリクスの回路結線図、第５図はこ
の発明の一実施例のメモリマトリクスの回路結線
図、第６図および第７図はこの発明の夫々異なる
他の実施例のメモリマトリクスを示す回路結線図
である。 １１，１２，…１n…ソース端子、M11，M12，
…Ｍno…不揮発性メモリセル、R1，R2，…Ｒn…
行線、C1，C2，…Ｃn…列線、１０１，１０２，
１０３，１０４…出力ビツト回路、２０…書き込
み回路、３０…センスアンプ、４０…出力回路、
５０…列デコーダ、６０…行デコーダ、８０…メ
モリセル・ソース・デコード回路、９０…メモリ
セルソース選択回路。
MOSFETメモリセルの夫々平面図および断面
図、第２図は第１図のMOSFETを用いたメモリ
セルの回路図、第３図ａ，ｂは夫々第１図の
MOSFETにおけるしきい値の変化量のゲート電
圧依存性およびドレイン印加電圧依存性を示す特
性線図、第４図はもれ電流防止の一手段が構じら
れたメモリマトリクスの回路結線図、第５図はこ
の発明の一実施例のメモリマトリクスの回路結線
図、第６図および第７図はこの発明の夫々異なる
他の実施例のメモリマトリクスを示す回路結線図
である。 １１，１２，…１n…ソース端子、M11，M12，
…Ｍno…不揮発性メモリセル、R1，R2，…Ｒn…
行線、C1，C2，…Ｃn…列線、１０１，１０２，
１０３，１０４…出力ビツト回路、２０…書き込
み回路、３０…センスアンプ、４０…出力回路、
５０…列デコーダ、６０…行デコーダ、８０…メ
モリセル・ソース・デコード回路、９０…メモリ
セルソース選択回路。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に行方向および列方向に配列さ
れ、夫々が制御ゲート、この制御ゲートと半導体
基板との間にゲート絶縁膜を介して形成された浮
遊ゲート、半導体基板上のこの浮遊ゲートをはさ
んで対向する位置に形成されたソース、ドレイン
を有する複数の不揮発性メモリセルと、行方向に
配列された不揮発性メモリセルの制御ゲートが共
通に接続される複数の行線と、この行線に選択的
に行選択出力を供給する行デコーダと、列方向に
配列された不揮発性メモリセルのドレインが共通
に接続される複数の列線と、データ書き込み時に
不揮発性メモリ装置を構成するすべての不揮発性
メモリセルのうち少なくともデータ書き込みされ
るメモリセルを含む一部の不揮発性メモリセルの
ソースを行デコーダの行選択出力に応じて選択的
に略アースレベルに設定するレベル設定手段とを
有する不揮発性半導体メモリ装置。 ２ 前記レベル設定手段は、前記行方向に配列さ
れた不揮発性メモリセルのソースにドレインが共
通接続され、ソースが接地され、前記行選択出力
が印加されるゲートを有するトランジスタを含む
特許請求の範囲第１項に記載の不揮発性半導体メ
モリ装置。 ３ 前記複数の行線のうちの第１の行線に制御ゲ
ートが共通接続された第１の不揮発性メモリセル
グループのソース接続線と、前記第１の行線に隣
接する第２の行線に制御ゲートが共通接続された
第２の不揮発性メモリセルグループのソース接続
線とが共通に用いられることを特徴とする、特許
請求の範囲第１項に記載の不揮発性半導体メモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3633281A JPS57150192A (en) | 1981-03-13 | 1981-03-13 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3633281A JPS57150192A (en) | 1981-03-13 | 1981-03-13 | Non-volatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57150192A JPS57150192A (en) | 1982-09-16 |
| JPS6126158B2 true JPS6126158B2 (ja) | 1986-06-19 |
Family
ID=12466867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3633281A Granted JPS57150192A (en) | 1981-03-13 | 1981-03-13 | Non-volatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57150192A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4566080A (en) * | 1983-07-11 | 1986-01-21 | Signetics Corporation | Byte wide EEPROM with individual write circuits |
| JPS63193400A (ja) * | 1987-02-06 | 1988-08-10 | Nec Corp | 電気的書込み可能な読出し専用メモリ |
| JPH0247922A (ja) * | 1988-08-09 | 1990-02-16 | Kawasaki Steel Corp | プログラマブル論理素子 |
| US5677875A (en) * | 1995-02-28 | 1997-10-14 | Nec Corporation | Non-volatile semiconductor memory device configured to minimize variations in threshold voltages of non-written memory cells and potentials of selected bit lines |
| KR100597636B1 (ko) * | 2004-06-08 | 2006-07-05 | 삼성전자주식회사 | 상 변화 반도체 메모리 장치 |
| JP2009158094A (ja) * | 2009-04-14 | 2009-07-16 | Renesas Technology Corp | 不揮発性記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4237547A (en) * | 1979-09-17 | 1980-12-02 | Motorola, Inc. | Program decoder for shared contact eprom |
-
1981
- 1981-03-13 JP JP3633281A patent/JPS57150192A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57150192A (en) | 1982-09-16 |
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