JPS61212055A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61212055A JPS61212055A JP60052483A JP5248385A JPS61212055A JP S61212055 A JPS61212055 A JP S61212055A JP 60052483 A JP60052483 A JP 60052483A JP 5248385 A JP5248385 A JP 5248385A JP S61212055 A JPS61212055 A JP S61212055A
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- oxide film
- semiconductor memory
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、小面積で信号電荷量の大きくできるように
した半導体記憶装置に関する。
した半導体記憶装置に関する。
（従来の技＃Ｊ）
従来、この種の半導体記憶装置は“’Ｎ０ＶＥＬ ＨＩ
ＧＨＤＥＮＳＩＴＹ、ＳＴ人ＣＫＥＤ Ｃ入ＰＡＣＴ
ＴＯＲＭＯＳ’ ＲＡＭ’ 、 ＩＥＤＭＤｉｇ
ｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ（１
９７８）、 ３４８−−３５１頁に示すような構造にな
っている。この文献に示されている半導体記憶装置は、
トランジスタの片側の拡散層に接続された電極とその上
部の電極にはさまれた絶縁膜を介して容量部は形成され
る。
ＧＨＤＥＮＳＩＴＹ、ＳＴ人ＣＫＥＤ Ｃ入ＰＡＣＴ
ＴＯＲＭＯＳ’ ＲＡＭ’ 、 ＩＥＤＭＤｉｇ
ｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ（１
９７８）、 ３４８−−３５１頁に示すような構造にな
っている。この文献に示されている半導体記憶装置は、
トランジスタの片側の拡散層に接続された電極とその上
部の電極にはさまれた絶縁膜を介して容量部は形成され
る。
容量部に蓄えられる電荷はトランジスタを介してデータ
線に出力されるが、この電荷が大きいほど信号量は大き
くなり、情報の判断は容易となる。
線に出力されるが、この電荷が大きいほど信号量は大き
くなり、情報の判断は容易となる。
この記憶装置の場合、容量は上に述べた電極の面積に比
例するため、面積を大きくとることが必要となる。また
は絶縁膜をさらに薄膜化する必要がある。
例するため、面積を大きくとることが必要となる。また
は絶縁膜をさらに薄膜化する必要がある。
（発明が解決しようとする問題点３
以上述べたように、従来の方法では、信号電荷量を大き
くとるためには絶縁膜を薄膜化するかもしくは面積の大
きい素子を眉いなければならないという問題点があり、
前者は絶縁耐圧が悪くなり、また、後者は素子の縮小化
ができないといった欠点があった。
くとるためには絶縁膜を薄膜化するかもしくは面積の大
きい素子を眉いなければならないという問題点があり、
前者は絶縁耐圧が悪くなり、また、後者は素子の縮小化
ができないといった欠点があった。
この発明は、前記従来技術がもっている問題点のうち、
大きい信号を得るための薄膜化あるいは大面積となると
いう点について解決した半導体記憶装置を提供するもの
である。
大きい信号を得るための薄膜化あるいは大面積となると
いう点について解決した半導体記憶装置を提供するもの
である。
（問題点を解決するための手段）
この発明は、半導体記憶装置において、容量を蓄積する
電極部分にトレンチ孔を設けたものである。
電極部分にトレンチ孔を設けたものである。
（作 用）
この発明によれば、以上のように半導体記憶装置を構成
したので、トレンチ孔の側壁も容量とすることができ、
信号電荷量を増すように作用し、したがって、前記問題
点を除去できる。
したので、トレンチ孔の側壁も容量とすることができ、
信号電荷量を増すように作用し、したがって、前記問題
点を除去できる。
（実施例）
以下、この発明の半導体記憶装置の実施例について図面
に基づき説明する。第１図（ａ）ないし第１図（ｅ）は
その一実施例の製造工程を示す図である。
に基づき説明する。第１図（ａ）ないし第１図（ｅ）は
その一実施例の製造工程を示す図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
上にパッド酸化膜２とシリコン窒化膜３を形成し、この
シリコン窒化膜３をパターニング後チャネルストッパー
用のボロン４をイオン注入する。
上にパッド酸化膜２とシリコン窒化膜３を形成し、この
シリコン窒化膜３をパターニング後チャネルストッパー
用のボロン４をイオン注入する。
このイオンの注入量は１０ ”〜１０ ” （ｃｍ−２
〕が適当である。
〕が適当である。
ソノ後、第１図（ｂｌ ニ示スヨウニ、ＣＶＤ−５ｉｎ
□膜５を１μｍ程度成長し、トレンチを形成する部分を
パターニングする。このパターニングに際し、リアクテ
ィブイオンエッチ法により、シリコン基板１をエツチン
グする。エツチング深さは必要な容量に応じて制御する
ことが容易に可能である。その後、チャネルストッパー
用のボロン６をイオン注入すると、この第１図（ｂ）に
示すごとくになる。
□膜５を１μｍ程度成長し、トレンチを形成する部分を
パターニングする。このパターニングに際し、リアクテ
ィブイオンエッチ法により、シリコン基板１をエツチン
グする。エツチング深さは必要な容量に応じて制御する
ことが容易に可能である。その後、チャネルストッパー
用のボロン６をイオン注入すると、この第１図（ｂ）に
示すごとくになる。
次に、第１図（ｅ）に示すように、ＣＶＤ−５ｉｎ□膜
５を除去して、シリコン窒化膜３をマスクとして酸化を
行うと、シリコン窒化膜３以外の部分は酸化される。た
とえば１０００℃ウェット法で２時間程度酸化すると、
約３０００人〜６０００人の分離酸化膜７を容易に形成
できる。その後、シリコン窒化膜３、パッド酸化Ｍ２を
除去すると、第１図（Ｃ）のごとく分離領域は完成する
。
５を除去して、シリコン窒化膜３をマスクとして酸化を
行うと、シリコン窒化膜３以外の部分は酸化される。た
とえば１０００℃ウェット法で２時間程度酸化すると、
約３０００人〜６０００人の分離酸化膜７を容易に形成
できる。その後、シリコン窒化膜３、パッド酸化Ｍ２を
除去すると、第１図（Ｃ）のごとく分離領域は完成する
。
さらに、第１図（ｄ）に示すように、リンをドープした
ポリシリコンによる下部電極を分離酸化膜７上に厚さ２
０００人〜４０００人程度形成後、熱成長ＳｉＯ□ある
いはＣＶＤ Ｓｉ、Ｎ４による絶縁膜９を誘電体として
厚さ１００人〜３００人程度形成する。
ポリシリコンによる下部電極を分離酸化膜７上に厚さ２
０００人〜４０００人程度形成後、熱成長ＳｉＯ□ある
いはＣＶＤ Ｓｉ、Ｎ４による絶縁膜９を誘電体として
厚さ１００人〜３００人程度形成する。
この絶縁膜９の形成後、その上に、上部電５ｉ１０を２
０００人〜４０００人程度ポリシリコンにより形成する
。かくして、第１の電極８と絶縁膜９および第２の電極
１０とによりキャパシタを形成している。なお、１００
はトレンチ孔である。
０００人〜４０００人程度ポリシリコンにより形成する
。かくして、第１の電極８と絶縁膜９および第２の電極
１０とによりキャパシタを形成している。なお、１００
はトレンチ孔である。
この後、第１図（ｅ）に示すように、ＣＶＤ Ｓｉｎ、
による酸化膜１０１でトレンチ孔１００を充填するとと
もに平坦化し、熱酸化によりゲート膜Ｓｉｎ、１１を形
成しトランジスタのゲート電極１２を形成し、ソース・
ドレイン１３を形成することにより、アクセストランジ
スタを形成する。以下、通常のＭＯ８工程によって素子
は容易に作製できる。
による酸化膜１０１でトレンチ孔１００を充填するとと
もに平坦化し、熱酸化によりゲート膜Ｓｉｎ、１１を形
成しトランジスタのゲート電極１２を形成し、ソース・
ドレイン１３を形成することにより、アクセストランジ
スタを形成する。以下、通常のＭＯ８工程によって素子
は容易に作製できる。
第２図は、第１図（ａ）〜第１図［６）の工程により製
造されたこの発明の半導体記憶装置の平面図であり、第
１図（ｅ）は第２図のａ −ａ ’線の断面に相当する
図である。第１図（ｅ）におけるシリコン基板１の溝に
沿った素子分離用の分離酸化膜７上に下部電極８（以下
、第１の電極という）と上部電極１゜（以下、第２の電
極という）は絶縁膜９を介して形成されている。
造されたこの発明の半導体記憶装置の平面図であり、第
１図（ｅ）は第２図のａ −ａ ’線の断面に相当する
図である。第１図（ｅ）におけるシリコン基板１の溝に
沿った素子分離用の分離酸化膜７上に下部電極８（以下
、第１の電極という）と上部電極１゜（以下、第２の電
極という）は絶縁膜９を介して形成されている。
この第１の電極８は接地電位Ｖｓｓに固定され、第２の
電・極１０はコンタクト１４を介してトランジスタ１５
の片側拡散層に接続されている。１６はトレンチである
。
電・極１０はコンタクト１４を介してトランジスタ１５
の片側拡散層に接続されている。１６はトレンチである
。
次に、この発明の半導体記憶装置の動作について説明す
る。情報は“Ｈ”と“Ｌ”の二つの状態があるがこれは
それぞれ第１の電極８と第２の電極１０の間に電荷が蓄
積された状態と蓄積されない状態に対応する。
る。情報は“Ｈ”と“Ｌ”の二つの状態があるがこれは
それぞれ第１の電極８と第２の電極１０の間に電荷が蓄
積された状態と蓄積されない状態に対応する。
この構造はＮチャネル、Ｐチャネルプロセスで作製でき
るが、通常はＮチャネルＭＯＳプロセスで形成できるの
で、息下、Ｎチャネルの場合について説明する。
るが、通常はＮチャネルＭＯＳプロセスで形成できるの
で、息下、Ｎチャネルの場合について説明する。
ＩＩ ＨＩＩレベルの書き込みを行う場合、アクセスト
ランジスタはスイッチングして導通状態となる。
ランジスタはスイッチングして導通状態となる。
Ｎ＋に拡散されたビット線となるソース°ドレインｌ３
は高電圧ｖ０゜レベルとなっているため、第２の電極１
０にはコンタクト１４を通してｖｏ。−Ｖｔの電位がか
かる。Ｖｔはトランジスタのゲー ト１５のしきい値電
圧であり、ブーストされた電圧がトランジスタ１５にか
かった場合にはｖｏ。どなる。
は高電圧ｖ０゜レベルとなっているため、第２の電極１
０にはコンタクト１４を通してｖｏ。−Ｖｔの電位がか
かる。Ｖｔはトランジスタのゲー ト１５のしきい値電
圧であり、ブーストされた電圧がトランジスタ１５にか
かった場合にはｖｏ。どなる。
第１の電極８は常に接地電位Ｖｓｓに固定されているた
め、第１の電極８と第２の電極１０間の絶縁膜９に応じ
た電荷が蓄積されている。この絶縁膜９の膜厚をｔ１誘
電率をε、真空誘電率をε。、第１の電極８と第２の電
極１０が重なっている部分の面積をＡとすると、蓄積さ
れる電荷量Ｑは次の式で示される。
め、第１の電極８と第２の電極１０間の絶縁膜９に応じ
た電荷が蓄積されている。この絶縁膜９の膜厚をｔ１誘
電率をε、真空誘電率をε。、第１の電極８と第２の電
極１０が重なっている部分の面積をＡとすると、蓄積さ
れる電荷量Ｑは次の式で示される。
また、Ｌ”レベルの書き込みを行なう場合には、“Ｈ″
レベル同様にアクセストランジスタが導通して書き込み
が行われる。この場合、ビット線となるソース・ドレイ
ン１３はＶｓｓレベルにあるため、第１の電極８と第２
の電極１０間には、電荷は蓄積されない。したがって
Ｍ Ｌ Ｉｌ＋レベルのときの電荷量Ｑば Ｑ ＝０ ・・・・・・（２）で示さ
れる。
レベル同様にアクセストランジスタが導通して書き込み
が行われる。この場合、ビット線となるソース・ドレイ
ン１３はＶｓｓレベルにあるため、第１の電極８と第２
の電極１０間には、電荷は蓄積されない。したがって
Ｍ Ｌ Ｉｌ＋レベルのときの電荷量Ｑば Ｑ ＝０ ・・・・・・（２）で示さ
れる。
このタイプの半導体記憶装置で情報は通常センスアンプ
などで判断されるが、電荷量Ｑ とＱのＨＬ 差ΔＱが大きいほど検出は容易となる。差ΔＱを次のよ
うに示される。
などで判断されるが、電荷量Ｑ とＱのＨＬ 差ΔＱが大きいほど検出は容易となる。差ΔＱを次のよ
うに示される。
ΔＱ＝Ｑ −Ｑ ＝Ｑ ０ｃ−
ＨＬ Ｈｔ
つまり、差ΔＱを増加するためには、絶縁ＤＩ！９の膜
厚ｔを薄くするか、または電極に挾まれた領域Ａを大き
くすることが、電圧系を変えない状態では必要である。
厚ｔを薄くするか、または電極に挾まれた領域Ａを大き
くすることが、電圧系を変えない状態では必要である。
この半導体記憶装置の場合、トレンチ１６６１の壁部も
容量として働くため、絶縁膜を薄膜化することなく素子
を小さくしても十分な電荷量を得ることが可能である。
容量として働くため、絶縁膜を薄膜化することなく素子
を小さくしても十分な電荷量を得ることが可能である。
第３図はこの発明によって期待できる容量の増加量を示
す。第３図は第１の電極８、第２．の電極ｌＯによる容
量部面積９μｍ 、 ）レンチ孔２×２ｐｍ２、絶縁膜
９の膜厚１５０人（ＳｉＯ，換算）、素子分離膜厚６０
００人、第１の電極８の膜厚１０００人で計算したもの
である。
す。第３図は第１の電極８、第２．の電極ｌＯによる容
量部面積９μｍ 、 ）レンチ孔２×２ｐｍ２、絶縁膜
９の膜厚１５０人（ＳｉＯ，換算）、素子分離膜厚６０
００人、第１の電極８の膜厚１０００人で計算したもの
である。
トレンチ孔深さ０μｍに対する容量的２１ｆＦが従来の
半導体記憶装置の容量である。たとえば、トレンチ孔深
さ３μｍでは容量は約５４ ｆＦとなり、従来の半導体
記憶装置に比べ、約２．５７倍と飛躍的に増大すること
が容易に推察される。
半導体記憶装置の容量である。たとえば、トレンチ孔深
さ３μｍでは容量は約５４ ｆＦとなり、従来の半導体
記憶装置に比べ、約２．５７倍と飛躍的に増大すること
が容易に推察される。
（発明の効果）
以上詳細に説明したように、この発明によれば、容量を
蓄積する電極部にトレンチ孔を形成するようにしたので
、トレンチ孔の側壁部にも容量として加味されることに
なり、従来に比較して大きな信号電荷量を得ることがで
きる。
蓄積する電極部にトレンチ孔を形成するようにしたので
、トレンチ孔の側壁部にも容量として加味されることに
なり、従来に比較して大きな信号電荷量を得ることがで
きる。
これにともない、従来のごとく信号電荷量を得るために
絶縁膜を薄膜化することによる絶縁耐圧の低下を招くこ
ともないばかりか、面積を大きくする必要がなくなり、
素子の縮小化が可能となるものである。
絶縁膜を薄膜化することによる絶縁耐圧の低下を招くこ
ともないばかりか、面積を大きくする必要がなくなり、
素子の縮小化が可能となるものである。
さらに、ＭＯＳキャパシタのごとく、第１の電極と響が
完全になくなる。
完全になくなる。
第１図（ａ）ないし第１図（ｅ）はこの発明の半導体記
憶装置の一実施例を製造する場合の工程説明図、第２図
はこの発明の半導体記憶装置の一実施例の平面図、第３
図はこの発明の半導体記憶装置におけるトレンチ孔の深
さ対容量の関係を示す図である。 １・・・Ｐ型シリコン基板、４，６・・・ボロン、７・
・・分離酸化膜、８・・・第１の電極、９・・・絶縁膜
、１０・・・第２の電極、１１・・・酸化膜、１２・・
・ゲート電極、１３・・・ソース・ドレイン、１４・・
・コンタクト１１６・・・トレンチ、１００・・・トレ
ンチ孔、１０１・・・ＣＶＤ Ｓｉｎ□ 膜。 第１図 １２：ケーートを手ｉ 第２図 １４：コンタクト １５：トラ７ノスタハケゝ１ １６：トレンチ
憶装置の一実施例を製造する場合の工程説明図、第２図
はこの発明の半導体記憶装置の一実施例の平面図、第３
図はこの発明の半導体記憶装置におけるトレンチ孔の深
さ対容量の関係を示す図である。 １・・・Ｐ型シリコン基板、４，６・・・ボロン、７・
・・分離酸化膜、８・・・第１の電極、９・・・絶縁膜
、１０・・・第２の電極、１１・・・酸化膜、１２・・
・ゲート電極、１３・・・ソース・ドレイン、１４・・
・コンタクト１１６・・・トレンチ、１００・・・トレ
ンチ孔、１０１・・・ＣＶＤ Ｓｉｎ□ 膜。 第１図 １２：ケーートを手ｉ 第２図 １４：コンタクト １５：トラ７ノスタハケゝ１ １６：トレンチ
Claims (1)
- シリコン基板に形成されたトレンチ孔と、このトレンチ
孔の内周面およびその開孔端近傍のシリコン基板上に形
成された分離絶縁膜を介して形成された第１の電極と、
この第１の電極上に誘電体となる絶縁膜を介して形成さ
れかつ上記シリコン基板上に形成される拡散層に接続さ
れ上記第１の電極および上記絶縁膜とともにキャパシタ
を形成する第２の電極と、この第２の電極上の上記トレ
ンチ孔を充填しかつ平坦化された酸化膜とよりなる半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052483A JPS61212055A (ja) | 1985-03-18 | 1985-03-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052483A JPS61212055A (ja) | 1985-03-18 | 1985-03-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61212055A true JPS61212055A (ja) | 1986-09-20 |
Family
ID=12915960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60052483A Pending JPS61212055A (ja) | 1985-03-18 | 1985-03-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61212055A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950561A (ja) * | 1982-09-17 | 1984-03-23 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59191373A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59191374A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体集積回路装置 |
-
1985
- 1985-03-18 JP JP60052483A patent/JPS61212055A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950561A (ja) * | 1982-09-17 | 1984-03-23 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59191373A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59191374A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体集積回路装置 |
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