JPS6117412B2 - - Google Patents
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- Publication number
- JPS6117412B2 JPS6117412B2 JP54048263A JP4826379A JPS6117412B2 JP S6117412 B2 JPS6117412 B2 JP S6117412B2 JP 54048263 A JP54048263 A JP 54048263A JP 4826379 A JP4826379 A JP 4826379A JP S6117412 B2 JPS6117412 B2 JP S6117412B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- input
- voltage follower
- circuit
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は電圧ホロワ回路に係り、特にその動
作全域にわたつて出力電圧が入力電圧によく追随
する電圧ホロワ回路に関するものである。
作全域にわたつて出力電圧が入力電圧によく追随
する電圧ホロワ回路に関するものである。
第１図は従来の電圧ホロワ回路の一例を示すブ
ロツク図で、Ａは演算増幅器、T1は入力電圧Ｖi
を演算増幅器Ａの正極入力点へ供給する入力端
子、T2は演算増幅器Ａの出力電圧Ｖpを取り出す
とともに、これを演算増幅器Ａの負極入力点へ帰
還する出力端子、T3は電源電圧Ｅの供給端子、
GNDは接地点である。そして、演算増幅器Ａは
通常よく使用されるものであり、その入力段形式
にはnpn形トランジスタで構成された差動増幅器
を用いる形式（以下「npn差動入力形式」とい
う。）と、pnp形トランジスタで構成された差動
増幅器を用いる形式（以下「pnp差動入力形式」
という。）との２通りの形式がある。
ロツク図で、Ａは演算増幅器、T1は入力電圧Ｖi
を演算増幅器Ａの正極入力点へ供給する入力端
子、T2は演算増幅器Ａの出力電圧Ｖpを取り出す
とともに、これを演算増幅器Ａの負極入力点へ帰
還する出力端子、T3は電源電圧Ｅの供給端子、
GNDは接地点である。そして、演算増幅器Ａは
通常よく使用されるものであり、その入力段形式
にはnpn形トランジスタで構成された差動増幅器
を用いる形式（以下「npn差動入力形式」とい
う。）と、pnp形トランジスタで構成された差動
増幅器を用いる形式（以下「pnp差動入力形式」
という。）との２通りの形式がある。
第２図ａはnpn差動入力形式の演算増幅器の入
力段の構成を示す回路図、第２図ｂはその演算増
幅器を用いた電圧ホロワ回路の入出力特性曲線図
である。第２図ａにおいて、Q1，Q2は差動増幅
器を構成するnpn形のトランジスタ、Q3は両トラ
ンジスタQ1，Q2の共通に接続されたエミツタと
接地点GNDとの間に接続され定電流回路を構成
するnpn形のトランジスタ、R1，R2はそれぞれト
ランジスタQ1およびQ2のコレクタ抵抗、T11，
T12はそれぞれトランジスタQ1およびQ2のベース
に接続された差動入力端子、Ｔpはこの入力段の
差動出力端子である。npn差動入力形式の演算増
幅器を用いた電圧ホロワ回路では、上述のような
入力段をもつているので、入力電圧Ｖiを接地電
圧から電源電圧Ｅまで増加していくと、入力電圧
ＶiがトランジスタQ1，Q2のベース・エミツタ間
電圧とトランジスタQ3の飽和コレクタ・エミツ
タ間電圧との和（0.6〜0.8V程度）を越えないと
正常に動作しない。従つて、その電圧ホロワ回路
の入出力特性は第２図ｂに示すようになる。
力段の構成を示す回路図、第２図ｂはその演算増
幅器を用いた電圧ホロワ回路の入出力特性曲線図
である。第２図ａにおいて、Q1，Q2は差動増幅
器を構成するnpn形のトランジスタ、Q3は両トラ
ンジスタQ1，Q2の共通に接続されたエミツタと
接地点GNDとの間に接続され定電流回路を構成
するnpn形のトランジスタ、R1，R2はそれぞれト
ランジスタQ1およびQ2のコレクタ抵抗、T11，
T12はそれぞれトランジスタQ1およびQ2のベース
に接続された差動入力端子、Ｔpはこの入力段の
差動出力端子である。npn差動入力形式の演算増
幅器を用いた電圧ホロワ回路では、上述のような
入力段をもつているので、入力電圧Ｖiを接地電
圧から電源電圧Ｅまで増加していくと、入力電圧
ＶiがトランジスタQ1，Q2のベース・エミツタ間
電圧とトランジスタQ3の飽和コレクタ・エミツ
タ間電圧との和（0.6〜0.8V程度）を越えないと
正常に動作しない。従つて、その電圧ホロワ回路
の入出力特性は第２図ｂに示すようになる。
第３図ａはpnp差動入力形式の演算増幅器の入
力段の構成を示す回路図、第３図ｂはその演算増
幅器を用いた電圧ホロワ回路の入出力特性曲線図
である。第３図ａにおいて、第２図ａの回路と同
一部分は同一符号で示し、その説明を省略する。
Q4，Q5は差動増幅器を構成するpnp形のトラン
ジスタ、Q6は両トランジスタQ4，Q5の共通接続
されたエミツタと電源電圧Ｅの供給点との間に接
続され定電流回路を構成するpnp形のトランジス
タである。なお、この場合はpnp形のトランジス
タであるから当然エミツタ側が電源正電圧Ｅに、
コレクタ側が接地点に接続される。pnp差動入力
形式の演算増幅器を用いた電圧ホロワ回路では、
入力電圧Ｖiを接地電圧から電源電圧Ｅまで増加
していくと、電源電圧Ｅよりもトランジスタ
Q4，Q5のベース・エミツタ間電圧とトランジス
タQ6の飽和コレクタ・エミツタ電圧との和（0.6
〜0.8V程度）だけ低い電圧までは正常に動作す
るが、その電圧を越えると正常に動作しなくな
り、従つて、この電圧ホロワ回路の入出力特性は
第３図ｂに示すようになる。以上のように、npn
差動入力形式あるいはpnp差動入力形式のいずれ
の演算増幅器を用いても、電圧全域にわたつて正
常な動作をする電圧ホロワ回路は得られなかつ
た。
力段の構成を示す回路図、第３図ｂはその演算増
幅器を用いた電圧ホロワ回路の入出力特性曲線図
である。第３図ａにおいて、第２図ａの回路と同
一部分は同一符号で示し、その説明を省略する。
Q4，Q5は差動増幅器を構成するpnp形のトラン
ジスタ、Q6は両トランジスタQ4，Q5の共通接続
されたエミツタと電源電圧Ｅの供給点との間に接
続され定電流回路を構成するpnp形のトランジス
タである。なお、この場合はpnp形のトランジス
タであるから当然エミツタ側が電源正電圧Ｅに、
コレクタ側が接地点に接続される。pnp差動入力
形式の演算増幅器を用いた電圧ホロワ回路では、
入力電圧Ｖiを接地電圧から電源電圧Ｅまで増加
していくと、電源電圧Ｅよりもトランジスタ
Q4，Q5のベース・エミツタ間電圧とトランジス
タQ6の飽和コレクタ・エミツタ電圧との和（0.6
〜0.8V程度）だけ低い電圧までは正常に動作す
るが、その電圧を越えると正常に動作しなくな
り、従つて、この電圧ホロワ回路の入出力特性は
第３図ｂに示すようになる。以上のように、npn
差動入力形式あるいはpnp差動入力形式のいずれ
の演算増幅器を用いても、電圧全域にわたつて正
常な動作をする電圧ホロワ回路は得られなかつ
た。
この発明は上述のような点に鑑みてなされたも
ので、npn差動入力形式の演算増幅器を用いた第
１の電圧ホロワ単位回路とpnp差動入力形式の演
算増幅器を用いた第２の電圧ホロワ単位回路とを
用い、両電圧ホロワ単位回路の出力を適宜切り替
えて取り出すことによつて、電圧全域にわたつて
正常に動作する電圧ホロワ回路を提供することを
目的としている。
ので、npn差動入力形式の演算増幅器を用いた第
１の電圧ホロワ単位回路とpnp差動入力形式の演
算増幅器を用いた第２の電圧ホロワ単位回路とを
用い、両電圧ホロワ単位回路の出力を適宜切り替
えて取り出すことによつて、電圧全域にわたつて
正常に動作する電圧ホロワ回路を提供することを
目的としている。
第４図はこの発明の一実施例を示すブロツク構
成図で、A1はnpn差動入力形式の演算増幅器、
VF1はこれを用いた第１の電圧ホロワ単位回路、
A2はpnp差動入力形式の演算増幅器、VF2はこれ
を用いた第２の電圧ホロワ単位回路、A3は入力
端子T1への入力電圧Ｖiが所定の基準電圧以上の
ときには第１の比較出力を、上記基準電圧未満の
ときには第２の比較出力を出す比較器、R3，R4
は電源電圧Ｅを分圧して上記所定基準電圧を得る
分圧器を構成する抵抗、SWは比較器A3の出力が
第１の比較出力のとき第１の電圧ホロワ単位回路
VF1の出力を、第２の比較出力のとき第２の電圧
ホロワ単位回路VF2の出力を切り替えて出力端子
T2へ接続する切替えスイツチである。第１およ
び第２の電圧ホロワ単位回路VF1，VF2の入力点
はともに入力端子T1に接続されている。通常抵
抗R3とR4とは等しくして、基準電圧はＥ／２に
設定されるので、入力電圧Ｖiが接地電圧から
Ｅ／２の電圧値までは第２の電圧ホロワ単位回路
VF2の出力が出力端子T2へ取り出され、入力電圧
ＶiがＥ／２の電圧から電源電圧Ｅまでのときは
第１の電圧ホロワ単位回路VF1の出力が出力端子
T2へ取り出される。この実施例では以上のよう
に動作して、第１および第２の電圧ホロワ単位回
路VF1，VF2が互いに欠点を補い合うので、その
入出力特性は第５図に示すように理想的なものに
なる。
成図で、A1はnpn差動入力形式の演算増幅器、
VF1はこれを用いた第１の電圧ホロワ単位回路、
A2はpnp差動入力形式の演算増幅器、VF2はこれ
を用いた第２の電圧ホロワ単位回路、A3は入力
端子T1への入力電圧Ｖiが所定の基準電圧以上の
ときには第１の比較出力を、上記基準電圧未満の
ときには第２の比較出力を出す比較器、R3，R4
は電源電圧Ｅを分圧して上記所定基準電圧を得る
分圧器を構成する抵抗、SWは比較器A3の出力が
第１の比較出力のとき第１の電圧ホロワ単位回路
VF1の出力を、第２の比較出力のとき第２の電圧
ホロワ単位回路VF2の出力を切り替えて出力端子
T2へ接続する切替えスイツチである。第１およ
び第２の電圧ホロワ単位回路VF1，VF2の入力点
はともに入力端子T1に接続されている。通常抵
抗R3とR4とは等しくして、基準電圧はＥ／２に
設定されるので、入力電圧Ｖiが接地電圧から
Ｅ／２の電圧値までは第２の電圧ホロワ単位回路
VF2の出力が出力端子T2へ取り出され、入力電圧
ＶiがＥ／２の電圧から電源電圧Ｅまでのときは
第１の電圧ホロワ単位回路VF1の出力が出力端子
T2へ取り出される。この実施例では以上のよう
に動作して、第１および第２の電圧ホロワ単位回
路VF1，VF2が互いに欠点を補い合うので、その
入出力特性は第５図に示すように理想的なものに
なる。
なお、上記実施例では動作範囲を接地電圧から
正の電源電圧までとしたが、負の電源電圧をも用
いて、この負の電源電圧から正の電源電圧まで動
作させるものについてもこの発明は適用できる。
比較器A3と切替えスイツチSWとの構成は種々の
変形が存在することは周知である。
正の電源電圧までとしたが、負の電源電圧をも用
いて、この負の電源電圧から正の電源電圧まで動
作させるものについてもこの発明は適用できる。
比較器A3と切替えスイツチSWとの構成は種々の
変形が存在することは周知である。
以上詳述したように、この発明ではnpn形差動
入力段形式を有し低入力域に不感域を持つ演算増
幅器を用いた第１の電圧ホロワ単位回路と、pnp
形差動入力段形式を有し高入力域に不感域を持つ
演算増幅器を用いた第２の電圧ホロワ単位回路と
の入力に共通に入力電圧を供給し、出力は両電圧
ホロワ単位回路から切り替えて、低入力域では第
２の電圧ホロワ単位回路から、高入力域では第１
の電圧ホロワ単位回路から取り出すようにしたの
で、不感域のない理想的な入出力特性の電圧ホロ
ワ回路が得られる。
入力段形式を有し低入力域に不感域を持つ演算増
幅器を用いた第１の電圧ホロワ単位回路と、pnp
形差動入力段形式を有し高入力域に不感域を持つ
演算増幅器を用いた第２の電圧ホロワ単位回路と
の入力に共通に入力電圧を供給し、出力は両電圧
ホロワ単位回路から切り替えて、低入力域では第
２の電圧ホロワ単位回路から、高入力域では第１
の電圧ホロワ単位回路から取り出すようにしたの
で、不感域のない理想的な入出力特性の電圧ホロ
ワ回路が得られる。
第１図は従来の電圧ホロワ回路の一例を示すブ
ロツク図、第２図ａはnpn差動入力形式の演算増
幅器の入力段の構成を示す回路図、第２図ｂはそ
の演算増幅器を用いた電圧ホロワ回路の入出力特
性曲線図、第３図ａはpnp差動入力形式の演算増
幅器の入力段の構成を示す回路図、第３図ｂはそ
の演算増幅器を用いた電圧ホロワ回路の入出力特
性曲線図、第４図はこの発明の一実施例を示すブ
ロツク構成図、第５図はこの実施例の入出力特性
曲線図である。 図において、A1はnpn形差動入力段形式の演算
増幅器、VF1は第１の電圧ホロワ単位回路、A2は
pnp形差動入力段形式の演算増幅器、VF2は第２
の電圧ホロワ単位回路、T1は入力端子、A3は比
較器、SWはスイツチ、T2は出力端子である。な
お、図中同一符号は同一または相当部分を示す。
ロツク図、第２図ａはnpn差動入力形式の演算増
幅器の入力段の構成を示す回路図、第２図ｂはそ
の演算増幅器を用いた電圧ホロワ回路の入出力特
性曲線図、第３図ａはpnp差動入力形式の演算増
幅器の入力段の構成を示す回路図、第３図ｂはそ
の演算増幅器を用いた電圧ホロワ回路の入出力特
性曲線図、第４図はこの発明の一実施例を示すブ
ロツク構成図、第５図はこの実施例の入出力特性
曲線図である。 図において、A1はnpn形差動入力段形式の演算
増幅器、VF1は第１の電圧ホロワ単位回路、A2は
pnp形差動入力段形式の演算増幅器、VF2は第２
の電圧ホロワ単位回路、T1は入力端子、A3は比
較器、SWはスイツチ、T2は出力端子である。な
お、図中同一符号は同一または相当部分を示す。
Claims (1)
- １ npn形差動入力段形式を有し低入力域に不感
域を持つ演算増幅器を用いた第１の電圧ホロワ単
位回路、pnp形差動入力段形式を有し高入力域に
不感域を持つ演算増幅器を用いた第２の電圧ホロ
ワ単位回路、これらの第１および第２の電圧ホロ
ワ単位回路に共通の入力電圧を供給する入力端
子、上記入力電圧が上記低入力域と上記高入力域
との間の所定電圧以上および未満のときそれぞれ
第１および第２の比較出力を出す比較器、並びに
この比較器が第１の比較出力を出すときには上記
第１の電圧ホロワ単位回路の出力を、第２の比較
出力を出すときは上記第２の電圧ホロワ単位回路
の出力端子へ接続するスイツチ手段を備えたこと
を特徴とする電圧ホロワ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4826379A JPS55140310A (en) | 1979-04-18 | 1979-04-18 | Voltage follower circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4826379A JPS55140310A (en) | 1979-04-18 | 1979-04-18 | Voltage follower circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55140310A JPS55140310A (en) | 1980-11-01 |
| JPS6117412B2 true JPS6117412B2 (ja) | 1986-05-07 |
Family
ID=12798541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4826379A Granted JPS55140310A (en) | 1979-04-18 | 1979-04-18 | Voltage follower circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55140310A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125508A (ja) * | 1988-11-04 | 1990-05-14 | Nec Ic Microcomput Syst Ltd | 入力回路 |
| US8552772B2 (en) * | 2011-01-06 | 2013-10-08 | Asahi Kasei Microdevices Corporation | Loop filter buffer with level shifter |
-
1979
- 1979-04-18 JP JP4826379A patent/JPS55140310A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55140310A (en) | 1980-11-01 |
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