JPS60113460A

JPS60113460A - ダイナミックメモリ素子の製造方法

Info

Publication number: JPS60113460A
Application number: JP58220515A
Authority: JP
Inventors: Akio Kita; 北　明夫
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1983-11-25
Filing date: 1983-11-25
Publication date: 1985-06-19
Also published as: JPH0347588B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）この発明は、高集積化が可能な１トランジスタ・１キヤ
パシタ型のＭＯＳダイナミックメモリ素子に関するもの
である。

（従来技術）従来、１トランジスタ・１キヤパシタ型のダイナミック
メモリは、高集積化が可能なため、ダイナミックメモリ
として広く用いられているが、さらに高集積化を図る上
で次のよ、うな問題点があった。

■　高集積化に伴いセル面積が減少しキャパシタ面積も
減少するため、充分なノイズマージンを得るには、キャ
パシタ容量が減少しないようにキャパシタ酸化膜を薄く
する必要があるが、薄くすると製造歩留シが低下する。

■　キャパシタを導体電極−誘電体一半導体基板で構成
されるＭＯＳキャパシタで形成しているため、基板中に
入射したα線により発生した電荷でメモリセルの内容が
変化してしまういわゆるソフトエラーと呼ばれる現象が
あり、素子の信頼性に対して問題がある。

（発明の目的）この発明は上記の点に鑑みなされたもので、その目的は
、単位面積当りのキャパシタ容量を増大させ、かつ耐α
線量の大きなダイナミックメモリ素子を提供することに
ある。

（発明の概要〕この発明の要点は、半導体基板中に埋め込まれた素子間
分離用絶縁体中に溝を堀り、その側面および底面を利用
して導体電極−誘電体−導体電極から構成されるキャパ
シタを形成することにある。

（実施例）以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例の平面図、第２図は第１図の
■−■線における断面図である。

これらの図において、■は半導体基板としてのＰ型シリ
コン基板で、その表面側には、溝２を堀って素子間分離
用絶縁体としての酸化膜３が埋め込１れる。また、この
酸化膜３下の基板部には、反転防止用のＰ型チャンネル
ストップ層４が形成される。前記酸化膜３中には溝５が
形成される。そして、この溝５の内部には、その溝５の
底面および側面にポリシリコンからなる第１の電極６全
形成した後、この第１の電極６上に窒化シリコン膜から
なる誘電体７全形成し、さらにこの誘電体７上にポリシ
リコンからなる第２の電極８を形成することにより、キ
ャパシタが埋め込まれる。このキャパシタの前記第１の
電極６は、酸化膜３と隣接する基板表面上に延出される
。そして、前記隣接部の基板部分に形成された炉−拡散
層９に第１の電極６が接続される。Ｐ型シリコン基板１
には、前記耐拡散層９の外、この拡散層９がら酸化膜３
と反対方向に所定距離離間して耐拡散層１ｏが形成され
る。また、これら一対の耐拡散層９，１゜相互間の基板
表面上には、ゲート酸化膜１１とゲート電極１２が積層
形成される。すなわち、シリコン基板１には、前記ゲー
ト酸化膜１１とゲート電極１２を有し、かつ前記Ｎ＋拡
散層９，１０をソース・ドレインとするトランスファゲ
ートトランジスタが形成される。また、シリコン基板１
上には、前記キャパシタ部においてはそのキャノ４シタ
の第２の電極８上に位置して酸化膜１３およびアドレス
線１４が積層形成される。このアドレス線１４は、庁Ｔ
ｆｉ己トランスファゲートトランジスタのゲート電極１
２と共にポリシリコンで形成される。

そして、ゲート電極１２にアドレス線１４が接続される
。これらアドレス線１４およびゲート電極１２などを覆
うようにシリコン基板１上の全面には絶縁膜１５が形成
される。そして、この絶縁膜１５上にはアルミからなる
ビット線１６が形成され、さらに保護膜１７が形成され
る。なお、ビット線１６は、前記絶縁膜１５に形成され
たコンタクトホール１８を介してＮ拡散層１０に接続さ
れる。また、前記キャパシタの第２の電極８は接地電位
に接続される。

第３図は上記のようなダイナミックメモリ素子１個につ
いての電気的な等何回路であジ、ＣＩはキャパシタ、Ｔ
１ハトランスファゲートトランジスタである。

次に、上述したダイナミックメモリ素子の製造方法につ
いて第４図全参照して説明する。

まず、例えば不純物濃度１×１０１５〜Ｉ　Ｘ　１０１
６ｃｍ−３のＰ型シリコン基板１上に、その基板の素子
間分離領域となるべき場所に開口部を有するレジストパ
ターンを形成する。次に、そのレジスト全マスクとして
、例えはＣＢｒＦ３ガスを用いた反応性イオンエツチン
グ装置によりシリコン基板１のエツチングを行うことに
より、このシリコン基板１の素子間分離領域に深さ２μ
ｍの溝２全形成する。さらに、レジスト全マスクとして
ボロン（Ｂ）　’にドーズ量５×１０　ないし５Ｘ　１
０　ｔｏｎｓ／ｃｒｎでイオン打込みすることにより、
溝２底部の基板部にＰ型チャンネルストップ層４を形成
する。（第４図（Ａ）参照）次に、前記レジストヲ除去した後、スパッタ法によシ酸
化膜（ＳｉＯｚ　）　３を全面に破着させ溝２を埋める
。その上にポリイミド系の樹脂２１を２〜１０μｍ塗布
する。この際、樹脂の粘性のため、表面はほぼ平坦とな
る。（第４図（Ｂ）参照）しかる後、酸素を混入したフ
レオン系ガスヲ用いた反応性イオンエツチング装置によ
り樹脂２１および酸化膜３をエツチングすることにより
、酸化膜３を素子間分離用絶縁体として溝２中にのみ残
し、基板表面を平坦化する（第４図（Ｃ）参照）。

次に、残存酸化膜３中にキヤ・センタを埋め込む溝を形
成するため、その溝形成部において開口部を有するレジ
ストパターンを基板１および酸化膜３上に形成する。そ
して、そのレジストパターンとして、フロン系ガスを用
いた反応性イオンエツチング装置によりエツチングを行
うことによシ、酸化膜３に深さ１．５μｍの溝５を掘る
。（第４図ＣＤ）参照）しかる後、熱酸化により、露出しているシリコン基板１
表面に１００ないし５００Ｘの酸化膜２２を形成する。

この酸化膜２２は、後の工程で形成する第１層ポリシリ
コンから基板１への不純物の拡散をマスクする。（第４
図（Ｅ）参照９次に、酸化膜２２の一部、すたわち、酸
化膜２２の、素子間分離用絶縁体としての酸化膜３と隣
接する部分を除去する（第４図（Ｆ）参照）次に、全面
に、例えばリン（Ｐ）、ヒ素（Ａｓ）　のような不純物
を高濃度に含む第１層ポリシリコンを減圧ＣＶＤ法（化
学的気相成長法）により堆積サセ、そのポリシリコンを
ホトリングラフィ技術Ｋ　ヨ９　パターニングし、マス
クに用いていた酸化膜２２′ｆｆ：除去する。これによ
り、第１層ポリシリコンからなるキャパシタの第１の電
極６が、溝５の側面および底面さらには酸化膜３と隣接
する基板表面上に延出して形成される。また、勿論、酸
化膜２２が除去される。（第４図（Ｇ））しかる後、キ
ャパシタの誘電体となる窒化シリコン膜を減圧ＣＶＤ法
により２００ないし３００Ａ厚に堆積させる。そして、
窒化膜のリーク電流を減らす目的で、８５０ないし９５
０℃のウェット酸素雰囲気において、窒化膜の表面［２
０ないし４０Ａ厚の酸化膜をつける。続いて、例えばリ
ン（Ｐ）やヒ素（Ａｓ）　’ｆｃ高濃度に含んだ第２層
ポリシリコンを減圧ＣＶＤ法によ）全面に堆積させる。

この際、溝５が完全に埋まるように膜厚を設定すること
により平坦な表面が得られる。しかる後、ホトリソグラ
フィ技術により、第２層ポリシリコンヲハターニングし
、さらにその残存ポＩＪシ１ノコ７　ｆ　マスクとして
窒化シリコン膜をエッチンクスる。これにより、キャノ
Ｊ？シタの第１の電極６上に、窒化シリコン膜からなる
同キャノｆシタの誘電体７が形成され、さらにこの誘電
体７上に、第２層ポリシリコンからなる同キャノｆシタ
の第２の電極８が形成される。（第４図（Ｈ）参照）その後、９５０°Ｃの酸素雰囲気で酸化を行うことによ
り、全面に酸化膜全形成する。この酸化膜は、単結晶の
シリコン基板１上で３００ないし５００Ｘ厚とする゛。

続いて、全面にモリブデンシリサイドをスパッタ法によ
り３０００Ａ厚に被着させる。そして、そのモリブデン
シリサイドヲホトリソグラフイ技術によリンやターニン
グすることにより、そのモリブデンシリサイドからなる
トランスファゲートトランジスタのゲート電極１２とア
ドレス線１４をそれぞれ所定位置に形成する。

さらに、それらゲート電極１２とアドレス線１４をマス
クとして前記酸化膜ヲノクターニングすることにより、
その酸化膜からなる前１Ｂトランスフアゲートトランジ
スタのゲート酸化膜１１とアドレス線１４下の絶縁用酸
化膜１３を形成する。なお、前記アドレス線１４は、前
記ゲート電極１２に接続されるようにパターニングされ
る。（第４図（Ｉ）参照）しかる後、ゲート電極１２をマスクとして自己整合的に
ヒ素（Ａｓ）　ｋ基板１にイオン打込みすることにより
、この基板１に、トランスファゲートトランジスタのソ
ース・ドレインとしての！拡散層９．１０’ｆｆｉ形成
する。ここで、素子間分離用絶縁体としての酸化膜３側
に位置する一方の１′拡散層９は、前記キャパシタの第
１の電極６に接続される。（第４図（Ｉ）参照）次に、例えばＰＳＧ（リンシリカガラス）をＣＶＤ法に
より被着して絶縁膜１５を全面に形成し、この絶縁膜１
５にはＮ拡散層１０上においてコンタクトホール１８を
ホトリソグラフィ技術により形成する。しかる後、シリ
コンを１ないし２係含有したアルミニウムのスパッタと
パターニングを行うことにより、前記コンタクトホール
１８を介して前記！拡散層１０に接続されるビット線１
６を前記アルミニウムにより前記絶縁膜１５上に形成す
る。（第４図（Ｊ）参照）最後に、保護１１ｋ全面に形成する。以上により、第１
図および第２図に示したダイナミックメモリ素子が完成
する。

なお、以上は、Ｐ型シリコン基板１を用いたＮチャンネ
ルプロセスであるが、Ｎ型基板あるいは絶縁基板中に設
けられたＰウェル中にメモリ素子を形成することも可能
であり、さらには、不純物の極性および電源極付をすべ
て反転させることにより、素子をＰチャンネルプロセス
で構成することもできる。

また、アドレス線１４としてモリブデンシリサイドを用
いているが、他の高融点メタルシリサイドや、シリサイ
ドの下にポリシリコンを敷くいわゆるぼりサイド構造で
もよく、アドレス線の抵抗金工ける工夫をすれはポリシ
リコンでもよいっさらに、誘電体７としては、窒化シリ
コンの他に二酸化シリコンや、リーク電流の小さな高誘
電体を使用してもよい。

（発明の効果〕以上説明したようにこの発明のダイナミックメモリ素子
においては、素子間分離用絶縁体中に掘られた溝の側面
および底面全利用してキャパシタが構成される。したが
って、キャパシタの単位面積当りの容ｔｆｆｉ、平面構
造に比べ大きくとれ、キャパシタ面積全減少できる。ま
た、キャパシタはＭＯ８型構造ではなく、導体電極−誘
電体−導体電極構造を使用しているため、ＭＯＳ型で問
題となる界面準位など全考慮する必要がなく、高誘電体
である窒化シリコンなどを用いることができる。

それゆえ、キャパシタの単位面積当りの容量がより増大
し、一層キャパシタ面積を減少できる。さらに、キャパ
シタが厚い酸化膜中に形成されているため、α線によっ
て生じたキャリアが基板からキャノ４シタに流入しなく
なり、耐α線強度が向上する。

【図面の簡単な説明】

第１図および第２図はこの発明のダイナミックメモリ素
子の一実施例を示し、第１図は平面図、第２図は第１図
の■−■線における断面図、第３図は上記−実施例のダ
イナミックメモリ素子１個についての電気的な等価回路
図、第４図は上記一実施例のダイナミックメモリ素子の
製造方法を示す断面図である。１・・・Ｐ型シリコン基板、２・・・溝、３・・・酸化
膜、５・・・溝、６・・・第１の電極、７・・・誘電体
、８・・・第２の電極、９，１０・・→（拡散層、１１
・・・ゲート酸化膜、１２・・・ゲート電極、１４・・
・アドレス線、１６、・・ビット線、Ｃ１・・・キャノ
ぐシタ、Ｔ１・・・トランスファゲートトランジスタ。特許出願人　沖電気工業株式会社 …」第３図第４図

Claims

【特許請求の範囲】

半導体基板表面に形成された溝中に埋め適才れた素子間
分離用絶縁体と、この素子間分離用絶縁体中に形成され
た溝の底面および側面に形成され、前記絶縁体に隣接し
て前記基板に設けられる拡散層に接続される第１の電極
と、この第１の電極上に形成された誘電体と、この誘電
体上に形成された第２の電極と、前記拡散層をソース・
ドレインの一万として前記基板に形成されたトランスフ
ァゲートトランジスタと、このトランスファゲートトラ
ンジスタのゲート電極に接続して前記基板上に形成され
たアドレス線と、前記トランスファゲートトランジスタ
のソース・ドレインの他方としての拡散層に接続して前
記基板上に形成されたビット線とを具備してなるダイナ
ミックメモリ素子。