JPS59194588A

JPS59194588A - 動き補償フレ−ム間符号化装置

Info

Publication number: JPS59194588A
Application number: JP58068350A
Authority: JP
Inventors: Hideo Kuroda; 英夫黒田; Naoki Takegawa; 直樹武川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1983-04-20
Filing date: 1983-04-20
Publication date: 1984-11-05
Also published as: JPS6359312B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の属する分野）本発明は動きのある画像に対しても精度のよい予測を行
い、高能率で符号化する動き補償フレーム間符号化装置
に関するものである。

（従来の技術）ビデオ信号のフレーム間相関を利用して高能率で符号化
する方式にフレーム間符号化方式がある。

フレーム間符号化方式は入力されるビデオ信号の予７１
１１１値として１フレーム前の画素値を用い、その’　
　　　〕’　Ｉｉｌ’ｌ　ｌｊ、’ｊ　；４＋’、　Ｋ
符号化して伝送するもので、画像の動きが小さいことを
前提としてお・す、テレビ金筋、のように被写体の動き
が小さいものを対象としている。この／ζめ、画像の動
きが大きい場合予」１］が合わなくなシ、符号化能率が
低下することになる。

動きが大きい場合にも予／Ａ１１精度を高くするのが動
き補償フレーム間符号化方式である。この方式では入力
信号を所定の大きさ、例えば７ラインスフ画素のブロッ
クに分割し、このクロックに対し１フレーム前の同じ位
置のブロックや１フレーム前で−１−下方向に＋ｍライ
ン（例えばｍ−１〜６）及び左右方向に±ｎ画素（例え
はｎ　＝　１〜６）ずれた位置のブロックを抽出し、入
力信号との間の予測誤差が最も小さくなるブロックを選
択する。

このブロックが上下方向、左右方向にどれだけずれたも
のであるかを表わすために、このブロックのベクトル情
報を受信側に伝送すると共にこのフ゛ロック内の画素値
を予測値として予測符号化を行う。

このように従来のこの種の方式では例えば会議参加者が
動いた場合、人物の動きに対しては袖１貫しているが、
後に映し出される壁等背景画像に対しては予測が当らな
いため、この領域において大きな情報が発生し、符号化
能率が低下する欠点があった・（発明の目的）本発明はこのような欠点を除去するため、背景用のフレ
ームメモリを設置し、人物が動いた後に映し出される背
景についても精度良く予測符号化するようにしたもので
、以下図面について詳細に説明する。

（発明の構成および作用）第１図は本発明の一実施例の構成を示すブロック図であ
って、送信部において、１はビデオ入力端子、２は入力
信号の帯域を制限する低域フィルタ、３は低域フィルタ
２の出力から同期信号を分離する同期分離回路、４は同
期分離回路３の出力に位相同期のとれた各種クロック情
報を発生しクロックの必要々各回路に出力する゛クロッ
ク発生回゛略、５はイ氏ｊ或フィルタ２の出力であるア
ナログビデオイ菖号をディノタル信号に変換するＡ／Ｄ
変換回路、６けＡ／Ｄ変換回路５の出力を所定の大きさ
のブｒＪ　ｙりに分割して出力する前処理回路、７は符
号化・うり号化済みの処理画像を記憶する第１の記憶回
路、８は背景画＠を記憶する第２の記憶回路、９は前記
前処理回路６から供給される入力信号に対して最も予６
１１１誤差が小さくなるブロックを前記第１の記ｔｔｔ
４回路７及び第２の記憶回路８の出力の中から検出する
最適予測ブロック検出回路、１０は最適予測ブロック検
出回路９の出力に基づいて、第１の記憶回路７及び第２
の記憶回路８の出力の中から該当するブロックの信号を
選択して出力する選択回路、１１は前処理回路６の出力
に対して選択回路１０の出力を予測値として引算をし予
測誤差全出力する引算回路、Ｊ２は引算回路１１の出力
をに子化等して量子化代表値を出力する予測誤差処理回
路、１３は予測誤差処理回路１２の出力及び最適予測ブ
ロック検出回路９の出力に対し所定の符号を県１当てる
符号割当回路、１４は符号割当回路１３の出力に対し画
面上の位置すなわちアドレスを表わす情報を発生するア
ドレス情報発生回路、１５は第１の記憶回路７．第２の
記憶回路８の内容と受信部の夫々対応する記憶回路の内
容とを一致させるための情報を送出する誤シ制御情報送
出回路、１６は符号化の制御状態を表わす情報を発生す
る符号化制御情報発生回路、１７はクロック発生回路４
の出力でタイミングを取り前記符号割当回路１３．アド
レス情報発生回路１４゜誤シ制御情報送出回路１５及び
符号化制御情報発生回路１６の出力を時分割的に多重す
る多重回路、１８は多重回路１７の出力を一旦記憶し、
伝送りロック発生回路１９の出力クロックで読み出すバ
ッファメモリ、２０はバッファメモリ１８の出力に対し
伝送フレームを構成するフレーム構成回路、２１はフレ
ーム構成回路２０の出力を伝送路符号例えばＡＭＩ符号
に変換しデータ出力端子２２を介してディジタル伝送路
に送出するディソタルインタフェース、また、２３は、
前記予測誤差処理回路１２の出力と選択回路１０の出力
を加えて局部復号信号を出力する加算回路、２４は予測
誤差処理回路１２の出力を基に画像の背景を検出する背
景検出回路、２！は前記加算回路２３及び第２の記憶回
路８の出力を受けて背景検出回路２４の出力により指定
される領域の画素値を補正して出力する記憶制御回路で
ある。

受傷側において、２６はデータ゛入力端子、２７は入力
される伝送路符号例えばＡＭＩ符号を受信し、枦号処理
の可能な信号例えばユニポーラの信号に変換するディソ
タルインタフェース、２８はディソタルインタフェース
２７の出力を受けて伝送路クロックを出生すると共に、
ヤと号に必要な各桓クロック信号を再生するクロック再
生回路、２９はディソタルインタフェース２７の出力の
中から伝送フレームを分解するフレーム分解回路、３０
はフレーム分解回路２９の出力を一旦記憶し、記憶した
ブータラ緩号速度に応じて読み出すバッファメモリ、３
１はバッファメモリ３０の出力の中からアドレス情報を
識別してワード識別回路３３に、供給するアドレス情報
識別回路、３２はパンツアメモリ３０の出力の中から誤
り制御情報を識別し、これを後述する第３の記憶回路３
５．記憶制御回路４０及び送信部の第１の記憶回路７．
記憶制御回路２５．誤シ制御情報送出回路１５に供給す
ると共に復号のための制御情報を識別して復号に必要な
各回路に供給する制御情報識別回路、３３はパンツアメ
モリ３０の出力の中から最適予測ブロックを表わす情報
を識別して後述する選択回路３７に出力すると共に予測
誤差を表わすワードを識別して予測誤差復号回路３４に
出力するワード識別回路、３４はワード識別回路３３の
出力を受けて予測誤差を復号する予測誤差復号回路、３
５は復号済みの画像を記憶する第３の記憶回路、３６は
背景画＠を記憶する第４の記憶回路、３７は第３の記憶
回路３５．第４の記憶回路３６の出力の中からワード識
別回路３３の出力によって指定されるブロックの信号を
選択して出力する選択回路、３８は選択回路３７の出力
と予測誤差復号回路３４の出力を加えて復号信号を出力
する加算回路、３９は予測誤差復号回路３４の出力を基
に背景を検出する背景検出回路、４０は前記第４の記憶
回路３６および加算回路３８の出力を受けて背景検出回
路３９の出力によシ指定される領域の画素値を補正して
出力する記憶制御回路、４１は加算回路３８の出力を受
けて並べ換え雑音除去等の処理を行う後処理回路、４２
は後処理回路４１から供給されるディノタル信号をアナ
ログ信号に変換するい変換回路、４３はＤ／Ａ変換回路
４２の出力を帯域制限してビデオ出力端子４４に出力す
る低域フィルタである。

次にこれらの動作について説明する。ビデオ入力端子１
より人力されるビデオ信号例えばＮＴＳＣ信弓ば、低域
フィルタ２．Ｎ勺変換回路５により所定の帯域例えば４
．２　ＭＨｙ、に制限され、４　ｆｓｃ（ｆｓｃはサブ
キャリア周波数）の周波数で標本化され、例えば１す〈
ゾル当９８ビットのディノタル化号に符号化されて前処
理回路６に供給される。

第２図は前処理回路６の構成の一例を示す図であって、
６０１は色分子４（ｒ　ＴＤＭ回路、６０２は雑音除去
回路、６０３は走査変換回路である。本発明は入力信号
としてＮＴＳＣ信号やＰＡＬ信号のように輝度信号と色
信号とで構成されるコンポジント信号を対象としている
。このような信号では色信号で変調した副搬送波（サブ
キャリア）が輝度信号の高域に周波数多重されておシ、
しかもこのサグキャリアの位相がフレーム毎に１８００
シフトしているため、このままの形でフレーム間差分を
符号化しても高能率で符号化することはできない。色分
離ＴＤＭ回路６０１は高能率符号化が可能なように信号
形式を変換するだめの回路であって、輝度信号Ｙと二つ
の色信号Ｃ１＋　０２　（例えば工信号とＱ信号）に分
離し、色信号について時間圧縮した信号を輝度信号の帰
線消去期間に時分割多重する。

第３図は色分離ＴＤＭ回路６０１の出力であるＴＤＭ信
号のフォーマットとサンプル点の関係を表わす図であシ
、（ａ）はＮＴＳＣ信号の一水平走査線の信号を示し、
（ｂ）はＴＤＭカラーＴＶ信号フォーマ、トを示す。１
ライン当＃）、４５５サンプルとし、最初の７サンプル
でカラーバーストの振幅値を伝送し、続く６３サンプル
、３８５サンプルで夫々色（８号、輝１￥情号を伝送す
る。なお図中Ｃ１，Ｃ２信号は奇ラインのザンゾル値を
奇偶２ラインに分けて送出する。Ｃ１信号は奇数ライン
分のみ、Ｃ２侶号は偶数ライン分のみ伝送する。

雑音除去回路６０２は通常のノイズリジーーサーの回路
構成で実現できる。すなわち、微少なフレーム間差分全
雑音と見做して抑圧する。

走査変換回路６０３は複数ライン分のメモリで十）１作
成される。

第４図は走査変換回路６０３０入出力信号のフォーマノ
トラ表わし、（ａ）は雑音除去回路６０２の出力、（ｂ
）は走査変換出力を示す。図は７ライン間の走査変換を
行う場合であって、雑音除去回路６０２の出力は順次第
１ラインから第７ラインメモリに＝２．１込む。書込ま
れたデータは図の走査変換出力の桐１に示すように縦方
向に並んだサンフ０ルをｘ％　ｔ　ｘ、２．・・・・・
・Ｘｌ７ＩＸ２１．Ｘ２２・・・・Ｘ２７．Ｘ３１・・
・・の順に読み出す。但し、Ｘ胃のｍはライン査号、ｎ
はサンプル香号である。この走査変換は１４ライン分の
メモリを持ち、この内の７ラインメモリに書込んでいる
７ライン期間は他の７ラインメモリから読出し、次の７
ライン期間には書込みを行うメモリと読出しを行うメモ
リを切換えることにより実現できる。走査変換されたデ
ータは所定の時間だけ遅延された後、最適予測ブロック
検出回路９および引算回路１１へ送出される。

最適予測ブロック検出回路９は前処理回路６から供給さ
れる値を入力とし、この信号の１ブロツク、例えば７ラ
イン×７サンプル分のデータに対し最も予測誤差の小さ
いブロックを第１の記憶回路７および第２の記憶回路８
の出力の中から検出する。

第５図は最適予測ブロック検出回路９の構成の一例を示
すもので、９０１は展開回路、９０２〜９１４は予測誤
差累算回路（ＡＣＭ　）、９１５〜９２７は垂直最適ブ
ロック検出回路（ＶＢＤ　）、９２８は背景用予測誤差
累算回路、９２９は水平最適ブロック検出回路である。

なお、図中内の数はビット数を示す。

第６図は第５図の展開回路９０１の詳細な構成の一例を
ンＪ＜シ、７ラインメモリ９１０Ｌ９１０２と、走査変
換回路９１０３〜９１１５とで構成されている。

第７図は展開回路９０１の処理動作を説明のための画素
配置図であり、（ａ）は現信号および背景信号の画素配
置ヲ示し、（ｂ）は１フレーム前の信号の画累配置ヲ示
す。ここで、Ｘ’；！；”　ＶＷにおいて、ｍはブロッ
ク内ライン番号、ｎはブロック内画素番号を示している
。

第５図において、展開回路゛９０１には第１の記憶回路
７よりの信号が供給される。この信号は第６図の７ライ
ンメモリ９１０１及び旧０２ヲ介して出力される信号■
と、７ラインメモリ９１０．１’ｉ介して出力される信
号■と、７ラインメモリ全通らない出力■としてそれぞ
れ走査変換回路９１０３〜９１１５に供給され、走査変
換回路９１０３〜９１１５からは変換された信号列ｄ２
〜ｄ１４の８ビット信号が出力され、予測誤差累算回路
９１４へ入力される。

第８図は展開回路９０１の信号タイムチャー１・を示し
、■〜■は上記走査変換回路９１０３〜９１１５に供給
される信号、ｄ２〜ｄ１４は変換された信号を示す。

また、第５図において、前処理回路６の走ｌ−変換回路
６０３から入力される４９タイムスロツトの８ビット信
号に対し、予測誤差累算回路９０２〜９１４では縦横そ
れぞれの方向に±６画画素−た位置に対応する信号との
誤差を累算し、１つの予測誤差累算回路に縦方向±６画
素の動きに対応する１３個の演算出力を得る。得られた
演算結果は１３タイムスロツトの時系列データに変換し
、垂直最適グロック検出回路９１５〜９２７に送出する
。

第９図は予測誤差累算回路（ＡＣＭ）９０２〜９１４の
中の一つの回路（２番目）についてその構成の一例を示
すもので、９１１６〜９１２８は引算回路、９１２９〜
９１４１はＲＯＭ、９１４．２〜９１５４は加算回路＝
、９１５５〜９１８０はフリッグフロソプ、９１８１〜
９１９３はトライステート出力の７リノグフロノデ、９
１９４は７サングル遅延回路である。

先ず走査変換回路６０３よ多入力される信号Ｘは引′Ｃ
′；回路９１１６〜９１２８に供給され、ここで予ｄＩ
ｊ１１，１：、ＮＴＩ。累γ）−回路あるいは展開回路
９０１の出力を引かれる。ＲＯＭ　９１２９〜９１４１
は夫々接続されている引算回路の出力の絶対値が所定の
閾値以上の時ＩＩ　Ｉ　ＩＴその他の時”ｏ”を出力す
る。次に加算回路９１４２〜９１５４とこれに対応する
フリソゲフロップ９１５５〜９１６７は累算回路を構成
し、予め定めた大きさの１ブロンク期間各ＲＯＭ９１２
９〜９１４１の出力値を累算する。ブロック毎の累算結
果はフリツノフロップブ９１６８〜９１８０に記憶され
、その候ｆ果がトライスデート（ＴＳ）出力のフリソゲ
フロップ９１８１〜０１９３で１本の信号系列に時分割
多１１〒され、夫ｈ　７ｊ応する垂直最通ブロック検出
回路１）１５〜０２７へ出力される。７サングル遅延回
Ｋ　Ｏ］　９４は予測誤差累算回路あるいは展開回路か
ら供給される信号を７サンプルｊ−１Ｊ１間遅延させて
次の］’　１ｌｌｌ　、倶差累算回路へ出力する。

第１０図は予測誤差累算回路９０２，９０３の信号タイ
ムチャートラ示す。この図に示すように４９タイムスロ
ツト後に予測誤差累算データｇ　カ１３個得らｎる。こ
れを１３タイムスロツトの時系列データｈに変換して垂
直最適プロ、７り検出回路に出力する。

垂直最適プロ、り検出回路（ＶＢＤ）は１３個（９１５
〜９２７）あり、１ゲのＶＢＤ回路には横方向にある一
定値で縦方向に１３種（±６ライン）の動きに対応した
ブロックのデータが入力される。

第１１図は垂直最適ブロック検出回路（ＶＢＤ　）の構
成を示すもので、９】９５は比較回路、９１９６はカウ
ンタ、９１９７．９１９８は選択回路、９１９９〜９２
０２はフリソゲフロップ、９２０３．９２０４はトライ
ステート出力のフリップフロップである。比較回路９１
９５ｉｌ−１：予測誤差累算回路力・らの入力値とフリ
ソゲフロップ９１９９の出力値を１タイムス口７トごと
に比較し、比較結果を選択回路９１９７゜９１９８へ出
力する。選択回路９１９７は比較回路９１９５の検討結
果に基づき、二つの入力の内小さ　　　′い力を選択す
る。フリソゲフロップ’９１９９はプロ７りの先頭にお
いて、表わしイ！Ｊる値の最大値を出力し、そｎ以後（
ｄ　Ａ択回路９１９７の出力を記憶する。

従って、この出力は１３タイムス口、ト後には予測誤差
累算回路からの入力信号の内、最も小さいデータになる
。フリ、プフロッン０９２０１は１ブロンクごとにノリ
、ゾフロッゾ９１９９の出力を記憶する。トライステー
ト出力のフリツノフロップ９２０３は他の垂直最適プロ
ツタ検出回路内の同様のトライステート出力の７リツプ
フロ７）とワイヤードＣＩＲで接続され、各出力は１本
の信号系列に時分割多重され水平最適ブロック検出回路
９２９・入出力さノする。

カウンタ９１９６はブロン、り内のタイムスロット番号
を表わす１宥報を出力する。この出力は選択回路９１９
８、ノリラグフロ−＝ｆ９２００．−９２０２、トライ
ステート出力のフリラン０フロソゾ９２０４を介して出
力され、述択回路９１９７により最終的に選択さ、“ｊ
たデータのアドレス清報として水平最適ブロック検出回
路９２９へ出力される。この時、カウンタ９１９６は比
較回路９１９５を制御して、二つの入力が等しい時は、
上下、左右方向６サンプルずつの動き補償範囲に対し、
中心に近い方の値を選択するように優先度選択動作させ
る。

第１２図は第１１図に示した垂直最適ブロック検出回路
の入出力信号列を示す。

また、背景に対する予測誤差累算デー〃は背景用予測誤
差累算回路９２８において計算される。

この回路の構成は第９図の中の破線で囲まれた部分の回
路のみで構成され、その動作は第９図で説明したものと
同様である。

次に１３個の垂直最適ブロック検出回路の出力、１個の
背景用予測誤差累算回路の出力、計１４個の中から最も
小さなものを選択しなければならない。そのためまず１
４個のデータを１４タイムスロツトの時系列データにし
て水平最適ブロック検出回路９２９に出力する。

第１３図は水平最適ブロック検出回路９２９の構成を示
し、９２０５は比較回路、９２０６はカウンタ、９２０
７．９２０８は選択回路、９２０９，９２１０、９２１
２はフリップフロツノ、９２１１ｍデコーダである。ξ
れらは垂直最適ブロック検出回路（第１１図）と同様の
動作にょシ最適ブロックが１つ検出される。この場合選
択回路９２０８はカウンタ９２０Ｇの出力とフリップフ
ロ、ｆ　９２．Ｉ　Ｑの出力を選択する動作と同期して
、垂直最適ブロック検出回１・゛・りのトライステート
出力のノリッグフロソプ群（９２０４他）から供給され
るデータの内の一つを選択１−る。この結果フリップフ
ロツノ９２１０からは垂直、水平両方向の最適予測ブロ
ックを表わす隋報が出力されることになる。デコーダ９
２１１はこれらの清報をデコードし、垂直、水平夫々に
対し表に示すような符号を割シ当てる。フリップフロア
７”９２１２はデコーダ９２１１の出力動きブロック及
び背景プロ、りをプロ、りごとに記憶し、選択回路１０
及び符号割当回路１３へ供給する。

検出さｎた最適ブロックに応じた位置の信号はＪ４４１
ｉ、：回路１０において遅延時間を台！Ｍ整した後手１
ｆｉｌ１４８号として引算回路１１並びに加算回路２３
に出力する。

第１４図は選択回路１ｏの構成の一例を示し、Ｉｃ１ｌ
−１０４はメモリ、１０５はアドレス制御回路、Ｊ０６
は７リツプフロツノ、１ｏ７はインバータである。メモ
リ１ｏ１には第７図のデータ（ｂ）　ノ内１．１１／３
が■き込ま九、メモリ１．０２ＫｉＪ：中火部、メモｌ
）　１０３　Ｋは下部Ｊ／３が齋込ま九、メモ’Ｊ、　
、１０４には背景（第２の記憶回路８の出方）が書込−
ｉｎる。メモＩＪ　Ｉ　ＯＩ〜］、　０３の読出しはア
ドレス制御回路１０５よシ供給され、メモリ１０４　Ｋ
ついては５．倶込寸れたデータ全所定の一定ｉ１−′ｆ
間遅延したものを１順次説出す。

縫１５１９１は押込み・読出し用のアドレス制御回路ノ
４’ｉＩ′ｉ　Ｉ＆　ノ４９１．１　ｆ示し、１５０１
．１５０６はカウンタ、１５０２は乗ずに回路、１５０
３．１５０４は加算回路、１５０５は選択回路、１５０
７はデコーダである。

メモＵＩＯＩ−１０４への書込みは標本化クロックｆ８
４・カウ／トフ′ツノするカウンタ１５ｏ１の出力をそ
のままアドレスとして行わ几る。

読み出しアドレスは最適予ａｔ１＋ブロックに対応する
画素が順に読み出されるよう制御する。即ち、最適ブロ
ックの水平方向のアドレスを乗算回路１５０２によシフ
倍して、加算回路１５０３により垂直方向のアドレスと
加え、この値に遅延量と書き込みアドレスを加えたもの
を読み出しアドレスとする。遅延量は量適予測ブロック
検出回路９において最適なブロックを検出するために要
す時間であり、こ几は装置設計によシ、定まる値で、こ
の値を設定することによシ実現される。選択回路１５０
５はカウンタ１５０１の出力と加算回路１５０４の出力
全交互に切り換えて各メモリに出力する。

カウンタ１５ｏ６Ｆｉ最適ブロツクの先頭位置のライン
、すなわち垂直最適ブロックベクトルを規準にラインを
カウントし、その値によ！ｌ１３つのメモリ１０１〜１
０３の内から、読出しを行うメモリを選択する。各メモ
リ１０１〜１０４はチップセレクト端子ＣＳヲ用いて制
御さｎ、指定されたメモリのみから出力が出さ几る。こ
ｎらの出力はワイヤードＯＲでフリ、プフロッゾ１０６
に供給され、ここで波形整形さ九予測値として引算回路
１１、加算回路２３へ出力される。

引算回路】１によシ出力される予測誤差は予測誤差処理
回路１２において所定の量子化特性に基づいて例えば１
５レベルの代表値に量子化さｎる。

ここでは予測誤差処理回路１２　ｋ　？ｊ量子化回路構
成する」↓ノ・合について述べたが、その他にフ１／−
ム差分の抑圧回路・伸長回路を含むことも可能である。

；”　Ｉ　６　［ＲＪは予測誤差処理回路Ｊ２の構成の
一例を示す図であって、１２１は抑圧回路、１２２は板
子化回路、１２３は伸長回路である。引算回路１１より
供給さ几る予測誤差は抑圧回路１２１において、所定の
非線形特性に基づき、抑圧さ几る。

この特性は数種類用意さ几、バッファメモリ１８の記１
．（、？袖に応じて制御さ几る。記憶量が多い程抑圧盈
の高い特性に切換えられる。この時、色信号と輝度信号
Ｖこより特性を区別することも可能である。抑ＩＦさｎ
たデータは量子化回路１２２において所定＆’ｌ特性に
基づき椅子化される。この場合パノファノモ＋ｒ　ｉ　
８のｉＬ憶量に尾、して特性を切換えることもｉ」能で
ある。量子化されたデータは符号割当回路１３に送ら几
ると共に、伸長回路１２３において、抑圧回路１２１の
逆特性に基づいて伸長される。抑圧回路１２１、量子化
回路１２２、伸長回路１２３は全てＲＯＭで実現可能で
ある〇捷り、他の実施例として量子化回路１２２を前値
ＤＰＣＭ回路で置き換えることも可能である。この場合
はフレーム間差分値に対し、更にフレーム内の前値ＤＰ
　０Ｍ処理を施すもので、フレーム間複合予測を行うこ
とになる。

更に他の実施例として予測誤差処理回路１２を直交変換
符号化回路で構成することも可能である。

第１７図はこの場合の予測誤差処理回路１２の他の構成
を示す図であって、１２４は直交変換回路、１２５は量
子化回路、１２６は直交逆変換回路である。直交変換回
路１２４はアダマール変換やｃｏｓｉｎｅ変換など任意
の方式で構成することができる。例えばアゲマール変換
について説明すると、引算回路１１より入力されるデー
タをｎサンプルごとにブロック化し、このブロックをベ
クトルＸ＝（Ｘｔ　＋　Ｘ２・・・ｘｎ）ｔに対応づけ
、直交行列ＡによってＹ＝ＡＸの関係で変換して、各成
分を量子化回路１２５において量子化する。祉−子化和
−性は直交変換回路１２４において川１（定した階報量
あるいはバッファメモリ１８の記憶量に応じて切換える
」１）１合もある。［ｆ１文逆変換回路１２６において
はＸ　＝　ＡＴＹの関係で逆変〕≠し、出力する。

次に符号割当回路１３について説明する。

ｇＨ）：　ｌ−８図は符号割当回路１３の構成の一例を
示す１ン１であって、１３１　、１　：３４は符号化回
路、１３２は遅延回路、１３３は引算回路、１３５は多
重回路である。予測誤差処理回路■２より供給されろデ
ータは例えば４９サンプル毎にブロック化し、ブロック
内の全サンプルの１１１５が零の時無効ブロックとし、
出力全禁止する。その他のブロック召−有効プロ、りと
し、各サンゾルのデータに所Ｗの用変長符号を割当て出
力する。プロ、ｙりの柿月′１を・表わすｌ’ｉ’ｊ＋
ｌｘをアドレスｈ’ｉ報発化回路１４へ１′ｊ；給し、
ここで傳ね効ブロックに対し“’ｌ”１ビ、ト、イ１効
ブロックに苅し′°０”１ビツトを出力して、多重回路
１７でプロ、りの先頭に時分割多重する。

ここではブロック化して伝送する場合について述べたが
、他に、零の値についてはその連続する数を符号で伝送
する、いわゆるランレングス法により、他の値のデータ
についてはそのアドレスを符号で伝送する方法がある。

この場合もこれらのアドレス清報はアドレス情報発生回
路１４より、多重回路１７に出力される。

最適予測ブロック検出回路９より供給される動きベクト
ル清報は遅延回路１３２によシ所定の時間遅延さ几、引
算回路１３３において、現信号から引算さ九、その差分
値を符号化回路１３４において所定の可変長符号を割当
てら九る。多重回路１３５は符号化回路１３１．１３４
の出力を時分割多重し、多重回路１７へ出力する。遅延
回路１３２にオケる遅延量Ｆｉｌプロ、り、１フイール
ド、ｌフレーム期間等を取り得る。又、遅延回路１３２
は例えばラインの先頭において、その内容をリセッ　ト
され゛る。

ここでは動きベクトル情報を差分の形にして伝送する方
法について述べたが、差分を取らずその−４寸のデータ
を符号化して伝送づ−る方法もある。

多重回路１７は符号割当回路Ｊ３、アドレスｍ報発生回
路１４、誤り制御清報送出回路１５及び符は化Ｈｊｌｌ
　７ｆｌｌ情報発生回路１６の出カケ時分割多重する。

バッファメモリ１８は不規則に人力さ几るデータを一旦
記憶い伝送り口、り発生回路１９より供給さプする一定
のクロ、りで読出１−０伝送りロック発生回路ｔ９、フ
レーム構成回路２０、ディジタルインタフェース２１は
この種の装＠に１カ連する業者により容易に実現される
従来からの回路−である。

ｒ１月化制御情報発生回路１６ば・Ｘ　ｙフ了メモ１）
１８の記憶叶を検出踵その記憶計に応じて、■サンプ装
置きに符号化するサブ・サンプル符号イヒや、■フィー
ルド九きに符号化するフイ／レド駆落し等の符号化モー
ドを決定し、そのモードを表わす制御情報を、必要な各
釉回路に供給する。

また、予測誤差処理回路１２より出プフされるデータは
加算回路２３において、選択回路１０の出力１１自に加
えらノ′シ、局部復号信号として第１の言己憶回路７及
び記憶制御回路２５にＬ巳、ＩＪされる。

次に本発明の特徴である背景検出回路２４、記憶制御回
路２５について説明する。

背景検出回路２４は予測誤差処理回路１２から供給され
る値を受け、これが所定の閾値未満の時背景と見做し、
背景であること全表わす背景情報″１″′を記憶制御回
路２５に出力する。これは背景検出回路２４が閾値回路
のみで構成される場合の実施例であるが、他に上記閾値
回路の出力を例えば６フレーム期間記憶し、６フレーム
期間続けて、“°１″であった領域を背景と見做して、
背景情報を出力する場合もある。

更に上記ではサンゾル単位で背景領域を諭別する実施例
について述べたが、他に、例えば７ライン×７サンプル
のブロック単位で識別する場合もある。この場合、ブロ
ック内の全サンプルが所定の閾値未満の時、このブロッ
クを背景領域と見做して背景情報を出力する。また、こ
の実施例ではブロック内の全サンプルが所定の閾値未満
の時背景としたが、他の実施例ではブロック内のサンプ
ルの内、所定の閾値を超えるサンプル数が所定の値以下
の時、このブロックを背景と見做す。

第１９図は記憶制御回路２５の構成の一例を示す図であ
って、２５１は引算回路、２５２は差分識別回路、２５
３は加算値制御回路、２５４はカロ算回路、２５５は切
換器である。引算回路２５１は加算回路２３よシ供給さ
れる局部復号値から第２の記憶回路８の出力値を引き差
分を出力する。

差分識別回路２５２は引算回路２５１の出力が零か正か
負かの個°別を行い識別情報を出力する。加算値制御回
路２５３Ｆｉ背景検出回路２４の出力が”　１　”であ
る時、差分識別回路２５２の出力に応じて出力値ｉ−シ
１１　抵：える。すなわち、差分識別回路２５２の出力
が正を表わす時十ｙｎ　（８ビツト精邸で表わした＋ｍ
／２５６Ｖ）を、負を表わす時−ｍを、零〇［ＩＪＪＯ
を出力する。又、背景検出回路２４の出力が０″′の時
０　’−，ｌＬ出力する。ｍの飴は例えば１である。又
、符号化制御情報発生回路１６よシ供給されるデータが
サブサンプルモードを表わｔ時、その映１象フィールド
期間は加算（ｒｌ′ｊ制御回路２５３はＯを出力する。

同様にフィールド駆落しモードを表わす時、駆落しされ
るフィールド期間は０を出力する。

上記は加算値制御回路２５３を背景検出回路２４、差分
識別回路２５２、及び符号化制御情報発生回路１６の出
力のみに応じて動作するものについて説明したが、次の
ように構成する場合もある。

第２０図は加算値制御回路２５３の他の構成を示す図で
あって、２５３１はカウンタ、２５３２はＡＮＤ回路、
２５３３はＲＯＭである。カウンタ２５３１はクロック
発生回路４より供給されるフレーム・ぐルスをカウント
し、例えばｎフレーム（ｎ　は例工ば６）毎に加算値制
御の実行を許可するためのＩＩＩ御イネーブル信号とし
て例えば１フレ一ム期旧１・パ１″′を出力する。この
信号が１１０１１の時は、背景検出回路２４の出力が”
　１　”であっても、ＡＮＤ回路２５３２によりＩｔ　
ＯＩＩにされ、ＲＯＭ２５３３からはＯカニ出力される
。ＲＯＭ２５３３は第１９回を用いて鵠明した場合の加
算値制御回路の機能を有するもので麩る・加算値制御回路２５３の出力は加算回路２５４においで
、第２の記憶回路８の出力に加えられ、り保型２５５を
経由して第２の記憶回路８に供給さｈる。Ｑ’／　２の
記憶回路８の内容を修正する時定数は上記ｍ及Ｑ’　ｎ
のイ１ムにより決定される。

」−乱′の実施例では第２の言Ｐ悌回路８［１２１ノ一
ム分の６１１億容甲を・持つメモリ１個を股間する場合
について述べた。この場合背景用のδ゛、２の記憶回路
８の内容を比較的短か１時定数で修正しているため被写
体である人物が静止していると、この人物も背はと見做
されこのイ占刊も々１２の記憶回路８に；ｊ１２　”ｌ
：’ｌｌ、されてし１う。この結果、次にこの人物が動
いた後、背景が映し出されることになるが、第２の３１
１．憶回路８の中には正しい背景の信号が記憶されてい
ないため、予測精度を高めることができない。

との欠点を改良するために背景用のメモリを複数個イ、
つ実施例もある。１つのメモリは例えば６７１ノーム（
ｎ＝６）毎に修正制御全許可し、他の１つのメモリは例
えば極端な例としてｎ＝のとし、市源投入時に１度背景
を書込んだまま保持する方法もある。

第１９における切換器２５５は伝送詩誤り対策及び電流
投入時の装置立上げ用に使用されるものであり、誤り匍
！往１情報送出回路１５と合わせて説明する。

誤ジ制御情報送出回路１５は第１の記憶回路７において
構成される記憶データの・、０１，１テイ情報を供給さ
れ、これを多重回路１７を経由して受ｌ１Ｍ側に送出す
る。このパリティ情郭は通信の相手夕′１４の受信部に
おいて受信され、そこで受信部の１憶回路における記憶
データのｔｅ　ＩＪティ情報と照合される。霜：源投入
時には送信側の記憶データと受信側の記憶データが異な
っているため・やりティ情報の照合で不一致が生じる。

このため、受信側から送信側に対してパリティ情報の不
一致が生じたため記憶データのりフレッシーを要求する
ディマントリフレッシュ情報を送出する。このディマン
トリフレッシュ情報は通信の相手装置の送信部から送出
され、第１図に示す自装瞥の受信部で受信される。この
ディマントリフレッシュ情報は第１図の１ｌｉｌＪ　（
ｉ＝’ｌｌ情ＹＪＡ　制別回路３２において識別され、
送信部の第１の１１．仏回路７、誤り制御情報送出回路
１５、及び記憶？Ｉｉ１．制御回路２５に送出される。

第１の記憶回路７ばこのディマントリフレッシュ情報を
受けた後、次の映飼フレームの開始助点から１フレ一ム
期間は出力を所定の値例えば１２７／２５６Ｖにセット
して所定のフレーム間符号化処理を行う。値をセットさ
れたフレームであることを識別するための情報すなわち
メモリセット情報が誤り制御情報送出回路１５から送出
され多重回路１７を経由して通信の相手装置の受信部に
おいて受信される。

ここで受信されたメモリセット情報を検出し、この佇、
報に続く１映像フレ一ム期間の間記憶回路の出力を送信
側と同じ所定の値例えば１２７／２５６Ｖにセットして
庖定のフレーム間復号処理を行う。

この結果１フレーム後には送信（１４＋１の記憶データ
と受信イ１１ｊの記憶データは完全に一致し、以後言し
、憶データの・＋　ＩＪティ佇１報の照合も伝送路誤９
が生じない限９不一致は生じない。

このｒイマンドリフレッシュの発生間隔を減少させるた
め、伝送される符号化データに対し、誤り訂正符号化・
復号化を行うための回路を設置することも可能である。

本実施例ではディマントリフレッシュを１映像フレ一ム
単位で行う場合について述べたが、所定の大きさのブロ
ック単位で行う場合もある。

また、本実施例では記憶データのセットを１映像フレー
ム期間行う場合について述べたが、１フレームを構成す
る２フイールドの内箱１フィールド期間のみ上述した方
法で記憶データのセットを行い、続く第２フィールド期
間は上記第１〕（−ルドに対する局部復号値を予測値と
して用いるフィールド間符号化方式に切換えて所定の符
号化を行う場合もある。

以上では第１の記憶回路７のセット方法について述べた
が次に第２の記憶回路８のセット方ｉについて述べる。

この回路のセットは第１９図に示した切換器２５５によ
り行われる。切換器２５５は、上述したディマントリフ
レッシュにより第１の記憶回路７がセットされる映像フ
レームから開好、し、例えは、う０フレ一ム期間は加算
回路２３がら伊、庁舎されるデータを接続する。このこ
とにょ９、す・５２の１１α憶回路について１ｌ−ｉ送
受間でパリティ情報の１（テ（合を必要としない。

以上の実施例では伝送誤り対策としてディマンドリフ１
ノツシ一方式を用いる場合にっｌ−’）て述べたが、他
にｉ、ｌ−）：　ＪのＨ己僻回路７及び第２の記憶回路
８のＡ「！　ｉ：ｉｉデデーを例えば１映像フレーム当
り１ライン分周期的（（伝送すると吉により受信側の記
憶回路の内容を強制的（Ｃ送信側の内容に一致させる場
合もある。又、その他に、＆１１の記１、に回路７の記
憶テ゛−夕のみを上述したように周１１ｔＪ］的に伝送
し、第２の記１．（冬回路８については所定の一定周期
毎に第１の１ｊ１２１’、ｆ５回路７のデータな・用い
てセ、卜する拭゛１合もＪ）る。

以上送信部ｌてついて詳細に鮫、明した。受信部につい
ては軛１図に示す（イ４成であり、各部は送信部の＜’
、ｌ　ｌ；１′Ｘ、する各部と逆の機能で動作する。

受信部において、加算回路３８により復号されたＴ−夕
は後処理回路４１により所定の処理が行われる。

第２１図は後処理回路４１の構成の一例であって、４１
１は走査変換回路、４１２は雑音除去回路、４１３はＤ
　−ＴＤＭ及び変調回路である。走査変換回路４１１は
送信側の走査変換回路６０３の逆変換を行う。雑音除去
回路４１２は通常のノイズリジーーサの構成で実現でき
、動き補償符号化のために生じるブロック状の雑音を除
去する。Ｄ−ＴＤＭ及び変調回路４１３は時分割多重さ
れている輝度−信号Ｙと色信号ＣＩ＋０２を分離し、Ｃ
，、Ｃ２信号を時間伸長した後、入力信号と同じ形式す
なわちＮＴＳＣ（ビンあるいはＰＡＬ信号のようなコン
ポジット信号の形式に変換する。その出力はＤ／Ａ変換
回路４２においてディジタル信号からアナログ信号に変
換され、低域フィルタ４３において、所定の帯域冗制限
された後ビデオ出力端子４４に送出される。

（効　果）以上説明したように、本発明は、背景を記憶する第２の
記憶回路を設置し、被写体が移動した後に映し出される
背景についても精度良く予測符号化できるようにしたた
め、高能率符号化又は、ビットｌ／　　Ｆか規定されて
いる曜１合は高品質化を図れる７１１点がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は前処理回路の構成の一例を示す図、第３１２′ｌ
はＴＤＭ　ｆＭ号のフォーマットとサンプル点の関係を
示す図、ｒｊ？：　４図は走査変換回路の入出力信シＪ
のフォーマットを表わす図、ム）、５図は最適予測ブロ
ック検出回路の構成を示す図、８６図は展開回路の８ｉ
成を示す図、第７図は展開回路の処理動作ｊ！ｉ　ｊす
」のだめの画素配置図、斥８図は展開回路の信号タイム
チャー　ト、第９図は予測誤差累算回路の一回路の構成
を示す図、第１０図は予測誤差累算回路の信号タイムチ
ャートを示す図、第１１図は取直最適ブロック検出回路
の構成を示す図、第１２図は垂直最適ブロック検出回路
の信号列を示す図、５ＩＩＶ１３図は水平最適ブロック
検出回路の構成ンーホず図、卯１４図は選択回路の構成
を示す図、第１５図はアドレス制御回路の構成を示す図
、第１６図および第１７図は予測誤差処理回路の構成の
一例を示す図、策１８図は符号割当回路の構成の一例を
示す図、第１９図は記憶制御回路の構成の一例を示す図
、第２０図は加算値制御回路の構成を示す図、第２１図
は後処理回路の構成の一例を示す図である。１・・・ビデオ入力端子、２・・・低域フィルタ、３・
・・同期分離回路、４・・・クロック発生回路、５・・
・帥変換回路、６・・・前処理回路、７・・・第１の記
憶回路、８・・・第２の記憶回路、９・・・最適予測ブ
ロック検出回路、１０．３７．９１９７．９１９８，９
２０７゜９２０８・・・選択回路、１１，１３３，２５
１゜９１１６〜９１２８・・・引算回路、１２・・・予
測誤差処理回路、１３・・・符号割当回路、１４・・・
アドレス情報発生回路、１５・・・誤シ制御情報送出回
路、１６・・・符号化制御情報発生回路、１７，１３５
・・・多重回路、１８．３０・・・バッファメモリ、１
９・・・伝送りロック発生回路、２０・・・フレーム構
成回路、２］。２７・・・ディジタルインタフェース、２２・・・デー
タ出力端子、２３，３８，２５１，１５０３，１５０４
゜９１４２〜９１５４・・・加算回路、２４．３９・・
・背景検出回路、２５　、’４０・・・記憶制御回路、
２６・・・データ入力端子、２８・・・クロック再生回
路、２９・・・フレーム分解回路、３１・・・アドレス
情報識別回路、３２・・・制御情報識別回路、３３・・
・ワード訴゛別回路、３４・・・予測誤差復号回路、３
５・・・第３の記憶回路、３６・・・第４の記憶回路、
４１・・・後処理回路、４３・・・Ｄ／Ａ変換回路、４
：３・・・低域フィルタ、４４・・・ビデオ出力昂：子
、１０１〜１０４・・・メモリ、１０５・・・アト゛レ
ス制御回路、１０６．９１５５〜９１８０゜９３９９〜
９２０２，９２０９．９２１０．９２１２・・・フリツ
プフロツプ、１０７・・・インバータ、１２１・・・抑
圧回路、１２２，１２５・・・訃半化回路、１２３・・
・伸Ｊ唱回路、１２４・・直交変換回路、１２６・・・
直交逆変換回路、１３１．１３４・・・符号化回路、］
３２・・・遅延回路、２５２・・・差分識別回路、２・
５３・・・加算？ｉｊ’、制御回路、２５５・・・切換
器、４１１，６０３゜９　］　０　：う〜９１１５・・
・走査変換回路、４−１２，６０２・・Ａ：：音ｌ”ｌ
’：去回路、４１３・・・Ｄ−ＴＤＭ及び変調回路、６
０１・・・色分離ＴＤＭ回路、９０１・・・展開回路、
９０２〜９１４・・・予測誤差累算回路、９１５〜９２
７・・・垂直最適ブロック検出回路、９２８・・・背景
用予測誤差累算回路、９２９・・・水平最適ブロック検
出回路、１５０１．１５０６’、２５３１．９１９６゜
９２０６・・・カウンタ、１５ｏ２・・・乗算回路、１
５０７゜９２１１・・・デコーダ、２５３２・・・ＡＮ
Ｄ回路、２５３３゜９１２９〜９１４１−ＲＯＭ、”９
１０１．９１０２−７ラインメモリ、９１８１〜９１９
３，９２０３．９２０４　・　ｌ−ライステート出力の
フリップフロップ、９１９４・・・７ザンプル遅延回路
、９１９５．９２０５・・・比較回路。

Claims

【特許請求の範囲】（１）送信部において、入力されるアナログビデオ信号
をディソタル信号に変換するＡ／Ｄ変換回路と、そのＡ
／１）変換回路の出力を受けて所定の大きさのブロック
毎の信号に並べ換えて出力する前処理１’ｔｉｊ路と、
符月化済みの処理画像を記憶する第１の記憶回路と、背
景画像を記憶する第２の記憶回路と、前記第１及び第２
の記憶回路の出力を受けてｆｊ’ｌｌ　’４に２前処理
回路から入力される各ブロック毎の信号に対し最も予測
誤差の小さいプロ、りである敢適予測グロ、りを検出す
る最適予測ブロック検出回路と、前記第１及び第２の記
憶回路の出力を受けて前記最適予測ブロック検出回路に
より指定されるブロックの信号を選択して出力する選択
回路と、その選択回路の出力を予測値として前記前処理
回路の出力から差し引いて予測誤差を出力する引算回路
と、この予測誤差値を量子化して量子化代表値を出力す
る予測誤差処理回路と、この量子化代表値を前記選択回
路の出力に加えて局部復号信号を出力する加算回路と、
前記量子化代表値を受けて画像の背景を検出する背景検
出回路と、前記加算回路および第２の記憶回路の出力を
受は前記背景検出回路の出力によシ背景として指定され
た領域における第２の記憶回路の内容を補正する記憶制
御回路と、前記予測誤差処理回路および最適予測ブロッ
ク検出回路の出力に対し所定の符号を割シ当てる符号割
当回路と、その符号割当回路の出力に対し画像上の位置
であるアドレスを指定するアドレス情報発生回路と、前
記第１及び第２の記憶回路の出力を受けて誤り制御情報
を送出する誤り制御情報送出回路と、前記アドレス情報
発生回路や符号割当回路等の出力を時分割多重する多重
回路と、その多重回路の出力を一旦記憶し伝送路側のク
ロックで読み出す速度平滑用バッファメモリと、そのバ
ッファメモリの記憶量を検出し記憶量に応じて符号化モ
ードを決定し符号化制御情報を発生する符号化制御情報
発生回路と金含み・受１．τ部において、受信したデータを伝送路クロック
で一旦書込み復号速度で読、み出すバッファメモリと、
そのバッファメモリの出力から各種制御・Ｉｎ　＠３．
を識別する制御情報識別回路と、アドレス情報を識別す
るアドレス情報識別回路と、最適予測ブロックを表わす
ワードおよび量子化代表値を表わすワードを識別するワ
ード識別回路と、そのワｌ”’　ｊｉｉｉｌ、別回路の
出力を受けて予測誤差を復号する予６用誤差俊号回路と
、復号済みの１１家を記憶する−７３の記憶回路と、背
景画＠を記憶する第４の記１．０回１賂と、前記第３及
び第４の記憶回路の出力を受けて前記ワード識別回路の
出力である最適予測ブロック情報により指定されるブロ
ックの信号を出力する選択回路と、その辿択回路の出力
と前記予測誤差イソ号回路の出力を加える加算回路と、
前記予６１１１誤差核号回路の出力を受けて画像の背景
を検出する背景検出回路と、前記加算回路および第４の
記１．ハ回路の出力を受け、前記背景検出回路の出力に
より背景として指定された領域における第４の記憶回路
の内容を補正する記憶制御回路と、前記加算回路の出力
を受けてデータの並べ換え等を行う後処理回路と、その
後処理回路の出力であるディジタル信号をアナログ信号
に変換するＶＡ変換回路とを含み、被写体が動いた後に
映し出される背景に対して精度良く予測符号化を行うこ
とを特徴とする動き補償フレーム間符号化装置。　　　
　　　　′（２）背景検出回路が、予測誤差処理回路か
ら供給される値を受け、これが所定の閾値未満の時背景
と見做し、背景であることを表わす情報をサンプ０ル単
位に出力するように構成することを特徴とする特許請求
の範囲第（１）項記載の動き補償フレーム間符号化装置
。（３）　　背景検出回路が、予測誤差処理回路もしくは
符号割当回路から供給されるデータ全骨け、所定の大き
さのゾロツク内の全サンプルの値が所定の閾値未満の時
背景と見做し、背景であることを表わす情報をブロック
単位に出力するように構成することを特徴とする特許請
求の範囲第（１）項記載の動き補償フレーム間符号化装
置。（４）Ｋ景検出回路が、予測誤差処理回路もしくは符号
割当回路から供給されるデータを受け、所定の大きさの
ブロックの内サンプル値が所定の閾値未満となるザング
ルΩ数が所定の値以上となる時、このブロックを背景と
見做し、背景であることを表わす情報をブロック単位に
出力するように構成することを特徴とする特許請求の範
囲第（１）項記載の動き補償フレーム間符号化装置。（５）　　背景検出回路が、予測誤差処理回路もしくは
符’ｉ　’ｉｊ’Ｊ当回路から供給されるデータを受け
、このデータが所定の複数フレームの間続けて所定の閾
値未Ｊｄと在る時背景と見做し背景であることを表わす
情報を出力するように構成することを特徴とする４１イ
Ｉ請求の１ｉｉｌ川川第（１）項記載のｔｌ’Ｑ＋き補
償フレーム間符号化装置。（６）　　記憶制御回路に加算回路の出力から第２の記
１豚回路の出力を引く引算回路を含み、背景検出回１階
の出力が背景であ゛ること金表わしている場合、１）１
工＾Ｃ引界回路の出力の正負に対応して所定の正負の１
１自ヲ第２の記憶回路の出力に加え、その結果を第２の
記憶回路に書込むように構成することを特徴とする特許
請求の範囲第（１）項記載の動き補償フレーム間符号化
装置。（７）記憶制御回路による第２の記憶回路の記憶データ
の修正を所定の周期毎に可能とするように前記記憶制御
回路を構成することを特徴とする特許請求の範囲第（６
）項記載の動き補償フレーム間符号化装置。（８）　　第２の記憶回路に複数個のフレームメモリを
含むことを特徴とする特許請求の範囲第（１）項記載の
動き補償フレーム間符号化装置。