JPS58111345A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58111345A JPS58111345A JP20940081A JP20940081A JPS58111345A JP S58111345 A JPS58111345 A JP S58111345A JP 20940081 A JP20940081 A JP 20940081A JP 20940081 A JP20940081 A JP 20940081A JP S58111345 A JPS58111345 A JP S58111345A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にａ１２素イオン打込みＫよる
半導体酸化膜形成技術を用いた半導体装置に関する。
半導体酸化膜形成技術を用いた半導体装置に関する。
現在の最も一般的なバイポーラＮＰＮ）ランジスタ構造
は第１図に断面図で示すように、Ｐ−型Ｓｉ半導体基板
１上に一部でＮ＋＋埋込層２を介してエピタキシャルＮ
型８ｉ層３を形成し、このＮ型５ｉＪｉ３ｔ’アイソレ
一ジ冒ンＰ型層４によりいくつかの領域に分離し、分離
された一つのＮ型８ｉ層３の一部をコレクタとして、こ
のＮ＠８ｉ層３０層面０表面ＫＰ型領領域を拡散してそ
の一部をベースとし、Ｐ渥領域の他部表面にＮ＋型領領
域６拡散してエミッタとするとともにＮ型８ｉ層３０表
面の一部ＫＮ＋型領域７を拡散してコレクタ取出し部と
するものである。
は第１図に断面図で示すように、Ｐ−型Ｓｉ半導体基板
１上に一部でＮ＋＋埋込層２を介してエピタキシャルＮ
型８ｉ層３を形成し、このＮ型５ｉＪｉ３ｔ’アイソレ
一ジ冒ンＰ型層４によりいくつかの領域に分離し、分離
された一つのＮ型８ｉ層３の一部をコレクタとして、こ
のＮ＠８ｉ層３０層面０表面ＫＰ型領領域を拡散してそ
の一部をベースとし、Ｐ渥領域の他部表面にＮ＋型領領
域６拡散してエミッタとするとともにＮ型８ｉ層３０表
面の一部ＫＮ＋型領域７を拡散してコレクタ取出し部と
するものである。
カカルバイボーラＮＰＮ）ランジスタにおいては、エミ
ッタ・ベース接合部に生ずる寄生容量０□、ペース・コ
レクタ接合部に生ずる寄生容量ＯＴＣ’ 及びＮ”ｍ埋
込層・Ｐ型基板間接合容量０７．は総量として少なから
ず、トランジスタの高周波特性や高速性の面で問題があ
る。これら寄生″ 容量の低減を接合面積を少なくする
ことにより決定しようとすればトランジスタの素子の寸
法を小さくするより他はないが、マスク処理の点で困難
である。
ッタ・ベース接合部に生ずる寄生容量０□、ペース・コ
レクタ接合部に生ずる寄生容量ＯＴＣ’ 及びＮ”ｍ埋
込層・Ｐ型基板間接合容量０７．は総量として少なから
ず、トランジスタの高周波特性や高速性の面で問題があ
る。これら寄生″ 容量の低減を接合面積を少なくする
ことにより決定しようとすればトランジスタの素子の寸
法を小さくするより他はないが、マスク処理の点で困難
である。
バイポーラ素子を一つの半導体チップ上に多数個組込ん
で集積回路（１０）を構成する場合、素子間の配線が複
雑化し、配線の多層化がさけられないが、配線の一部を
半導体内部に設けようとする場合、半導体層内に前記し
たように多（のＰＮ接合が存在するため内部配耐は困難
である。
で集積回路（１０）を構成する場合、素子間の配線が複
雑化し、配線の多層化がさけられないが、配線の一部を
半導体内部に設けようとする場合、半導体層内に前記し
たように多（のＰＮ接合が存在するため内部配耐は困難
である。
前記のようなアイソレーン１フ２層の代’）Ｉ／ＣＭ択
酸化膜酸化膜ソレージ１ンに使った場合は、Ｐ基板とＮ
＋＋込層とは逆バイアスの接合分離構造となり、高速化
、基板へのリーク電流及び雑音の面で好ましくないとい
う問題がある。
酸化膜酸化膜ソレージ１ンに使った場合は、Ｐ基板とＮ
＋＋込層とは逆バイアスの接合分離構造となり、高速化
、基板へのリーク電流及び雑音の面で好ましくないとい
う問題がある。
本発明は上記した従来技術における各種の問題を酸素イ
オン打込み技術の利用により解決しようとするものであ
る。
オン打込み技術の利用により解決しようとするものであ
る。
したがって本発明の一つの目的はバイポーラ素子の低容
量化であり、それに伴う高速化・低雑音本発明の他の目
的はバイポーラ半導体装置における内部配線化であり、
それに伴う配線自由度の増加にある。
量化であり、それに伴う高速化・低雑音本発明の他の目
的はバイポーラ半導体装置における内部配線化であり、
それに伴う配線自由度の増加にある。
以下本発明を若干の実施例にそって詳述する。
実施例１
第２図は本発明の原理的構造を示すバイポーラ半導体装
置の断面図である。同図に示すようｋ、Ｐ型基板１とＮ
＋＋込層２との接合面にＰ型基板への酸素イオン打込み
による半導体酸化膜（８ｉ０．）８を形成し、この上に
Ｎ＋＋込層２を介してエピタキシャルＮ層３を形成し、
８層３０表面にベースとなるＰｆＩｉ領域５．エミッタ
・コレクタとなるＮ＋型領領域６７を形成してバイポー
ラＮＰＮ）ランジスタを構成したものである。
置の断面図である。同図に示すようｋ、Ｐ型基板１とＮ
＋＋込層２との接合面にＰ型基板への酸素イオン打込み
による半導体酸化膜（８ｉ０．）８を形成し、この上に
Ｎ＋＋込層２を介してエピタキシャルＮ層３を形成し、
８層３０表面にベースとなるＰｆＩｉ領域５．エミッタ
・コレクタとなるＮ＋型領領域６７を形成してバイポー
ラＮＰＮ）ランジスタを構成したものである。
第３図（ａｔ〜（ｅｌに上記バイポーラＮＰＮ）ランジ
スタの製造プロセスの例が各工程（ａ）〜（ｅ）ＶＣ従
って示される。
スタの製造プロセスの例が各工程（ａ）〜（ｅ）ＶＣ従
って示される。
（ａｌ 高比抵抗のＰ−型８１基板１（結晶面（１０
０）。
０）。
比抵抗１．８００Ω・ｃｍ）の表面Ｋｉｌｉ膜等による
マスク９を設け、酸素イオン１０をイオン打込み・アニ
ールする。打込み加速電圧は１５０ＫＶ又はそれ以上、
ドーズ量は１．２Ｘ１０”Ｃａ１−”、打込み深さは８
ｉ表面から約４００ｎｍＱ度とする。アニール温度は９
００〜１１５０℃で２時間以上とする。
マスク９を設け、酸素イオン１０をイオン打込み・アニ
ールする。打込み加速電圧は１５０ＫＶ又はそれ以上、
ドーズ量は１．２Ｘ１０”Ｃａ１−”、打込み深さは８
ｉ表面から約４００ｎｍＱ度とする。アニール温度は９
００〜１１５０℃で２時間以上とする。
（ｂｌ 上記工程でアニール処理により酸化膜８が形
成され、この酸化膜の上に薄いＳｔ （単結晶）の膜
１１が残る。この薄い８ｉ膜の表面Ｋｓｂのごときドナ
不純物をデポジットする。
成され、この酸化膜の上に薄いＳｔ （単結晶）の膜
１１が残る。この薄い８ｉ膜の表面Ｋｓｂのごときドナ
不純物をデポジットする。
（ｃｌ ８ｂデボジツ）ｋ用いた酸化膜等のマスクを
除去し、前記の薄い８ｉ膜１１を含めて８ｉ基基板面に
８１をエピタキシャル成長させ厚さ１０μｍ又はそれ以
上の厚さＫＮ型ドープＳｔ層３４’形成する。このＮ型
８１層成長によりＰｆＪ基板１の酸化膜８とＮＷＷＢ２
の間ＫＮ＋堀込埋込が形成される。
除去し、前記の薄い８ｉ膜１１を含めて８ｉ基基板面に
８１をエピタキシャル成長させ厚さ１０μｍ又はそれ以
上の厚さＫＮ型ドープＳｔ層３４’形成する。このＮ型
８１層成長によりＰｆＪ基板１の酸化膜８とＮＷＷＢ２
の間ＫＮ＋堀込埋込が形成される。
（ｄ） Ａ常のアイソレージ冒ンプロセスにより、８
層３とＰ基板１との間にアイソレーン１フ２層４を形成
し、Ｎ層の表面の一部にＢ（ボロン）選択拡散を行なっ
てベースとなるＰ領域５を形成する。
層３とＰ基板１との間にアイソレーン１フ２層４を形成
し、Ｎ層の表面の一部にＢ（ボロン）選択拡散を行なっ
てベースとなるＰ領域５を形成する。
（ｅ） Ａｓ （ヒ素）又はＰ （ＩＪン）の選択
拡散な行なりてエンツタ及びコレクタ取出し部となるＮ
＋領域６，７を形成し、拡散マスクに使用した表面酸化
膜１２に、対してコンタクトホトエッチを行ない、ｋｌ
蒸着により各領域にコンタクトする電極Ｂ、 Ｅ、
Ｏを形成する。
拡散な行なりてエンツタ及びコレクタ取出し部となるＮ
＋領域６，７を形成し、拡散マスクに使用した表面酸化
膜１２に、対してコンタクトホトエッチを行ない、ｋｌ
蒸着により各領域にコンタクトする電極Ｂ、 Ｅ、
Ｏを形成する。
実施例２
第４図（ａｔ （ｂｌは実施例１の変形例を示す工程断
面図である。
面図である。
（１）前記実施例１の工程（ｂ）の後、エピタキシャル
成長によるＮ１１Ｂ１層３ｍを通常よりも薄＜（５〜１
０μｍ）形成した上、酸素イオン打込み・アニール処理
によりＮｉｌａｉ層３ｍの表面近傍に酸化膜１３を形成
する。
成長によるＮ１１Ｂ１層３ｍを通常よりも薄＜（５〜１
０μｍ）形成した上、酸素イオン打込み・アニール処理
によりＮｉｌａｉ層３ｍの表面近傍に酸化膜１３を形成
する。
（ｂｌ 次いで全面にさらに第２のエピタキシャル成
長によるＮｆｆｌＳｉ層３ｂを積層し、Ｐ型ベース５を
拡散し、Ｎ＋型工２ツタ６、Ｎ＋型コレクタ取出し部７
を拡散により形成する。二ｉツタ接合の表面近傍に酸素
イオン打込み、アニールを行ない、酸化膜１４を形成す
る。この後、図示されないが、表ｒＭｔＩｔ化膜に対し
コンタクトホトエッチを行ない、Ａｊ蒸着ホトエッチに
より各領域にコンタクトする電極を形成するととｋなる
。
長によるＮｆｆｌＳｉ層３ｂを積層し、Ｐ型ベース５を
拡散し、Ｎ＋型工２ツタ６、Ｎ＋型コレクタ取出し部７
を拡散により形成する。二ｉツタ接合の表面近傍に酸素
イオン打込み、アニールを行ない、酸化膜１４を形成す
る。この後、図示されないが、表ｒＭｔＩｔ化膜に対し
コンタクトホトエッチを行ない、Ａｊ蒸着ホトエッチに
より各領域にコンタクトする電極を形成するととｋなる
。
以上実施例１．２で述べた本発明によれば、Ｎ＋埋込層
とＰ型基板の接合面に酸素イオン打込みによる醸化膜を
形成するため、少なくともこの接合面での寄生容量０７
．を現在のバイポーラトランジスタの平面寸法を変更す
ることなく減少することができる。又、図４ （ａ）（
ｂ）の酸化膜８． １３． １４を形成するととにより
、サイリスタ防止の効果が得られる。
とＰ型基板の接合面に酸素イオン打込みによる醸化膜を
形成するため、少なくともこの接合面での寄生容量０７
．を現在のバイポーラトランジスタの平面寸法を変更す
ることなく減少することができる。又、図４ （ａ）（
ｂ）の酸化膜８． １３． １４を形成するととにより
、サイリスタ防止の効果が得られる。
実施例２で述べた本発明によれば、Ｎ＋堀埋込２のＰ基
板１０間の他ｋＰベースと８層の間及びＮ十工きツタと
ベースの間の接合面の一部にｗＩＩ素イオン打込みによ
る酸化膜８，１３．１４を形成するためこれら接合面で
の寄生容量０．ｃ、 ０□をトランジスタの平面寸法
を変更することな（減少することができ、高周波特性及
び高速性が得られ、例えばＩＩＬ技術に適用して高性能
の回路が得られる。又０□の減少によりノイズ特性も優
れ低雑音特性も得られる。
板１０間の他ｋＰベースと８層の間及びＮ十工きツタと
ベースの間の接合面の一部にｗＩＩ素イオン打込みによ
る酸化膜８，１３．１４を形成するためこれら接合面で
の寄生容量０．ｃ、 ０□をトランジスタの平面寸法
を変更することな（減少することができ、高周波特性及
び高速性が得られ、例えばＩＩＬ技術に適用して高性能
の回路が得られる。又０□の減少によりノイズ特性も優
れ低雑音特性も得られる。
実施例３
第５図（ａｔ〜（ｂｌは本発明をアイソプレーナ型トラ
ンジスタに応用した場合をそのプロセスに従って示すも
のである。
ンジスタに応用した場合をそのプロセスに従って示すも
のである。
ｔａｔ 高比抵抗別基板１の表面全面に酸素イオンを
打込み、アニールする。打込み加速電圧、ドーズ量、打
込み深さ、アニール温度は実施例１の場合と同様又はそ
れに近い程度とする。
打込み、アニールする。打込み加速電圧、ドーズ量、打
込み深さ、アニール温度は実施例１の場合と同様又はそ
れに近い程度とする。
（ｂ） 上記工程でＳｉ ｊｉＩ板１０表面に近い部
に酸化膜８が形成され、この酸化膜の上に薄い８１膜１
１が残る。この薄い８１膜１１の表面（一部又は全部）
にＮ＋堀埋込２形成のためのドナ不純物をデポジットし
、次いでエピタキシャル成長による低比抵抗Ｎｆｆ１８
１層３を５〜１０μｍ８ｉ度の厚さに形成する。
に酸化膜８が形成され、この酸化膜の上に薄い８１膜１
１が残る。この薄い８１膜１１の表面（一部又は全部）
にＮ＋堀埋込２形成のためのドナ不純物をデポジットし
、次いでエピタキシャル成長による低比抵抗Ｎｆｆ１８
１層３を５〜１０μｍ８ｉ度の厚さに形成する。
（ｃｌ Ｎ１１層３０表面の一部Ｋ ８ ｉ 、 Ｎ
４のごとき耐酸化膜１５を形成し、これをマスクとして
耐酸化性膜の形成されない部分を酸化性雰囲気により選
択酸化し、基板表面の酸化ｊ［８に達するアイソレージ
璽ン酸化膜１６を形成する。
４のごとき耐酸化膜１５を形成し、これをマスクとして
耐酸化性膜の形成されない部分を酸化性雰囲気により選
択酸化し、基板表面の酸化ｊ［８に達するアイソレージ
璽ン酸化膜１６を形成する。
（ｄｉ この後、従来のバイポーラ素子製造プロセス
と同様のプロセスによる選択拡散を行うことＫより、Ｐ
型ベース５． Ｎ＋型工ｔツタ６、Ｎ１型コレクタ取出
し部７を形成し、表面酸化膜のコンタクトホトエッチ後
、Ａｊ無蒸着エラチェ楊を経てアイソプレーナ型バイポ
ーラＮＰＮ）ランジスタを得る。
と同様のプロセスによる選択拡散を行うことＫより、Ｐ
型ベース５． Ｎ＋型工ｔツタ６、Ｎ１型コレクタ取出
し部７を形成し、表面酸化膜のコンタクトホトエッチ後
、Ａｊ無蒸着エラチェ楊を経てアイソプレーナ型バイポ
ーラＮＰＮ）ランジスタを得る。
上記の実施例で述べた本発明によれば下記の効果が得ら
れる。
れる。
在来の高速アイソプレーナ型バイポーラ素子は素子間は
選択酸化膜を利用した絶縁分離構造となっているが基板
とコレクタとなるＮ＋埋込層との間は逆バイアスの接合
分離であり、高速性や基板へのリーク電流及び雑音の点
で好ましくない。しかし、酸素イオン打込技術により基
板１とＮ＋堀埋込２との関に酸化膜８を形成するととに
より完全分離の構造となり０１．がほとんどなくなり、
素子の高速比、低雑音化が実現できる。
選択酸化膜を利用した絶縁分離構造となっているが基板
とコレクタとなるＮ＋埋込層との間は逆バイアスの接合
分離であり、高速性や基板へのリーク電流及び雑音の点
で好ましくない。しかし、酸素イオン打込技術により基
板１とＮ＋堀埋込２との関に酸化膜８を形成するととに
より完全分離の構造となり０１．がほとんどなくなり、
素子の高速比、低雑音化が実現できる。
実施例４
第６図（ａｌ〜（ｅ）は半導体内部＜＊累イオン打込み
技術を利用し【上層と下層とを絶縁分離し多層の拡散配
線を形成する場合の例をそのプロセスに従って示すもの
である。
技術を利用し【上層と下層とを絶縁分離し多層の拡散配
線を形成する場合の例をそのプロセスに従って示すもの
である。
（ａ） 高比抵抗ＰＩＩ８１基板１の表面に酸化膜１
７をマスクとする選択拡散によりＮ＋拡散配線１８を形
成する。
７をマスクとする選択拡散によりＮ＋拡散配線１８を形
成する。
（ｂｌ Ｓｔ基板ｌの表面に対し酸素イオン打込みを
行ない、次いでアニール処理することｋより、基板表面
から少し深い部分に酸化膜８を形成する。
行ない、次いでアニール処理することｋより、基板表面
から少し深い部分に酸化膜８を形成する。
（ｃｌ 上記酸化膜８の上に残る薄いＳｉ層１１上に
エピタキシャル成長による低比抵抗Ｎ型８１層３を形成
する。
エピタキシャル成長による低比抵抗Ｎ型８１層３を形成
する。
（ｄｌ Ｎ １１８ ｉ層３の表面に酸化膜１９をマ
スクとする選択酸化を行ない、ＰＩＮ拡散層２０ｍ、２
０ｂを形成し、その一部（２０ａ）を下層配ａ（又は抵
抗）とする、Ｐ型拡散層の他Ｗ（２０ｂ）表面ｋＮ＋拡
散層２１を形成してこれを他の配線（又は抵抗）とする
。
スクとする選択酸化を行ない、ＰＩＮ拡散層２０ｍ、２
０ｂを形成し、その一部（２０ａ）を下層配ａ（又は抵
抗）とする、Ｐ型拡散層の他Ｗ（２０ｂ）表面ｋＮ＋拡
散層２１を形成してこれを他の配線（又は抵抗）とする
。
ｔｅｌ 表面の酸化膜に対しコンタクトホトエッチを
行ない、ＡＪ無蒸着ホトエッチにより、Ｐ拡散層又はＮ
＋拡散層を用いた上層配ａｌｌ（又は抵抗）の配＠Ａｊ
端子２２を形成すると同時に表面のＡｊ配置１２３を形
成する。
行ない、ＡＪ無蒸着ホトエッチにより、Ｐ拡散層又はＮ
＋拡散層を用いた上層配ａｌｌ（又は抵抗）の配＠Ａｊ
端子２２を形成すると同時に表面のＡｊ配置１２３を形
成する。
第７図は第６図（ｅ）で示した下層拡散配縁よりの配置
取出し構造な示すものである。すなわち、下層Ｎ＋拡散
配Ｉ！１１８の延長部において、Ｐ基板１の上にエピタ
キシャルＮ層３を形成し、Ｎ層３０表面よりＮ＋拡散配
置１１８ｋｌ！続するＮ＋コレクタ拡散（ＯＮ）層２４
を形成し、表面へのＮ＋拡散配線取出し層とする。Ｎ＋
拡散配線取出し層２４の周囲のエピタキシャルＮ層３に
は表面よりＰ基板に達するアイソレージ璽ンＰ層２５を
設けて各配線取出し眉間の絶縁分離を図る。
取出し構造な示すものである。すなわち、下層Ｎ＋拡散
配Ｉ！１１８の延長部において、Ｐ基板１の上にエピタ
キシャルＮ層３を形成し、Ｎ層３０表面よりＮ＋拡散配
置１１８ｋｌ！続するＮ＋コレクタ拡散（ＯＮ）層２４
を形成し、表面へのＮ＋拡散配線取出し層とする。Ｎ＋
拡散配線取出し層２４の周囲のエピタキシャルＮ層３に
は表面よりＰ基板に達するアイソレージ璽ンＰ層２５を
設けて各配線取出し眉間の絶縁分離を図る。
以上の実施例で述べた本発＃４によれば下記の効果が得
られる。
られる。
従来のバイポーラ構造ではＰ基板、エピタキシャルＮ層
の内部はＰＨ１合でバイアス分離を行なう程度で構造的
に制約され半導体内部での多層配線は実現困難である。
の内部はＰＨ１合でバイアス分離を行なう程度で構造的
に制約され半導体内部での多層配線は実現困難である。
しかし本発明によれば半導体内部に形成された酸素イオ
ン打込みによる８ｉ０゜膜を絶縁膜として半導体層が上
層と下層に完全に絶縁分離するから、それぞれの半導体
層内ＫＰＮ接合による配−等の動作活動部を形成するこ
とができる。このため本発明によれば配−の自由度が大
幅に増加し、狭いチップ内で複雑な配線が可能となった
。
ン打込みによる８ｉ０゜膜を絶縁膜として半導体層が上
層と下層に完全に絶縁分離するから、それぞれの半導体
層内ＫＰＮ接合による配−等の動作活動部を形成するこ
とができる。このため本発明によれば配−の自由度が大
幅に増加し、狭いチップ内で複雑な配線が可能となった
。
第１図はバイポーラトランジスタの構造の例を示す断面
図である。第２図は本発明によるノ（イポーラトランジ
スタの原理的構造を示す断面図である。第３図（ａ）〜
（＠）及び第４図（ａ）（ｂ）は本発明における実施例
１及び実施例２に対応するプロセスの一部を示す工糧断
面図、第５図（ａ）〜（ｄ）は本発明における実施例３
に対応するプロセスの一部を示す工程断面図、第６図（
１）〜（ｅ）及び第７図は本発明における実施例４に対
応するプロセスの一部を示す工程断面図である。 １・・・Ｐａｌ半導体基板、２・・・Ｎ＋堀埋込、３・
・・ＮｔＩｉｓｔ層、４・・・アインレーシ習ンＰ７１
．５・・・ペースＰ領域、６・・・工きツタＮ＋領域、
７・・・コレクタＮ＋領域、８・・・酸素イオン打込み
Ｋよる酸化膜、９・・・酸化膜マスク、１０・・・打込
み酸素、１１・・・薄い８１膜、１２・・・表面酸化膜
、１３．１４・・・酸素イオン打込みｋよる酸化膜、１
５・・・耐酸化性膜、１６・・・アイソレージ曹ン酸化
膜、１７・・・酸化膜マスク、１８・・・拡散配線、１
９・・・酸化膜、２ｏｎｅ２０ｂ・・・Ｐ型拡散層、２
１・・・ＮＷ拡散配線、２２・・・Ａｊ端子、２３・・
・Ａ！配線、２４・・・コレクタ拡散層、２５・・・ア
イツレ−シーンＰ層。 代理人 弁理士 薄 １）利 幸、、。 −・。 １ノノ 竺 １ 図 第２図 第 ３ 図 第 ３ 図 第 、４ｆ’２１ 第 ６ 図 第 ６ 図 第 ７ 図
図である。第２図は本発明によるノ（イポーラトランジ
スタの原理的構造を示す断面図である。第３図（ａ）〜
（＠）及び第４図（ａ）（ｂ）は本発明における実施例
１及び実施例２に対応するプロセスの一部を示す工糧断
面図、第５図（ａ）〜（ｄ）は本発明における実施例３
に対応するプロセスの一部を示す工程断面図、第６図（
１）〜（ｅ）及び第７図は本発明における実施例４に対
応するプロセスの一部を示す工程断面図である。 １・・・Ｐａｌ半導体基板、２・・・Ｎ＋堀埋込、３・
・・ＮｔＩｉｓｔ層、４・・・アインレーシ習ンＰ７１
．５・・・ペースＰ領域、６・・・工きツタＮ＋領域、
７・・・コレクタＮ＋領域、８・・・酸素イオン打込み
Ｋよる酸化膜、９・・・酸化膜マスク、１０・・・打込
み酸素、１１・・・薄い８１膜、１２・・・表面酸化膜
、１３．１４・・・酸素イオン打込みｋよる酸化膜、１
５・・・耐酸化性膜、１６・・・アイソレージ曹ン酸化
膜、１７・・・酸化膜マスク、１８・・・拡散配線、１
９・・・酸化膜、２ｏｎｅ２０ｂ・・・Ｐ型拡散層、２
１・・・ＮＷ拡散配線、２２・・・Ａｊ端子、２３・・
・Ａ！配線、２４・・・コレクタ拡散層、２５・・・ア
イツレ−シーンＰ層。 代理人 弁理士 薄 １）利 幸、、。 −・。 １ノノ 竺 １ 図 第２図 第 ３ 図 第 ３ 図 第 、４ｆ’２１ 第 ６ 図 第 ６ 図 第 ７ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電屋半導体基板上に第２導電型半導体層を形
成し℃その一部をコレクタとし、該第２導電型牛導体層
の他部表面に第１導電型領域を形成してその一部をベー
スとし、腋第２導電型領域の他Ｓ表面に第２導電漏領域
を形成してエミッタとするトランジスタを構成した半導
体装置において、第１導電型半導体基板と第２導電型半
導体層との接合面に該半導体基板への酸素イオン打込み
による半導体酸化膜を形成したことを特徴とする半導体
装置。 ２、第１導電型半導体基板上に第２導電型半導体層を形
成してその一部をコレクタとし、該第２導電型半導体層
の他部表面に第１導電型領域を形成してその一部をベー
スとし、該第２導電型領域の他部表面に第２導電型領域
を形成してエミッタとするトランジスタを構成した半導
体装置にお（・て、第１導電屋半導体基板と第２導電臘
半導体層との接合面、第２導電型半導体層とベースとな
る第１導電置領域との接合面の一部及び第１導電型領域
とエミッタとなる第２導電型領域との接合面の−ＩＳＫ
半導体基板及び半導体層への！ｌ素イオン打込みによる
半導体酸化膜を形成したことを特徴とする半導体装置。 ３、第１導電型半導体基板上に第２導電型半導体層を形
成し、咳第２導電型半導体層の一部表面に第１導電温領
域を形成してその一部を配線とし、又は及び該第２導電
型領域の他部表面に第２導電澄領域を形成して配線とす
る半導体装置において、第１導電型半導体基板と第２導
電型半導体層との接合面に諌半導体基板への酸素イオン
打込みによる半導体酸化膜を形成するとともに＃［化腰
下の半導体基板表面の一部に高濃度第２導電型埋込層か
らなる配線を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20940081A JPS58111345A (ja) | 1981-12-25 | 1981-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20940081A JPS58111345A (ja) | 1981-12-25 | 1981-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58111345A true JPS58111345A (ja) | 1983-07-02 |
Family
ID=16572262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20940081A Pending JPS58111345A (ja) | 1981-12-25 | 1981-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111345A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188966A (ja) * | 1985-02-16 | 1986-08-22 | Fujitsu Ltd | 高速半導体装置の製造方法 |
| JPS6271272A (ja) * | 1985-08-20 | 1987-04-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63500627A (ja) * | 1985-08-19 | 1988-03-03 | モトロ−ラ・インコ−ポレ−テッド | 埋込酸化物を有する半導体装置の製造 |
| US5616509A (en) * | 1994-09-28 | 1997-04-01 | Nec Corporation | Method for fabricating a semiconductor device |
| KR970067767A (ko) * | 1996-03-12 | 1997-10-13 | 문정환 | 반도체 소자의 격리막 형성방법 |
-
1981
- 1981-12-25 JP JP20940081A patent/JPS58111345A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188966A (ja) * | 1985-02-16 | 1986-08-22 | Fujitsu Ltd | 高速半導体装置の製造方法 |
| JPS63500627A (ja) * | 1985-08-19 | 1988-03-03 | モトロ−ラ・インコ−ポレ−テッド | 埋込酸化物を有する半導体装置の製造 |
| JPS6271272A (ja) * | 1985-08-20 | 1987-04-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0530303B2 (ja) * | 1985-08-20 | 1993-05-07 | Fujitsu Ltd | |
| US5616509A (en) * | 1994-09-28 | 1997-04-01 | Nec Corporation | Method for fabricating a semiconductor device |
| KR970067767A (ko) * | 1996-03-12 | 1997-10-13 | 문정환 | 반도체 소자의 격리막 형성방법 |
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