JPH10294429A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10294429A JPH10294429A JP10022064A JP2206498A JPH10294429A JP H10294429 A JPH10294429 A JP H10294429A JP 10022064 A JP10022064 A JP 10022064A JP 2206498 A JP2206498 A JP 2206498A JP H10294429 A JPH10294429 A JP H10294429A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
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- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】
【課題】 電源パッドから回路に接続される電源線の容
量が小さく、電源電圧のゆらぎが緩和されずに回路に入
力されて誤動作が生じる。 【解決手段】 入力バッファ回路２１に電源電圧ＶDDI
を供給する電源電圧パッド３２と、電源変動の小さい接
地線４１との間に容量Ｃ１を接続することで、電源電圧
ＶDDI のゆらぎを抑制し、回路２１の誤動作を防止す
る。
量が小さく、電源電圧のゆらぎが緩和されずに回路に入
力されて誤動作が生じる。 【解決手段】 入力バッファ回路２１に電源電圧ＶDDI
を供給する電源電圧パッド３２と、電源変動の小さい接
地線４１との間に容量Ｃ１を接続することで、電源電圧
ＶDDI のゆらぎを抑制し、回路２１の誤動作を防止す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係わ
り、特に複数の電源電圧を供給される装置に関する。
り、特に複数の電源電圧を供給される装置に関する。
【０００２】
【従来の技術】半導体装置には、この半導体装置と接続
されるＭＰＵ(MICRO PROCESSOR UNIT)、ＣＰＵ(CENTRAL
PROCESSOR UNIT)、その他のロジックの消費電力を抑え
るために、入力インターフェース回路の電源を抑えたも
のがある。このような半導体装置では、入力信号の電圧
スイング幅と異なる電圧スイング幅を持つ内部信号で動
作する内部回路を持つ。このような装置は、入力信号を
受信する入力回路用に入力信号と同じレベルを持つ第１
の電源電圧と、入力回路からの出力を受けて処理を行う
内部回路用に、内部信号と同じレベルを持つ第２の電源
電圧とを供給される。図１１に、従来の半導体装置１０
の構成を示す。
されるＭＰＵ(MICRO PROCESSOR UNIT)、ＣＰＵ(CENTRAL
PROCESSOR UNIT)、その他のロジックの消費電力を抑え
るために、入力インターフェース回路の電源を抑えたも
のがある。このような半導体装置では、入力信号の電圧
スイング幅と異なる電圧スイング幅を持つ内部信号で動
作する内部回路を持つ。このような装置は、入力信号を
受信する入力回路用に入力信号と同じレベルを持つ第１
の電源電圧と、入力回路からの出力を受けて処理を行う
内部回路用に、内部信号と同じレベルを持つ第２の電源
電圧とを供給される。図１１に、従来の半導体装置１０
の構成を示す。
【０００３】半導体装置１０は、入力バッファ回路２
１、内部回路２２、出力バッファ回路２３、及び基板バ
イアス生成回路３３を有する。さらに、半導体装置１０
には、入力パッド３１、電源線３２、３４、３６、接地
パッド３５及び３７、出力パッド３８、基板バイアス電
圧線７１が設けられている。電源線３２には入力信号と
同じ電圧を持つ電源電圧ＶDDI が供給され、基板バイア
ス電圧線７１には基板バイアス電圧ＶBBが供給され、電
源線３４には内部信号と同じ電圧を持つ電源電圧ＶDDが
供給され、電源線３６には外部に出力すべき信号と同じ
電圧を持つ電源電圧ＶDDQ が供給される。電源電圧ＶDD
I 及びＶDDQ は、例えば１．８Ｖ、あるいは２．５Ｖと
いった低電源電圧であり、電源電圧ＶDDはこれよりも高
い、例えば３．３Ｖあるいは５Ｖといった高電源電圧で
ある。このＶDDQ 、ＶDDI はともにインターフェース用
であり、同一レベルであるのが通例である。
１、内部回路２２、出力バッファ回路２３、及び基板バ
イアス生成回路３３を有する。さらに、半導体装置１０
には、入力パッド３１、電源線３２、３４、３６、接地
パッド３５及び３７、出力パッド３８、基板バイアス電
圧線７１が設けられている。電源線３２には入力信号と
同じ電圧を持つ電源電圧ＶDDI が供給され、基板バイア
ス電圧線７１には基板バイアス電圧ＶBBが供給され、電
源線３４には内部信号と同じ電圧を持つ電源電圧ＶDDが
供給され、電源線３６には外部に出力すべき信号と同じ
電圧を持つ電源電圧ＶDDQ が供給される。電源電圧ＶDD
I 及びＶDDQ は、例えば１．８Ｖ、あるいは２．５Ｖと
いった低電源電圧であり、電源電圧ＶDDはこれよりも高
い、例えば３．３Ｖあるいは５Ｖといった高電源電圧で
ある。このＶDDQ 、ＶDDI はともにインターフェース用
であり、同一レベルであるのが通例である。
【０００４】また、半導体装置１０には接地パッド３５
及び３７が設けられている。入力バッファ回路２１より
も充放電電流が大きい内部回路２２の接地端子４２は、
配線幅の広い接地配線５２によって接地パッド３５に接
続されている。入力バッファ回路２１の接地端子４１
は、配線幅が狭く接地配線５２よりも大きい寄生抵抗Ｒ
が存在する接地線５１を介して接地パッド３５に接続さ
れている。ここで、接地線５１の電圧を接地電圧ＶssI
とする。出力バッファ回路２３の接地端子４３は、配線
幅が広い接地線５３により接地パッド３７に接続されて
いる。
及び３７が設けられている。入力バッファ回路２１より
も充放電電流が大きい内部回路２２の接地端子４２は、
配線幅の広い接地配線５２によって接地パッド３５に接
続されている。入力バッファ回路２１の接地端子４１
は、配線幅が狭く接地配線５２よりも大きい寄生抵抗Ｒ
が存在する接地線５１を介して接地パッド３５に接続さ
れている。ここで、接地線５１の電圧を接地電圧ＶssI
とする。出力バッファ回路２３の接地端子４３は、配線
幅が広い接地線５３により接地パッド３７に接続されて
いる。
【０００５】入力バッファ回路２１は、半導体装置１０
の入力部の初段に相当するもので、入力パッド３１を介
して外部から入力された入力信号を与えられる。入力バ
ッファ回路２１には、電源線３２より電源電圧ＶDDI が
供給されている。
の入力部の初段に相当するもので、入力パッド３１を介
して外部から入力された入力信号を与えられる。入力バ
ッファ回路２１には、電源線３２より電源電圧ＶDDI が
供給されている。
【０００６】内部回路２２は、入力バッファ回路２１か
ら出力された入力信号を与えられる。内部回路２２には
電源線３４より電源電圧ＶDDが供給され、電源電圧ＶDD
I −接地電圧Ｖssの範囲でスイングする入力信号を電源
電圧ＶDD−接地電圧Ｖssの範囲でスイングする内部信号
に増幅変換した後、必要な処理を行う。この後、内部回
路２２からは電源電圧ＶDD−接地電圧Ｖssの範囲でスイ
ングする内部信号が出力される。半導体装置１０が例え
ば半導体記憶装置である場合には、内部回路２２はメモ
リアレイ、デコーダ、センスアンプ及び各種制御回路を
含むことになる。
ら出力された入力信号を与えられる。内部回路２２には
電源線３４より電源電圧ＶDDが供給され、電源電圧ＶDD
I −接地電圧Ｖssの範囲でスイングする入力信号を電源
電圧ＶDD−接地電圧Ｖssの範囲でスイングする内部信号
に増幅変換した後、必要な処理を行う。この後、内部回
路２２からは電源電圧ＶDD−接地電圧Ｖssの範囲でスイ
ングする内部信号が出力される。半導体装置１０が例え
ば半導体記憶装置である場合には、内部回路２２はメモ
リアレイ、デコーダ、センスアンプ及び各種制御回路を
含むことになる。
【０００７】出力バッファ回路２３には、電源線３６よ
り電源電圧ＶDDQ が供給されている。出力バッファ回路
２３は、内部回路２２から出力された内部信号を与えら
れ、電源電圧ＶDDQ −接地電圧Ｖssの範囲でスイングす
る信号を出力する。この信号は、出力パッド３８より装
置１０外部に出力される。上記回路２１〜２３のうち、
内部回路２２の消費電力は大きく、電源線３４と接続す
る電源配線６２及び接地パッド３５と接続する接地線５
２の幅は広い。出力バッファ回路２３の消費電力も大き
く、同様に電源線３６と接続する電源線６３及び接地パ
ッド３７と接続する接地線５３の幅は広い。入力バッフ
ァ回路２１の消費電力は最も小さく、電源線３２と接続
する電源線６１及び接地パッド３５と接続する接地線５
１の幅は狭い。
り電源電圧ＶDDQ が供給されている。出力バッファ回路
２３は、内部回路２２から出力された内部信号を与えら
れ、電源電圧ＶDDQ −接地電圧Ｖssの範囲でスイングす
る信号を出力する。この信号は、出力パッド３８より装
置１０外部に出力される。上記回路２１〜２３のうち、
内部回路２２の消費電力は大きく、電源線３４と接続す
る電源配線６２及び接地パッド３５と接続する接地線５
２の幅は広い。出力バッファ回路２３の消費電力も大き
く、同様に電源線３６と接続する電源線６３及び接地パ
ッド３７と接続する接地線５３の幅は広い。入力バッフ
ァ回路２１の消費電力は最も小さく、電源線３２と接続
する電源線６１及び接地パッド３５と接続する接地線５
１の幅は狭い。
【０００８】
【発明が解決しようとする課題】しかし、上述した従来
の半導体装置には次のような問題があった。電源線３
２、３４及び３６は、入力バッファ回路２１、内部回路
２２及び出力バッファ回路２３にそれぞれ電源線６１、
６１及び６３によって接続されている。この電源線６
１、６２及び６３の配線領域はそれぞれ限られており、
配線容量も小さい。
の半導体装置には次のような問題があった。電源線３
２、３４及び３６は、入力バッファ回路２１、内部回路
２２及び出力バッファ回路２３にそれぞれ電源線６１、
６１及び６３によって接続されている。この電源線６
１、６２及び６３の配線領域はそれぞれ限られており、
配線容量も小さい。
【０００９】配線容量が小さいと、電源電圧を安定化さ
せる作用が小さい。このため、装置１０外部の電源から
ゆらぎを持つ電源電圧が印加されると、そのゆらぎを十
分に抑えることができない。従って、ゆらぎを持つ電源
電圧を入力されると装置１０が誤動作を起こす場合があ
った。
せる作用が小さい。このため、装置１０外部の電源から
ゆらぎを持つ電源電圧が印加されると、そのゆらぎを十
分に抑えることができない。従って、ゆらぎを持つ電源
電圧を入力されると装置１０が誤動作を起こす場合があ
った。
【００１０】特に、入力バッファ回路２１のように他の
回路２２、２３とは独立したウエル内に形成される場合
が多い回路に接続される電源線６１の容量は、他の電源
線６１や６３よりも極端に小さい傾向がある。入力バッ
ファ回路２１は、外部から入力信号を入力される初段に
位置するので、この回路２１で誤動作が生じるとその後
の全ての処理に影響を与える。そこで、特に入力バッフ
ァ回路２１は誤動作が生じないようにする必要がある。
回路２２、２３とは独立したウエル内に形成される場合
が多い回路に接続される電源線６１の容量は、他の電源
線６１や６３よりも極端に小さい傾向がある。入力バッ
ファ回路２１は、外部から入力信号を入力される初段に
位置するので、この回路２１で誤動作が生じるとその後
の全ての処理に影響を与える。そこで、特に入力バッフ
ァ回路２１は誤動作が生じないようにする必要がある。
【００１１】図１２に、従来の他の半導体装置の構成を
示す。この装置は、入力バッファ回路２１で誤動作を生
じるのを防ぐために、この回路２１へ電源電圧ＶDDI を
供給する電源線３２に、寄生容量以外に容量を形成して
持たせている。電源線３２には、他の電源線３４、３
６、あるいは接地パッド３５、３７との間に、寄生容量
が存在する場合が多い。しかし、このような寄生容量だ
けでは電源電圧のゆらぎを抑える作用が小さいので、電
源線３２と接地パッド３５との間に容量Ｃ０を接続して
いる。
示す。この装置は、入力バッファ回路２１で誤動作を生
じるのを防ぐために、この回路２１へ電源電圧ＶDDI を
供給する電源線３２に、寄生容量以外に容量を形成して
持たせている。電源線３２には、他の電源線３４、３
６、あるいは接地パッド３５、３７との間に、寄生容量
が存在する場合が多い。しかし、このような寄生容量だ
けでは電源電圧のゆらぎを抑える作用が小さいので、電
源線３２と接地パッド３５との間に容量Ｃ０を接続して
いる。
【００１２】ところが、接地パッド３５と内部回路２２
との間には、配線幅が広く寄生抵抗の小さい接地線５２
が接続されている。内部回路２２は消費電力が大きく、
内部回路２２を構成するトランジスタのオン・オフの切
り替わり時に接地電圧Ｖssが変動する。この接地電圧Ｖ
ssの変動が接地線５２、接地パッド３５、及び容量Ｃ０
を介して電源線３２に伝達される。即ち、容量Ｃ０を設
けることで電源線３２の容量は大きくなり電源電圧のゆ
らぎを抑制することはできるが、容量Ｃ０の接続先の内
部回路２２の電源変動が伝わってきて結果的に誤動作を
招いていた。
との間には、配線幅が広く寄生抵抗の小さい接地線５２
が接続されている。内部回路２２は消費電力が大きく、
内部回路２２を構成するトランジスタのオン・オフの切
り替わり時に接地電圧Ｖssが変動する。この接地電圧Ｖ
ssの変動が接地線５２、接地パッド３５、及び容量Ｃ０
を介して電源線３２に伝達される。即ち、容量Ｃ０を設
けることで電源線３２の容量は大きくなり電源電圧のゆ
らぎを抑制することはできるが、容量Ｃ０の接続先の内
部回路２２の電源変動が伝わってきて結果的に誤動作を
招いていた。
【００１３】図１３に、電源電圧ＶDDと接地電圧Ｖssの
変動を示す。図１３（ａ）のように、電源パッド３４に
供給される電源電圧ＶDDが負の側に変動し、接地パッド
３５の接地電圧Ｖssが正の側に変動したとする。この接
地パッド３５における接地電圧Ｖssの変動が、容量Ｃ０
を介して電源線３２に伝達され、この部分の電源電圧Ｖ
DDI が図１０（ｂ）のように正の側にレベルＬ１だけ高
く変動する。これにより、図１０（ｂ）のようにハイレ
ベル（Ｈ）の入力信号が入力された場合に、誤動作する
おそれがあった。即ち、電源電圧ＶDDI が正の側にレベ
ルＬ１だけ変動すると、入力バッファ回路２１の回路閾
値Ｖthが、Ｖth＋Ｌ１だけ高くなる。このため、本来の
閾値Ｖthよりも高いハイレベルの入力信号が入力された
としても、この入力信号のレベルが回路閾値Ｖth＋Ｌ１
よりも低いと、ロウレベルの入力信号として回路が認識
することになる。
変動を示す。図１３（ａ）のように、電源パッド３４に
供給される電源電圧ＶDDが負の側に変動し、接地パッド
３５の接地電圧Ｖssが正の側に変動したとする。この接
地パッド３５における接地電圧Ｖssの変動が、容量Ｃ０
を介して電源線３２に伝達され、この部分の電源電圧Ｖ
DDI が図１０（ｂ）のように正の側にレベルＬ１だけ高
く変動する。これにより、図１０（ｂ）のようにハイレ
ベル（Ｈ）の入力信号が入力された場合に、誤動作する
おそれがあった。即ち、電源電圧ＶDDI が正の側にレベ
ルＬ１だけ変動すると、入力バッファ回路２１の回路閾
値Ｖthが、Ｖth＋Ｌ１だけ高くなる。このため、本来の
閾値Ｖthよりも高いハイレベルの入力信号が入力された
としても、この入力信号のレベルが回路閾値Ｖth＋Ｌ１
よりも低いと、ロウレベルの入力信号として回路が認識
することになる。
【００１４】本発明は上記事情に鑑みてなされたもの
で、電源電圧のゆらぎにより回路に誤動作が生じるのを
防止することが可能な半導体装置の提供を目的とする。
で、電源電圧のゆらぎにより回路に誤動作が生じるのを
防止することが可能な半導体装置の提供を目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
第１の電源線を介して第１の電源電圧を供給され、外部
から入力信号を入力されて内部信号を出力する入力回路
と、第２の電源線を介して第２の電源電圧を供給され、
第１の接地線により接地されており、前記内部信号を入
力されて所定の処理を行う内部回路と、前記第１の接地
線よりも電源変動の少ない第２の接地線と前記第１の電
源線との間に両端が接続された容量とを備えることを特
徴としている。
第１の電源線を介して第１の電源電圧を供給され、外部
から入力信号を入力されて内部信号を出力する入力回路
と、第２の電源線を介して第２の電源電圧を供給され、
第１の接地線により接地されており、前記内部信号を入
力されて所定の処理を行う内部回路と、前記第１の接地
線よりも電源変動の少ない第２の接地線と前記第１の電
源線との間に両端が接続された容量とを備えることを特
徴としている。
【００１６】ここで、前記第２の接地線は、前記内部回
路よりも充放電電流が小さい回路を接地するものであっ
てもよい。
路よりも充放電電流が小さい回路を接地するものであっ
てもよい。
【００１７】また、前記第２の接地線は、前記第１の接
地線よりも寄生抵抗が大きいことが望ましい。
地線よりも寄生抵抗が大きいことが望ましい。
【００１８】本発明の半導体装置は、第１の電源線を介
して第１の電源電圧を供給され、第１の接地線により接
地され、外部から入力信号を入力されて内部信号を出力
する入力回路と、第２の電源線を介して第２の電源電圧
を供給され、第２の接地線により接地され、前記内部信
号を入力されて所定の処理を行い、前記入力回路よりも
充放電電流が大きい内部回路と、前記第１の電源線と前
記第１の接地線との間に両端が接続された容量とを備え
ることを特徴とする。
して第１の電源電圧を供給され、第１の接地線により接
地され、外部から入力信号を入力されて内部信号を出力
する入力回路と、第２の電源線を介して第２の電源電圧
を供給され、第２の接地線により接地され、前記内部信
号を入力されて所定の処理を行い、前記入力回路よりも
充放電電流が大きい内部回路と、前記第１の電源線と前
記第１の接地線との間に両端が接続された容量とを備え
ることを特徴とする。
【００１９】ここで、前記第１の接地線は、前記第２の
接地線よりも寄生抵抗が大きいことが望ましい。
接地線よりも寄生抵抗が大きいことが望ましい。
【００２０】本発明の半導体装置は、第１の電源線を介
して第１の電源電圧を供給され、第１の接地線により接
地され、外部から入力信号を入力されて内部信号を出力
する入力回路と、第２の電源線を介して第２の電源電圧
を供給され、第２の接地線により接地され、前記内部信
号を入力されて所定の処理を行い、前記入力回路よりも
充放電電流が大きい内部回路と、基板バイアス電圧を生
成し、前記入力回路と前記内部回路の少なくともいずれ
か一方が形成された半導体基板に接続される基板バイア
ス電源線を介して前記基板バイアス電圧を前記半導体基
板に供給する基板バイアス生成回路と、前記第１の電源
線と前記第１の接地線との間に両端が接続された第１の
容量と、前記第１の電源線と前記第２の電源線との間に
両端が接続された第２の容量と、前記第１の電源線と前
記基板バイアス電圧線との間に両端が接続された第３の
容量とを備えることを特徴とする。
して第１の電源電圧を供給され、第１の接地線により接
地され、外部から入力信号を入力されて内部信号を出力
する入力回路と、第２の電源線を介して第２の電源電圧
を供給され、第２の接地線により接地され、前記内部信
号を入力されて所定の処理を行い、前記入力回路よりも
充放電電流が大きい内部回路と、基板バイアス電圧を生
成し、前記入力回路と前記内部回路の少なくともいずれ
か一方が形成された半導体基板に接続される基板バイア
ス電源線を介して前記基板バイアス電圧を前記半導体基
板に供給する基板バイアス生成回路と、前記第１の電源
線と前記第１の接地線との間に両端が接続された第１の
容量と、前記第１の電源線と前記第２の電源線との間に
両端が接続された第２の容量と、前記第１の電源線と前
記基板バイアス電圧線との間に両端が接続された第３の
容量とを備えることを特徴とする。
【００２１】前記第１〜第３の容量は、全て容量値が等
しく設定されていてもよい。
しく設定されていてもよい。
【００２２】本発明の半導体装置は、第１の電源線を介
して第１の電源電圧を供給され、第１の接地線により接
地され、外部から入力信号を入力されて内部信号を出力
する入力回路と、第２の電源線を介して第２の電源電圧
を供給され、第２の接地線により接地され、前記内部信
号を入力されて所定の処理を行い、前記入力回路よりも
充放電電流が大きい内部回路と、第１の基板バイアス電
圧を生成し、前記入力回路と前記内部回路の少なくとも
いずれか一方が形成された第１導電型の第１のウエルに
接続される第１の基板バイアス電圧線を介して前記第１
の基板バイアス電圧を前記第１のウエルに印加する第１
の基板バイアス生成回路と、第２の基板バイアス電圧を
生成し、前記入力回路と前記内部回路の少なくともいず
れか一方が形成された第２導電型の第２のウエルに接続
される第２の基板バイアス電圧線を介して前記第２の基
板バイアス電圧を前記第２のウエルに印加する第２の基
板バイアス生成回路と、前記第１の電源線と前記第１の
接地線との間に両端が接続された第１の容量と、前記第
１の電源線と前記第２の電源線との間に両端が接続され
た第２の容量と、前記第１の電源線と前記第１の基板バ
イアス電圧線との間に両端が接続された第３の容量と、
前記第１の電源線と前記第２の基板バイアス電圧線との
間に両端が接続された第４の容量とを備えることを特徴
としている。
して第１の電源電圧を供給され、第１の接地線により接
地され、外部から入力信号を入力されて内部信号を出力
する入力回路と、第２の電源線を介して第２の電源電圧
を供給され、第２の接地線により接地され、前記内部信
号を入力されて所定の処理を行い、前記入力回路よりも
充放電電流が大きい内部回路と、第１の基板バイアス電
圧を生成し、前記入力回路と前記内部回路の少なくとも
いずれか一方が形成された第１導電型の第１のウエルに
接続される第１の基板バイアス電圧線を介して前記第１
の基板バイアス電圧を前記第１のウエルに印加する第１
の基板バイアス生成回路と、第２の基板バイアス電圧を
生成し、前記入力回路と前記内部回路の少なくともいず
れか一方が形成された第２導電型の第２のウエルに接続
される第２の基板バイアス電圧線を介して前記第２の基
板バイアス電圧を前記第２のウエルに印加する第２の基
板バイアス生成回路と、前記第１の電源線と前記第１の
接地線との間に両端が接続された第１の容量と、前記第
１の電源線と前記第２の電源線との間に両端が接続され
た第２の容量と、前記第１の電源線と前記第１の基板バ
イアス電圧線との間に両端が接続された第３の容量と、
前記第１の電源線と前記第２の基板バイアス電圧線との
間に両端が接続された第４の容量とを備えることを特徴
としている。
【００２３】ここで、前記第１〜第４の容量の容量値は
全て等しく設定されていてもよい。
全て等しく設定されていてもよい。
【００２４】また、前記第１の電源線は第１の電源線に
接続され、前記第２の電源線は第２の電源線に接続さ
れ、前記第１の接地線および第２の接地線は接地パッド
に接続されていてもよい。
接続され、前記第２の電源線は第２の電源線に接続さ
れ、前記第１の接地線および第２の接地線は接地パッド
に接続されていてもよい。
【００２５】あるいは、前記第１の電源線は第１の電源
線に接続され、前記第２の電源線は第２の電源線に接続
され、前記第１の接地線は第１の接地パッドに接続さ
れ、前記第２の接地線は第２の接地パッドに接続され、
前記第１の接地パッドと前記第２の接地パッドは前記第
１の接地線より寄生抵抗の大きい配線によって接続され
ていてもよい。
線に接続され、前記第２の電源線は第２の電源線に接続
され、前記第１の接地線は第１の接地パッドに接続さ
れ、前記第２の接地線は第２の接地パッドに接続され、
前記第１の接地パッドと前記第２の接地パッドは前記第
１の接地線より寄生抵抗の大きい配線によって接続され
ていてもよい。
【００２６】さらには、前記容量は、半導体基板の表面
部分に形成されたＮ型不純物領域とＰ型不純物領域とを
含む接合容量、あるいは、半導体基板の表面部分に形成
されたＮ型又はＰ型不純物領域と前記不純物領域の表面
上に絶縁膜を介して形成された電極とを含む電極容量の
いずれかとして形成してもよい。
部分に形成されたＮ型不純物領域とＰ型不純物領域とを
含む接合容量、あるいは、半導体基板の表面部分に形成
されたＮ型又はＰ型不純物領域と前記不純物領域の表面
上に絶縁膜を介して形成された電極とを含む電極容量の
いずれかとして形成してもよい。
【００２７】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。図１に、本発明の第１の
実施の形態による半導体装置の構成を示す。本実施の形
態では、電源電圧ＶDDI のゆらぎが原因となって入力バ
ッファ回路２１に誤動作が発生するのを防止するため
に、電源線３２あるいはこの電源線に接続された電源線
と、他の電圧のゆらぎが小さいパッドあるいは配線との
間に容量を接続した点に特徴がある。より具体的には、
入力バッファ回路２１の接地端子４１と接地パッド３５
とを接続しレベルが電圧ＶssI である接地線５１と、電
源線３２あるいはこの電源線に接続された電源線との間
に、容量Ｃ１を接続している。他の図８に示された装置
と同一の要素には、同一の番号を付して説明を省略す
る。
いて図面を参照して説明する。図１に、本発明の第１の
実施の形態による半導体装置の構成を示す。本実施の形
態では、電源電圧ＶDDI のゆらぎが原因となって入力バ
ッファ回路２１に誤動作が発生するのを防止するため
に、電源線３２あるいはこの電源線に接続された電源線
と、他の電圧のゆらぎが小さいパッドあるいは配線との
間に容量を接続した点に特徴がある。より具体的には、
入力バッファ回路２１の接地端子４１と接地パッド３５
とを接続しレベルが電圧ＶssI である接地線５１と、電
源線３２あるいはこの電源線に接続された電源線との間
に、容量Ｃ１を接続している。他の図８に示された装置
と同一の要素には、同一の番号を付して説明を省略す
る。
【００２８】図１２に示された従来の装置では、上述の
ように電源線３２と接地電圧パッド３５との間に容量Ｃ
０を接続している。このため、電源電圧ＶDDI に対する
容量は増加し電圧ＶDDI のゆらぎは抑制される。しか
し、容量Ｃ０の接続相手の接地電圧パッド３５の電圧
が、消費電力の大きい内部回路２２の電源変動の影響を
受けて変動するため、容量Ｃ０を介してこの変動が電源
線３２まで伝わり、入力バッファ回路２１の誤動作を招
いていた。
ように電源線３２と接地電圧パッド３５との間に容量Ｃ
０を接続している。このため、電源電圧ＶDDI に対する
容量は増加し電圧ＶDDI のゆらぎは抑制される。しか
し、容量Ｃ０の接続相手の接地電圧パッド３５の電圧
が、消費電力の大きい内部回路２２の電源変動の影響を
受けて変動するため、容量Ｃ０を介してこの変動が電源
線３２まで伝わり、入力バッファ回路２１の誤動作を招
いていた。
【００２９】これに対し、本実施の形態では電源線３２
あるいはこの電源線に接続された電源線の容量の接続相
手に、入力バッファ回路２１の接地線５１を選択してい
る。接地線５１は、寄生抵抗Ｒを有する配線幅の狭い配
線である。このため、消費電力の大きい内部回路２２で
電源変動が生じて接地電圧パッド３５の接地電圧Ｖssが
変動したとしても、接地線５１の電圧ＶssI はこの変動
が抑制されたレベルとなる。従って、内部回路２２の電
源変動の影響を抑制した状態で、電源線３２の容量を増
加することができ、電源電圧ＶDDI のゆらぎが抑制され
入力バッファ回路２１の誤動作が防止される。
あるいはこの電源線に接続された電源線の容量の接続相
手に、入力バッファ回路２１の接地線５１を選択してい
る。接地線５１は、寄生抵抗Ｒを有する配線幅の狭い配
線である。このため、消費電力の大きい内部回路２２で
電源変動が生じて接地電圧パッド３５の接地電圧Ｖssが
変動したとしても、接地線５１の電圧ＶssI はこの変動
が抑制されたレベルとなる。従って、内部回路２２の電
源変動の影響を抑制した状態で、電源線３２の容量を増
加することができ、電源電圧ＶDDI のゆらぎが抑制され
入力バッファ回路２１の誤動作が防止される。
【００３０】図１３（ａ）のように、電源線３４の電源
電圧ＶDDと接地電圧パッド３５の接地電圧Ｖssとが変動
した場合にも、図１３（ｃ）のように電源線３２あるい
はこの電源線に接続された電源線の電源電圧ＶDDI は変
動が抑制される。図１２の半導体装置において電源電圧
ＶDDI がレベルＬ１だけ変動した場合にも、本実施の形
態では電源電圧ＶDDI はレベルＬ１より小さいレベルＬ
２しか変動しない。このため、回路閾値Ｖthの上昇はＶ
th＋Ｌ１にとどまり、このレベルを越えるハイレベルの
入力信号が入力された場合には論理レベルを反転するこ
となくハイレベルとして認識することができる。
電圧ＶDDと接地電圧パッド３５の接地電圧Ｖssとが変動
した場合にも、図１３（ｃ）のように電源線３２あるい
はこの電源線に接続された電源線の電源電圧ＶDDI は変
動が抑制される。図１２の半導体装置において電源電圧
ＶDDI がレベルＬ１だけ変動した場合にも、本実施の形
態では電源電圧ＶDDI はレベルＬ１より小さいレベルＬ
２しか変動しない。このため、回路閾値Ｖthの上昇はＶ
th＋Ｌ１にとどまり、このレベルを越えるハイレベルの
入力信号が入力された場合には論理レベルを反転するこ
となくハイレベルとして認識することができる。
【００３１】この第１の実施の形態による半導体装置を
半導体チップＳＣ上に配置したときのレイアウトの一例
を図２に示す。内部回路２２の一例として４つの領域に
メモリセルＭＣ１〜ＭＣ４が配置され、その周辺領域に
周辺回路ＰＣ１及びＰＣ２、入力バッファ回路ＩＢ１〜
ＩＢ４が配置されている。メモリセルＭＣ１〜ＭＣ４を
駆動するための電源電圧ＶDDが外部から電源線ＶDDに印
加され、接地パッドＶssが接地されている。周辺回路Ｐ
Ｃ１およびＰＣ２も、この電源線ＶDDを介して電源電圧
ＶDDを供給され、接地パッドＶssを介して接地されてい
る。
半導体チップＳＣ上に配置したときのレイアウトの一例
を図２に示す。内部回路２２の一例として４つの領域に
メモリセルＭＣ１〜ＭＣ４が配置され、その周辺領域に
周辺回路ＰＣ１及びＰＣ２、入力バッファ回路ＩＢ１〜
ＩＢ４が配置されている。メモリセルＭＣ１〜ＭＣ４を
駆動するための電源電圧ＶDDが外部から電源線ＶDDに印
加され、接地パッドＶssが接地されている。周辺回路Ｐ
Ｃ１およびＰＣ２も、この電源線ＶDDを介して電源電圧
ＶDDを供給され、接地パッドＶssを介して接地されてい
る。
【００３２】電源線ＶDDとは異なる電源電圧ＶDDI を印
加される電源線ＶDDI と、接地パッドＶssとは別に設け
られた接地パッドＶssI とが形成されており、入力バッ
ファ回路ＩＢ１〜ＩＢ４はこれらの電源線ＶDDI と接地
パッドＶssI とに接続されている。そして、電源線ＶDD
I に接続された電源線ＰＬと接地パッドＶssI に接続さ
れた接地線ＳＬとの間に、複数の容量Ｃ１が接続されて
いる。
加される電源線ＶDDI と、接地パッドＶssとは別に設け
られた接地パッドＶssI とが形成されており、入力バッ
ファ回路ＩＢ１〜ＩＢ４はこれらの電源線ＶDDI と接地
パッドＶssI とに接続されている。そして、電源線ＶDD
I に接続された電源線ＰＬと接地パッドＶssI に接続さ
れた接地線ＳＬとの間に、複数の容量Ｃ１が接続されて
いる。
【００３３】ここで、接地パッドＶssと接地パッドＶss
I とをそれぞれ接地させることに関し、幾つかの構成が
考えられる。例えば図３に示されたように、共通のリー
ドフレームＬＦにワイヤＢＷ１及びＢＷ２を用いてダブ
ルボンディングを行って接地してもよい。この場合に
は、電圧変動の大きい接地パッドＶssに接地パッドＶss
I がボンディングワイヤＢＷ１及びＢＷ２を介して接続
されることになる。しかし、ワイヤＢＷ１及びＢＷ２は
寄生抵抗が比較的大きく、またボンディング箇所には寄
生容量が存在する。従って、接地パッドＶssの電圧変動
が接地パッドＶssI に伝達されるまでに緩和される。
I とをそれぞれ接地させることに関し、幾つかの構成が
考えられる。例えば図３に示されたように、共通のリー
ドフレームＬＦにワイヤＢＷ１及びＢＷ２を用いてダブ
ルボンディングを行って接地してもよい。この場合に
は、電圧変動の大きい接地パッドＶssに接地パッドＶss
I がボンディングワイヤＢＷ１及びＢＷ２を介して接続
されることになる。しかし、ワイヤＢＷ１及びＢＷ２は
寄生抵抗が比較的大きく、またボンディング箇所には寄
生容量が存在する。従って、接地パッドＶssの電圧変動
が接地パッドＶssI に伝達されるまでに緩和される。
【００３４】図２又は図３に示された構成では、入力バ
ッファ回路ＩＢ１〜ＩＢ４に接続される接地線ＳＬは、
接地パッドＶssとは異なる接地パッドＶssI に接続され
ている。しかし、図４に示されたように接地パッドＶss
I を設けることなく、接地線ＳＬが接地パッドＶssに接
続されていてもよい。接地線ＳＬは例えば、シリコン・
アルミニウム（Ａｌ・Ｓｉ）やシリコン・銅・アルミニ
ウム（Ａｌ・Ｓｉ・Ｃｕ）のように、シート抵抗が比較
的小さい材料を用いて形成されるが、この幅を狭くする
（もしくは長くする）ことで、配線抵抗を大きくし、接
地パッドＶssの電圧変動が入力バッファ回路ＩＢ１〜Ｉ
Ｂ４に伝達されるのを防ぐことができる。
ッファ回路ＩＢ１〜ＩＢ４に接続される接地線ＳＬは、
接地パッドＶssとは異なる接地パッドＶssI に接続され
ている。しかし、図４に示されたように接地パッドＶss
I を設けることなく、接地線ＳＬが接地パッドＶssに接
続されていてもよい。接地線ＳＬは例えば、シリコン・
アルミニウム（Ａｌ・Ｓｉ）やシリコン・銅・アルミニ
ウム（Ａｌ・Ｓｉ・Ｃｕ）のように、シート抵抗が比較
的小さい材料を用いて形成されるが、この幅を狭くする
（もしくは長くする）ことで、配線抵抗を大きくし、接
地パッドＶssの電圧変動が入力バッファ回路ＩＢ１〜Ｉ
Ｂ４に伝達されるのを防ぐことができる。
【００３５】次に、本発明の第２の実施の形態による半
導体装置について、図５を用いて説明する。本実施の形
態は、上記第１の実施の形態における、電源線３２と接
続する容量の接続相手に電源変動の小さいパッド又は配
線を選ぶという特徴の他に、他のパッドや端子にも容量
を接続して特定の電源電圧又は接地電圧に依存せずに容
量分散を行う点に特徴がある。
導体装置について、図５を用いて説明する。本実施の形
態は、上記第１の実施の形態における、電源線３２と接
続する容量の接続相手に電源変動の小さいパッド又は配
線を選ぶという特徴の他に、他のパッドや端子にも容量
を接続して特定の電源電圧又は接地電圧に依存せずに容
量分散を行う点に特徴がある。
【００３６】具体的には、電源線３２と接地線５１との
間に容量Ｃ１を接続した他に、電源線３２と基板バイア
ス生成回路３３の基板バイアス電圧線７１との間に容量
Ｃ２を接続し、さらに電源線３２と電源線３４との間に
容量Ｃ３を接続している。このように、接地線５１のみ
ならず、基板バイアス電圧線７１、電源線３４に対して
も、電源線３２との間に容量を接続することで、接地電
圧Ｖssのみに依存せずに電源電圧ＶBB及び電源電圧ＶDD
に対しても容量が分散されて、より電源電圧ＶDDI のゆ
らぎを抑制することができる。このような接続とするこ
とで、寄生抵抗Ｒを介してもゆれが０とならない場合
に、他のゆれの少ない箇所と容量を介して接続し、さら
にゆれを少なくするとともに、他の位相を持ってゆれが
発生している箇所とも容量を介して接続して、電源電圧
ＶDDI のゆれを打ち消すことになる。
間に容量Ｃ１を接続した他に、電源線３２と基板バイア
ス生成回路３３の基板バイアス電圧線７１との間に容量
Ｃ２を接続し、さらに電源線３２と電源線３４との間に
容量Ｃ３を接続している。このように、接地線５１のみ
ならず、基板バイアス電圧線７１、電源線３４に対して
も、電源線３２との間に容量を接続することで、接地電
圧Ｖssのみに依存せずに電源電圧ＶBB及び電源電圧ＶDD
に対しても容量が分散されて、より電源電圧ＶDDI のゆ
らぎを抑制することができる。このような接続とするこ
とで、寄生抵抗Ｒを介してもゆれが０とならない場合
に、他のゆれの少ない箇所と容量を介して接続し、さら
にゆれを少なくするとともに、他の位相を持ってゆれが
発生している箇所とも容量を介して接続して、電源電圧
ＶDDI のゆれを打ち消すことになる。
【００３７】ここで、出力バッファ回路２３が接続され
た電源線３６と接地パッド３７とに対しては、電源線３
２との間に容量が接続されていない。出力バッファ回路
２３は駆動する負荷が大きいため電源変動が大きく、容
量を接続すると変動が電源線３２まで伝わってくる。こ
のため、電源変動が特に大きい出力バッファ回路のよう
な回路に接続されたパッドあるいは配線は、接続相手に
選ばない方が望ましい。
た電源線３６と接地パッド３７とに対しては、電源線３
２との間に容量が接続されていない。出力バッファ回路
２３は駆動する負荷が大きいため電源変動が大きく、容
量を接続すると変動が電源線３２まで伝わってくる。こ
のため、電源変動が特に大きい出力バッファ回路のよう
な回路に接続されたパッドあるいは配線は、接続相手に
選ばない方が望ましい。
【００３８】本発明の第３の実施の形態による半導体装
置は、図６に示されるような構成を備えている。本実施
の形態は、２種類の基板バイアス電圧ＶBB1 及びＶBB2
を発生する基板バイアス生成回路３３ａ及び３３ｂを有
し、基板バイアス電圧線７１ａ及び７１ｂを介して半導
体基板に基板バイアス電圧ＶBB1 及びＶBB2 を供給する
半導体装置に対して適用される。例えば、半導体基板の
表面部分に形成されたＮ型ウエルに基板バイアス電圧Ｖ
BB1 が印加され、Ｐ型ウエルに基板バイアス電圧ＶBB2
が印加される。上記第２の実施の形態と同様に、電源線
３２と接地線５１との間に容量Ｃ１が接続され、電源線
３２と電源線３４との間に容量Ｃ３が接続された他に、
二つの基板バイアス電圧線７１ａ及び７１ｂに対しても
容量Ｃ２ａ及びＣ２ｂが接続されている。このように、
４つのパッド又は線を接続相手に選ぶことで、より多く
容量を分散し電源電圧ＶDDI のゆらぎを抑制することが
できる。
置は、図６に示されるような構成を備えている。本実施
の形態は、２種類の基板バイアス電圧ＶBB1 及びＶBB2
を発生する基板バイアス生成回路３３ａ及び３３ｂを有
し、基板バイアス電圧線７１ａ及び７１ｂを介して半導
体基板に基板バイアス電圧ＶBB1 及びＶBB2 を供給する
半導体装置に対して適用される。例えば、半導体基板の
表面部分に形成されたＮ型ウエルに基板バイアス電圧Ｖ
BB1 が印加され、Ｐ型ウエルに基板バイアス電圧ＶBB2
が印加される。上記第２の実施の形態と同様に、電源線
３２と接地線５１との間に容量Ｃ１が接続され、電源線
３２と電源線３４との間に容量Ｃ３が接続された他に、
二つの基板バイアス電圧線７１ａ及び７１ｂに対しても
容量Ｃ２ａ及びＣ２ｂが接続されている。このように、
４つのパッド又は線を接続相手に選ぶことで、より多く
容量を分散し電源電圧ＶDDI のゆらぎを抑制することが
できる。
【００３９】本発明の第４の実施の形態による半導体装
置について、図７を用いて説明する。この装置は、入力
初段に設けられた入力バッファ回路２１と内部回路２２
との間に、例えばプリデコーダのような周辺回路２４を
有している。周辺回路２４は電源電圧ＶDDを供給され、
入力バッファ回路２１から出力された入力信号を受けと
って一定の処理を行った後、内部回路２２に出力する。
置について、図７を用いて説明する。この装置は、入力
初段に設けられた入力バッファ回路２１と内部回路２２
との間に、例えばプリデコーダのような周辺回路２４を
有している。周辺回路２４は電源電圧ＶDDを供給され、
入力バッファ回路２１から出力された入力信号を受けと
って一定の処理を行った後、内部回路２２に出力する。
【００４０】上記第１の実施の形態では、電源線３２に
容量を接続する電源変動の小さい相手として、入力バッ
ファ回路２１の接地線５１を選んでいる。本実施の形態
では、入力バッファ回路２１の接地端子４１と同様に周
辺回路２４の接地端子４４が接続された接地線５１と電
源線３２との間に、容量Ｃ１を接続している。この場合
も、第１の実施の形態と同様に接地線５１には寄生抵抗
Ｒが存在する。従って、内部回路２２の電源変動の影響
は接地線５１には直接伝わらずに緩和され、容量Ｃ１を
介して接続された電源線３２の電圧ＶDDI の変動が抑制
される。
容量を接続する電源変動の小さい相手として、入力バッ
ファ回路２１の接地線５１を選んでいる。本実施の形態
では、入力バッファ回路２１の接地端子４１と同様に周
辺回路２４の接地端子４４が接続された接地線５１と電
源線３２との間に、容量Ｃ１を接続している。この場合
も、第１の実施の形態と同様に接地線５１には寄生抵抗
Ｒが存在する。従って、内部回路２２の電源変動の影響
は接地線５１には直接伝わらずに緩和され、容量Ｃ１を
介して接続された電源線３２の電圧ＶDDI の変動が抑制
される。
【００４１】上記第１〜第４の実施の形態における容量
は、例えば図８又は図９に示されたような接合容量を用
いてもよい。図８に示された接合容量は、ｎ型半導体基
板１００の表面に形成したｐ型ウエル１０２内における
ｐ+ 型不純物領域１０９に容量の一方の端子１１２を接
続し、ｐ型ウエル１０２内に形成したｎ+ 型不純物領域
１０１に他方の端子１０１を接続している。図９に示さ
れた接合容量は、図８の接合容量と導電型を入れ替えた
ものであり、ｎ型半導体基板１００の表面に形成したｎ
型ウエル１０４内のｎ+ 型不純物領域１１０に容量の一
方の端子１２２を接続し、ｎ型ウエル１０４内の形成し
たｐ+ 型不純物領域１０３に他方の端子１２１を接続し
ている。
は、例えば図８又は図９に示されたような接合容量を用
いてもよい。図８に示された接合容量は、ｎ型半導体基
板１００の表面に形成したｐ型ウエル１０２内における
ｐ+ 型不純物領域１０９に容量の一方の端子１１２を接
続し、ｐ型ウエル１０２内に形成したｎ+ 型不純物領域
１０１に他方の端子１０１を接続している。図９に示さ
れた接合容量は、図８の接合容量と導電型を入れ替えた
ものであり、ｎ型半導体基板１００の表面に形成したｎ
型ウエル１０４内のｎ+ 型不純物領域１１０に容量の一
方の端子１２２を接続し、ｎ型ウエル１０４内の形成し
たｐ+ 型不純物領域１０３に他方の端子１２１を接続し
ている。
【００４２】あるいは、図１０に示されたような電極容
量を用いてもよい。ｎ型半導体基板１００の表面にｐ型
ウエル１０６を形成し、このｐ型ウエル１０６内にｎ+
型不純物領域１０５を形成する。ｎ+ 型不純物領域１０
５の上面には、絶縁膜１０７を介して電極１０８を形成
する。ｎ+ 型不純物領域１０５に端子１３２を接続し、
電極１０８には端子１３１を接続する。このようにし
て、端子１３１に接続された電極１０８と、端子１３２
に接続されたｎ+ 型不純物領域１０５との間に電極容量
を形成してもよい。
量を用いてもよい。ｎ型半導体基板１００の表面にｐ型
ウエル１０６を形成し、このｐ型ウエル１０６内にｎ+
型不純物領域１０５を形成する。ｎ+ 型不純物領域１０
５の上面には、絶縁膜１０７を介して電極１０８を形成
する。ｎ+ 型不純物領域１０５に端子１３２を接続し、
電極１０８には端子１３１を接続する。このようにし
て、端子１３１に接続された電極１０８と、端子１３２
に接続されたｎ+ 型不純物領域１０５との間に電極容量
を形成してもよい。
【００４３】上述した実施の形態はいずれも一例であっ
て、本発明を限定するものではない。例えば、上記実施
の形態はいずれも入力バッファ回路、内部回路及び出力
バッファ回路を備える装置に対して適用している。しか
し、少なくとも入力信号を与えられる入力回路と入力回
路の出力を与えられる内部回路とを含み、この二つの回
路が異なる電源電圧を供給される装置であればよく、他
の回路を含むものに対しても本発明の適用が可能であ
る。
て、本発明を限定するものではない。例えば、上記実施
の形態はいずれも入力バッファ回路、内部回路及び出力
バッファ回路を備える装置に対して適用している。しか
し、少なくとも入力信号を与えられる入力回路と入力回
路の出力を与えられる内部回路とを含み、この二つの回
路が異なる電源電圧を供給される装置であればよく、他
の回路を含むものに対しても本発明の適用が可能であ
る。
【００４４】
【発明の効果】以上説明したように、本発明は複数の電
源電圧を供給される装置において、入力回路に接続され
た電源線と、他の電源変動の小さいパッド又は配線との
間に容量を接続しているので、容量が増加し電源のゆら
ぎが緩和されるのみならず、容量を接続した相手の変動
を受けて誤動作が生じるのが防止されるので、信頼性を
向上させることができる。
源電圧を供給される装置において、入力回路に接続され
た電源線と、他の電源変動の小さいパッド又は配線との
間に容量を接続しているので、容量が増加し電源のゆら
ぎが緩和されるのみならず、容量を接続した相手の変動
を受けて誤動作が生じるのが防止されるので、信頼性を
向上させることができる。
【図１】本発明の第１の実施の形態による半導体装置の
構成を示した回路図。
構成を示した回路図。
【図２】同半導体装置の半導体チップ上のレイアウトの
一例を示した配置図。
一例を示した配置図。
【図３】同半導体装置における接地パッドを接地する構
成の一例を示した説明図。
成の一例を示した説明図。
【図４】同半導体装置における接地パッドを接地する構
成の他の例を示した説明図。
成の他の例を示した説明図。
【図５】本発明の第２の実施の形態による半導体装置の
構成を示した回路図。
構成を示した回路図。
【図６】本発明の第３の実施の形態による半導体装置の
構成を示した回路図。
構成を示した回路図。
【図７】本発明の第４の実施の形態による半導体装置の
構成を示した回路図。
構成を示した回路図。
【図８】上記第１〜第４の実施の形態における容量とし
て用いることが可能な接合容量の構造を示した縦断面
図。
て用いることが可能な接合容量の構造を示した縦断面
図。
【図９】上記第１〜第４の実施の形態における容量とし
て用いることが可能な接合容量の他の構造を示した縦断
面図。
て用いることが可能な接合容量の他の構造を示した縦断
面図。
【図１０】上記第１〜第４の実施の形態における容量と
して用いることが可能な電極容量の構造を示した縦断面
図。
して用いることが可能な電極容量の構造を示した縦断面
図。
【図１１】従来の半導体装置の構成を示した回路図。
【図１２】従来の他の半導体装置の構成を示した回路
図。
図。
【図１３】従来の半導体装置及び本発明の第１の実施の
形態における半導体装置の電源変動を示した説明図。
形態における半導体装置の電源変動を示した説明図。
１０ 半導体装置 ２１ 入力バッファ回路 ２２ 内部回路 ２３ 出力バッファ回路 ２４ 周辺回路 ３１ 入力パッド ３２、３４、３３ａ、３３ｂ、３６ 電源線 ３３、３３ａ、３３ｂ 基板バイアス生成回路 ３５、３７ 接地パッド ３８ 出力パッド ４１、４２ 接地端子 ５１〜５３ 接地線 ７１、７１ａ、７１ｂ 基板バイアス電圧線 １００ ｎ型半導体基板 １０１、１０５、１１０ ｎ+ 型不純物領域 １０２、１０６ ｐ型ウエル １１１、１１２、１２１、１２２、１３１、１３２ 端
子 １０３、１０９ ｐ+ 型不純物領域 １０４ ｎ型ウエル １０７ 絶縁膜 １０８ 電極 ＶDDI 、ＶDD 電源電圧 ＶBB、ＶBB1、ＶBB2 基板バイアス電圧 Ｖss、ＶSSQ 接地電圧 Ｒ 寄生抵抗 Ｃ１〜Ｃ４、Ｃ２ａ、Ｃ２ｂ 容量
子 １０３、１０９ ｐ+ 型不純物領域 １０４ ｎ型ウエル １０７ 絶縁膜 １０８ 電極 ＶDDI 、ＶDD 電源電圧 ＶBB、ＶBB1、ＶBB2 基板バイアス電圧 Ｖss、ＶSSQ 接地電圧 Ｒ 寄生抵抗 Ｃ１〜Ｃ４、Ｃ２ａ、Ｃ２ｂ 容量
Claims (12)
- 【請求項１】第１の電源線を介して第１の電源電圧を供
給され、外部から入力信号を入力されて内部信号を出力
する入力回路と、 第２の電源線を介して第２の電源電圧を供給され、第１
の接地線により接地されており、前記内部信号を入力さ
れて所定の処理を行う内部回路と、 前記第１の接地線よりも電源変動の少ない第２の接地線
と、前記第１の電源線との間に両端が接続された容量
と、 を備えることを特徴とする半導体装置。 - 【請求項２】前記第２の接地線は、前記内部回路よりも
充放電電流が小さい回路を接地するものであることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】前記第２の接地線は、前記第１の接地線よ
りも寄生抵抗が大きいことを特徴とする請求項１又は２
記載の半導体装置。 - 【請求項４】第１の電源線を介して第１の電源電圧を供
給され、第１の接地線により接地され、外部から入力信
号を入力されて内部信号を出力する入力回路と、 第２の電源線を介して第２の電源電圧を供給され、第２
の接地線により接地され、前記内部信号を入力されて所
定の処理を行い、前記入力回路よりも充放電電流が大き
い内部回路と、 前記第１の電源線と前記第１の接地線との間に両端が接
続された容量と、 を備えることを特徴とする半導体装置。 - 【請求項５】前記第１の接地線は、前記第２の接地線よ
りも寄生抵抗が大きいことを特徴とする請求項４記載の
半導体装置。 - 【請求項６】第１の電源線を介して第１の電源電圧を供
給され、第１の接地線により接地され、外部から入力信
号を入力されて内部信号を出力する入力回路と、 第２の電源線を介して第２の電源電圧を供給され、第２
の接地線により接地され、前記内部信号を入力されて所
定の処理を行い、前記入力回路よりも充放電電流が大き
い内部回路と、 基板バイアス電圧を生成し、前記入力回路と前記内部回
路の少なくともいずれか一方が形成された半導体基板に
接続される基板バイアス電圧線を介して前記基板バイア
ス電圧を前記半導体基板に供給する基板バイアス生成回
路と、 前記第１の電源線と前記第１の接地線との間に両端が接
続された第１の容量と、 前記第１の電源線と前記第２の電源線との間に両端が接
続された第２の容量と、 前記第１の電源線と前記基板バイアス電圧線との間に両
端が接続された第３の容量と、 を備えることを特徴とする半導体装置。 - 【請求項７】前記第１、第２及び第３の容量は容量値が
等しく設定されていることを特徴とする請求項６記載の
半導体装置。 - 【請求項８】第１の電源線を介して第１の電源電圧を供
給され、第１の接地線により接地され、外部から入力信
号を入力されて内部信号を出力する入力回路と、 第２の電源線を介して第２の電源電圧を供給され、第２
の接地線により接地され、前記内部信号を入力されて所
定の処理を行い、前記入力回路よりも充放電電流が大き
い内部回路と、 第１の基板バイアス電圧を生成し、前記入力回路と前記
内部回路の少なくともいずれか一方が形成された第１導
電型の第１のウエルに接続される第１の基板バイアス電
圧線を介して前記第１の基板バイアス電圧を前記第１の
ウエルに印加する第１の基板バイアス生成回路と、 第２の基板バイアス電圧を生成し、前記入力回路と前記
内部回路の少なくともいずれか一方が形成された第２導
電型の第２のウエルに接続される第２の基板バイアス電
圧線を介して前記第２の基板バイアス電圧を前記第２の
ウエルに印加する第２の基板バイアス生成回路と、 前記第１の電源線と前記第１の接地線との間に両端が接
続された第１の容量と、 前記第１の電源線と前記第２の電源線との間に両端が接
続された第２の容量と、 前記第１の電源線と前記第１の基板バイアス電圧線との
間に両端が接続された第３の容量と、 前記第１の電源線と前記第２の基板バイアス電圧線との
間に両端が接続された第４の容量と、 を備えることを特徴とする半導体装置。 - 【請求項９】前記第１、第２、第３及び第４の容量の容
量値は等しく設定されていることを特徴とする請求項８
記載の半導体装置。 - 【請求項１０】前記第１の電源線は第１の電源線に接続
され、前記第２の電源線は第２の電源線に接続され、前
記第１の接地線および第２の接地線は接地パッドに接続
されることを特徴とする請求項１乃至９のいずれかに記
載された半導体装置。 - 【請求項１１】前記第１の電源線は第１の電源線に接続
され、前記第２の電源線は第２の電源線に接続され、前
記第１の接地線は第１の接地パッドに接続され、前記第
２の接地線は第２の接地パッドに接続され、前記第１の
接地パッドと前記第２の接地パッドは前記第１の接地線
より寄生抵抗の大きい配線によって接続されることを特
徴とする請求項１乃至１０のいずれかに記載された半導
体装置。 - 【請求項１２】前記容量は、半導体基板の表面部分に形
成されたＮ型不純物領域とＰ型不純物領域とを含む接合
容量、又は半導体基板の表面部分に形成されたＮ型又は
Ｐ型不純物領域と前記不純物領域の表面上に絶縁膜を介
して形成された電極とを含む電極容量のいずれかである
ことを特徴とする請求項１乃至１１のいずれかに記載さ
れた半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02206498A JP3730003B2 (ja) | 1997-02-18 | 1998-02-03 | 半導体装置 |
| US09/025,662 US6060946A (en) | 1997-02-18 | 1998-02-18 | Semiconductor device having improved immunity to power supply voltage fluctuations |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3397197 | 1997-02-18 | ||
| JP9-33971 | 1997-02-18 | ||
| JP02206498A JP3730003B2 (ja) | 1997-02-18 | 1998-02-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294429A true JPH10294429A (ja) | 1998-11-04 |
| JP3730003B2 JP3730003B2 (ja) | 2005-12-21 |
Family
ID=26359221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02206498A Expired - Fee Related JP3730003B2 (ja) | 1997-02-18 | 1998-02-03 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6060946A (ja) |
| JP (1) | JP3730003B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100907009B1 (ko) * | 2007-11-12 | 2009-07-08 | 주식회사 하이닉스반도체 | 반도체 집적 회로 |
| US8502590B2 (en) | 2009-12-14 | 2013-08-06 | The Boeing Company | System and method of controlling devices operating within different voltage ranges |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481178A (en) * | 1993-03-23 | 1996-01-02 | Linear Technology Corporation | Control circuit and method for maintaining high efficiency over broad current ranges in a switching regulator circuit |
| US5399920A (en) * | 1993-11-09 | 1995-03-21 | Texas Instruments Incorporated | CMOS driver which uses a higher voltage to compensate for threshold loss of the pull-up NFET |
| JP3625851B2 (ja) * | 1993-12-28 | 2005-03-02 | 沖電気工業株式会社 | レベルシフタ回路 |
| US5736869A (en) * | 1996-05-16 | 1998-04-07 | Lsi Logic Corporation | Output driver with level shifting and voltage protection |
-
1998
- 1998-02-03 JP JP02206498A patent/JP3730003B2/ja not_active Expired - Fee Related
- 1998-02-18 US US09/025,662 patent/US6060946A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452269B1 (en) | 1999-11-18 | 2002-09-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having power supply pin |
Also Published As
| Publication number | Publication date |
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| JP3730003B2 (ja) | 2005-12-21 |
| US6060946A (en) | 2000-05-09 |
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