JPH09284062A

JPH09284062A - 高周波電力増幅器

Info

Publication number: JPH09284062A
Application number: JP8120837A
Authority: JP
Inventors: Masayuki Kimijima; 正幸君島
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1996-04-19
Filing date: 1996-04-19
Publication date: 1997-10-31
Anticipated expiration: 2016-04-19
Also published as: JP3852866B2

Abstract

(57)【要約】【課題】出力電力、電力付加効率および歪み特性の向
上と、各増幅段の動作電流安定化を両立させる。【解決手段】初段の増幅段のＦＥＴ１のドレイン電流
の直流成分（動作電流）を検出してゲート制御電圧を出
力するバイアス電流安定化回路６の出力電圧を、終段の
増幅段のＦＥＴ２のゲートにも供給する。ＦＥＴ２はＦ
ＥＴ１のゲート幅より大きいゲート幅とし、且つＦＥＴ
１とＦＥＴ２はピンチオフ電圧特性が揃ったものとす
る。さらに、ＦＥＴのドレインを直流的に直接ドレイン
供給端子１１に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＥＴの動作電流
のバラツキを抑えるためのバイアス電流安定化回路を有
する多段構成の高周波電力増幅器に係り、特に終段の増
幅段におけるドイレン電圧降下を防止して、出力電力、
電力付加効率および歪み特性を向上させた高周波電力増
幅器に関するものである。

【０００２】

【従来の技術】図４は従来から知られているバイアス電
流安定化回路を具備した２段構成の高周波電力増幅器の
回路構成を示すブロック図である。１はゲート幅をＷ１
とする初段の増幅段のソース接地ＦＥＴであって、その
ゲートは入力整合回路１８および直流阻止用キャパシタ
１５を介して入力信号端子１４に接続されている。ま
た、５１はゲート幅をＷ５１（Ｗ５１＞Ｗ１）とする終
段の増幅段のソース接地ＦＥＴであって、そのゲートは
直流阻止用キャパシタ１６および段間整合回路１９を介
して前記ＦＥＴ１のドレインに接続され、ドレインは出
力整合回路２０および直流阻止用キャパシタ１７を介し
て出力信号端子２１に接続されている。

【０００３】ＦＥＴ１にドレイン電圧（Ｖｄ１）を供給
するドレイン電圧供給端子５０は、抵抗５（Ｒ１）、バ
イアス電流安定化回路６の基準電圧源（Ｖｒ１）の端子
７および高周波阻止用のチョークコイル４を介して、Ｆ
ＥＴ１のドレインに接続されている。また、ＦＥＴ５１
にドレイン電圧（Ｖｄ２）を供給するドレイン電圧供給
端子５２は、抵抗５３（Ｒ２）、バイアス電流安定化回
路５４の基準電圧源（Ｖｒ２）端子５５および高周波阻
止用のチョークコイル１０を介して、ＦＥＴ５１のドレ
インに接続されている。

【０００４】バイアス電流安定化回路６のゲート制御電
圧端子８は、ゲートバイアス端子１２および高周波阻止
用のチョークコイル３を介してＦＥＴ１のゲートに、バ
イアス電流安定化回路５４のゲート電圧制御端子５６
は、ゲートバイアス端子１３および高周波阻止用のチョ
ークコイル９を介してＦＥＴ５１のゲートに、それぞれ
接続されている。

【０００５】この図４に示す高周波電力増幅器では、Ｆ
ＥＴ１、５１について、それぞれバイアス電流安定化回
路６、５４により、動作電流（ドレイン電流の直流成
分）のバラツキがないよう、その安定化・一定化が個別
的に図られている。まず、ＦＥＴ１のドレイン電流の直
流成分Ｉｄ１がＩｄ１＝（Ｖｄ１−Ｖｒ１）／Ｒ１に
なるように、また、ＦＥＴ５１のドレイン電流の直流成
分Ｉｄ５１がＩｄ５１＝（Ｖｄ２−Ｖｒ２）／Ｒ２にな
るように、それぞれゲート電圧Ｖｇ１、Ｖｇ２が制御さ
れる。

【０００６】すなわち、抵抗５、５３がＦＥＴ１、５１
の動作電流を検出して電圧Ｖｒ１、Ｖｒ２に変換し、こ
の電圧Ｖｒ１、Ｖｒ２をバイアス電流安定化回路６、５
４に入力することにより、電圧Ｖｒ１、ＶＲ２に応じた
ゲート制御電圧を端子８、５６から出力して、電圧Ｖｒ
１、Ｖｒ２が所定の値となるようにＦＥＴ１、５１のゲ
ートバイアス電圧Ｖｇ１、Ｖｇ２を決定して、それらＦ
ＥＴ１、５１の動作電流のバラツキが抑えられている。
このとき、入力端子１４から入力する高周波信号はチョ
ークコイル３、４、９、１０により阻止されて、バイア
ス電流安定化回路６、５４の動作に影響を与えることは
ない。

【０００７】

【発明が解決しようとする課題】ところで、高周波電力
増幅器では、出力電力、電力付加効率［（高周波出力電
力−高周波入力電力）／直流入力電力］および歪み特性
が重要であり、終段のＦＥＴによりこれらの重要特性が
ほぼ決定されるが、上記の電力増幅器では終段のＦＥＴ
５１にもバイアス電流安定化回路５４が付加されてお
り、ドレイン電圧供給端子５２と基準電圧源端子５５と
の間の電圧（Ｖｄ２−Ｖｒ２）分だけ、ＦＥＴ５１のド
レイン電圧が低下してしまうため、ＦＥＴ５１の出力電
力、電力付加効率および歪み特性が劣化する。すわな
ち、動作電流を一定にするためのバイアス電流安定化回
路５４を終段のＦＥＴにも設けているため、その終段の
ＦＥＴのドレイン電圧が低下し、電力増幅器の出力電
力、電力付加効率および歪特性が劣化するという問題が
あった。

【０００８】本発明の目的は、上記問題を解決し、バイ
アス電流の安定化を行なうと共に、出力電力、電力付加
効率および歪み特性も向上させた高周波電力増幅器を提
供することである。

【０００９】

【課題を解決するための手段】第１の発明は、ＦＥＴの
動作電流を検出して該動作電流が所定値となるようなゲ
ート制御電圧を発生するバイアス電流安定化回路が設け
られ、該バイアス電流安定化回路の前記ゲート制御電圧
が前記ＦＥＴのゲートに印加された第１の増幅段と、該
第１の増幅段の出力信号を増幅して出力する終段の増幅
段とを具備し、前記終段の増幅段のＦＥＴのゲート幅
を、前記第１の増幅段のＦＥＴのゲート幅のＮ倍（Ｎ＞
１）とすると共に、両ＦＥＴのピンチオフ電圧特性を揃
え、且つ前記終段の増幅段のＦＥＴのドレインをドレイ
ン電圧供給端子に直流的に直接接続すると共に、前記終
段の増幅段のＦＥＴのゲートに前記バイアス電流安定化
回路から出力する前記ゲート制御電圧を印加したことを
特徴とする高周波電力増幅器として構成した。

【００１０】第２の発明は、第１の発明において、前記
第１の増幅段の前段、又は前記第１の増幅段と前記終段
の増幅段との間に１又は複数の増幅段を介挿し、該１又
は複数の増幅段のＦＥＴと前記第１の増幅段のＦＥＴの
ピンチオフ電圧特性を揃え、前記１又は複数の増幅段の
ＦＥＴのドレインをドレイン電圧供給端子に直流的に直
接接続し、前記１又は複数の増幅段のＦＥＴのゲートに
前記バイアス電流安定化回路から出力する前記ゲート制
御電圧を印加したことを特徴とする高周波電力増幅器と
して構成した。

【００１１】第３の発明は、第１又は第２の発明におい
て、前記バイアス電流発生回路を、積分回路で構成した
ことを特徴とする高周波電力増幅器として構成した。

【００１２】

【発明の実施の形態】

［第１の実施の形態］図１は本発明の第１の実施の形態
の高周波電力増幅器の回路構成を示すブロック図であ
る。前述した図４に示したものと同一のものには同一の
符号を附して、その詳しい説明は省略する。２は終段の
増幅段を構成するＦＥＴであって、そのゲート幅Ｗ２は
初段の増幅段のＦＥＴ１のゲート幅Ｗ１に対してＷ２＝
Ｗ１・Ｎ（Ｎ＞１）に設定され、さらに両ＦＥＴ１、２
には、そのピンチオフ電圧特性が同じものが選定されて
いる。すなわち、両ＦＥＴ１、２は、ソース・ドレイン
間電圧を一定としてゲート電圧を変化させたとき、ドレ
イン電流が０になる点のゲート電圧が同一である。

【００１３】１１はＦＥＴ１、２にドレイン電圧（Ｖｄ
ｄ）を供給するためのドレイン電圧供給端子であって、
この端子１１はＦＥＴ１のドレインに対しては、抵抗５
（Ｒ１）、バイアス電流安定化回路６の基準電圧源（Ｖ
ｒ１）の端子７およびチョークコイル４を介して接続さ
れ、ＦＥＴ２のドレインに対しては、チョークコイル１
０のみを介して直接接続されている。すなわち、ドレイ
ン電圧供給端子１１はＦＥＴ２のドレインに対して直流
的に直接接続されている。

【００１４】バイアス電流安定化回路６は、ＰＮＰ形の
バイポーラトランジスタ２２を具備し、そのベースに
は、抵抗２３（Ｒ３）と抵抗２４（Ｒ４）でドレイン電
圧供給端子１１の電圧（Ｖｄｄ）を分圧した電圧が印加
され、エミッタは基準電圧源端子７に接続され、コレク
タは抵抗２５を介して電圧が−Ｖｃｃのバイアス電源端
子２６に接続されている。そして、このコレクタがゲー
ト制御電圧端子８に接続されている。

【００１５】このバイアス電流安定化回路６において、
ＰＮＰ形トランジスタ２２のベース電圧Ｖｂは、Ｖｂ＝Ｖｄｄ・Ｒ４／（Ｒ３＋Ｒ４）で与えられ、よってこのトランジスタ２２のベース・エ
ミッタ間電圧をＶｂｅとすると、基準電圧源端子７の基
準電圧Ｖｒ１は、Ｖｒ１＝Ｖｂ＋Ｖｂｅ＝Ｖｄｄ・Ｒ４／（Ｒ３＋Ｒ４）＋Ｖｂｅとなる。

【００１６】ＦＥＴ１のドレイン電流の直流成分Ｉｄｄ
１は抵抗Ｒ５を流れる電流の直流成分に等しく、図１の
回路ではバイアス電流安定化回路６は、Ｉｄｄ１＝［Ｖｄｄ−（Ｖｄｄ・Ｒ４／（Ｒ３＋Ｒ４）
＋Ｖｂｅ）］／Ｒ１なる直流成分のドレイン電流（動作電流）が流れるよう
に、ＦＥＴ１のゲート電圧制御Ｖｇｇが制御される。

【００１７】このゲート制御電圧Ｖｇｇは、ＦＥＴ２の
ゲート電圧としてもバイアス端子１３に供給されてお
り、前記したように、ＦＥＴ１とＦＥＴ２はそのピンチ
オフ電圧が揃えられているので、同じゲート制御電圧Ｖ
ｇｇが印加されるＦＥＴ１、ＦＥＴ２には、そのゲート
制御電圧Ｖｇｇに応じてゲート幅に比例したドレイン電
流が流れるようになる。しかも、終段のＦＥＴ２は、ド
レイン電圧供給端子１１の電圧Ｖｄｄがドレインに直接
給電される。

【００１８】したがって、バイアス電流安定化回路６を
初段のＦＥＴ１のみに用いて、そこで得られたゲート制
御電圧Ｖｇｇを終段のＦＥＴ２のゲートにも印加するこ
とにより、その終段のＦＥＴ２の動作電流も初段のＦＥ
Ｔ１と同様に制御して安定化させることができ、また終
段のＦＥＴ２のドレイン電圧が降下することもないの
で、出力電力、電力付加効率および歪み特性が劣化する
こともない。

【００１９】［第２の実施の形態］図２は本発明の第２
の実施の形態の高周波電力増幅器の回路構成を示すブロ
ック図である。ここでは、バイアス電流安定化回路６と
して、オペアンプ２７を使用した積分回路を用いた。図
１に示したものと同一のものには同一の符号を附してい
る。オペアンプ２７の反転入力端子を抵抗２９を介して
基準電圧源端子７に接続し、非反転入力端子に抵抗３０
を介して基準電圧Ｖｒｅｆを印加することより、ＦＥＴ
１、２のゲートバイアス電圧がＦＥＴ１のドレイン電流
の直流成分に応じて制御され、その動作電流が所定値に
制御される。２８、３１はキャパシタである。

【００２０】この実施の形態では、バイアス電流安定化
回路６が積分回路で構成されているので、入力電圧（Ｖ
ｒ１）の変化に対する感度が低くなり、ドレイン電流の
急激な変化、高速な変化を無視したより安定な制御が行
なわれるようになる。

【００２１】［第３の実施の形態］図３は本発明の第３
の実施の形態の高周波電力増幅器の回路構成を示すブロ
ック図である。ここでは、ＦＥＴ１により構成した初段
の増幅段とＦＥＴ２により構成した終段の増幅段との間
に、ＦＥＴ３３により構成した増幅段を介挿して３段構
成とし、その各々のＦＥＴ１、３３、２にピンチオフ電
圧特性の揃ったものを使用し、且つ、ＦＥＴ１のゲート
幅Ｗ１、ＦＥＴ３３のゲート幅Ｗ３３、ＦＥＴ２のゲー
ト幅Ｗ２をＷ１＜Ｗ３３＜Ｗ２の関係に設定した。ま
た、初段のＦＥＴ１にのみバイアス電流安定化回路６を
設けて、そのバイアス電流安定化回路６から出力するゲ
ート制御電圧Ｖｇｇを、初段ＦＥＴ１、中段ＦＥＴ２、
終段ＦＥＴ３３のゲートに各々供給するようにした。３
２は段間整合回路、３４、３５は直流阻止用キャパシ
タ、３６、３７は高周波阻止用チョークコイル、３８は
ＦＥＴ３３のゲートバイアス端子である。

【００２２】この第３の実施の形態においても、中段の
ＦＥＴ３３、終段のＦＥＴ２のゲート電流が動作電流を
安定して流すように適正に制御され、またそれらのトラ
ンジスタＦＥＴ３３、ＦＥＴ２のドレインにドレイン供
給電圧Ｖｄｄが直接印加されるので、出力電力、電力付
加効率および歪み特性が劣化することはない。

【００２３】［その他の実施の形態］なお、前記した第
３の実施の形態では、増幅段が３段構成であるが、更に
発展させて４段以上の多段電力増幅器を構成することも
できる。また、バイアス電流安定化回路は、かならずし
も初段の増幅段に構成する必要はなく、終段を除く他の
増幅段に構成しても、同様の作用効果を得ることができ
る。

【００２４】

【発明の効果】第１の発明によれば、終段の増幅段のＦ
ＥＴのドレインにドレイン供給電圧が直接供給されるの
で、従来のようにドイレン電圧が低下することはなく、
出力電力、電力付加効率および歪み特性が劣化すること
はない。しかも、前段の増幅段に使用されているＦＥＴ
とピンチオフ電圧特性が揃ったものを終段の増幅段のＦ
ＥＴに使用し、且つ該前段のＦＥＴの動作電流を検出し
て得たバイアス電流安定化回路で得られるゲート制御電
圧で当該終段の増幅段のＦＥＴを制御するので、当該終
段の増幅段の動作電流を安定化させることもできる。

【００２５】第２の発明によれば、３段又は４段以上の
多段構成の高周波電力増幅器を構成しても、１個のバイ
アス電流安定化回路により、終段のみならず他のすべて
の増幅段のＦＥＴのゲートを、そのＦＥＴの動作電流が
安定するように制御することができる。

【００２６】第３の発明によれば、バイアス電流安定化
回路に積分回路を利用しているので、動作電流が急激に
変化してもそれを無視する動作が行なわれ、安定した動
作電流制御が行なわれるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の高周波電力増幅
器の回路構成を示すブロック図である。

【図２】本発明の第２の実施の形態の高周波電力増幅
器の回路構成を示すブロック図である。

【図３】本発明の第３の実施の形態の高周波電力増幅
器の回路構成を示すブロック図である。

【図４】従来の高周波電力増幅器の回路構成を示すブ
ロック図である。

【符号の説明】

１、２：ＦＥＴ、３、４：チョークコイル、５：ドレイ
ン電流検出用の抵抗、６：バイアス電流安定化回路、
７：基準電圧源端子、８：ゲート制御電圧端子、９、１
０：チョークコイル、１１：ドレイン電圧供給端子、１
２、１３：ゲートバイアス端子、１４：入力端子、１５
〜１７：直流阻止用キャパシタ、１８：入力整合回路、
１９：段間整合回路、２０：出力整合回路、２１：出力
端子、２２：ＰＮＰトランジスタ、２３〜２５：抵抗、
２６：バイアス電源端子、２７：オぺアンプ、２８：直
流阻止用キャパシタ、２９、３０：抵抗、３１：直流阻
止用キャパシタ、３２：段間整合回路、３３：ＦＥＴ、
３４、３５：直流阻止用キャパシタ、３６、３７：高周
波阻止用チョークコイル、５０：ドレイン電圧供給端
子、５１：ＦＥＴ、５２：ドレイン電圧供給端子、５
３：抵抗、５４：バイアス電流安定化回路、５５：基準
電圧源端子、５６：ゲート制御電圧端子。

Claims

【特許請求の範囲】

【請求項１】ＦＥＴの動作電流を検出して該動作電流が
所定値となるようなゲート制御電圧を発生するバイアス
電流安定化回路が設けられ、該バイアス電流安定化回路
の前記ゲート制御電圧が前記ＦＥＴのゲートに印加され
た第１の増幅段と、該第１の増幅段の出力信号を増幅し
て出力する終段の増幅段とを具備し、前記終段の増幅段のＦＥＴのゲート幅を、前記第１の増
幅段のＦＥＴのゲート幅のＮ倍（Ｎ＞１）とすると共
に、両ＦＥＴのピンチオフ電圧特性を揃え、且つ前記終段の増幅段のＦＥＴのドレインをドレイン電
圧供給端子に直流的に直接接続すると共に、前記終段の
増幅段のＦＥＴのゲートに前記バイアス電流安定化回路
から出力する前記ゲート制御電圧を印加したことを特徴
とする高周波電力増幅器。
【請求項２】前記第１の増幅段の前段、又は前記第１の
増幅段と前記終段の増幅段との間に１又は複数の増幅段
を介挿し、該１又は複数の増幅段のＦＥＴと前記第１の
増幅段のＦＥＴのピンチオフ電圧特性を揃え、前記１又
は複数の増幅段のＦＥＴのドレインをドレイン電圧供給
端子に直流的に直接接続し、前記１又は複数の増幅段の
ＦＥＴのゲートに前記バイアス電流安定化回路から出力
する前記ゲート制御電圧を印加したことを特徴とする請
求項１に記載の高周波電力増幅器。
【請求項３】前記バイアス電流発生回路を、積分回路で
構成したことを特徴とする請求１乃至３に記載の高周波
電力増幅器。