JPH09181015A

JPH09181015A - 半導体装置の製造方法

Info

Publication number: JPH09181015A
Application number: JP7336923A
Authority: JP
Inventors: Yoshihisa Matsubara; 義久松原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-12-25
Filing date: 1995-12-25
Publication date: 1997-07-11
Anticipated expiration: 2015-12-25
Also published as: JP2738371B2; KR100233222B1; US5877085A

Abstract

(57)【要約】【課題】シリコン基板上の半導体素子の所定領域に自
己整合的に高融点金属のシリサイド層を形成する際に、
高融点金属の酸化膜が残存しないようにして、ゲート電
極と拡散層との間などのリーク電流を低減する。【解決手段】例えば、チタンのシリサイド（Ｃ４９構
造シリサイド層１０９）を形成した後（図(a)）、チタ
ン膜１０７を全面に再び堆積する（図(b)）。そして、
シリサイド化が起こらない温度範囲で熱処理を行い、チ
タン膜１０７の表面や界面に存在するチタン酸化膜１０
８から酸素をチタン膜１０７側に固溶させて酸素含有チ
タン層１１１とし、チタン酸化膜１０８を消滅させる
（図(c)）。その後、酸素含有チタン層１１１をエッチ
ング除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＭＯＳトランジスタの拡散層上やゲ
ート電極上に自己整合的に高融点金属のシリサイド膜を
形成する方法に関する。

【０００２】

【従来の技術】半導体素子の微細化及び高密度化は依然
として精力的に進められており、現在では、０.１５〜
０.２５μｍの寸法基準（設計ルール）で設計されたメ
モリデバイスあるいはロジックデバイス等の超高集積度
の半導体デバイスが作られている。このような半導体デ
バイスの高集積化に伴って、特に、ゲート電極幅や拡散
層幅の寸法の縮小や、半導体素子を構成する材料各層の
膜厚の低減が、重要な課題になってきている。

【０００３】ところが、ゲート電極あるいはゲート電極
配線幅の縮小及びゲート電極層の膜厚の縮小は、必然的
にこれらの配線抵抗の増加を招き、回路の遅延に大きな
影響を及ぼすことになる。電極材料や配線材料として従
来のポリシリコンを用いた場合には、配線抵抗の増加に
よる遅延時間の増大が無視し得なくなる。そこで、上述
したような微細化された半導体素子においては、ゲート
電極や配線に高融点金属のシリサイドを用いてこれらの
低抵抗化を図ることが必須の技術となりつつある。特
に、高融点金属として例えばチタン(Ｔｉ)を用いたサリ
サイド（自己整合シリサイド：self-align-silicide)化
技術は、微細なＭＯＳ(metal-oxide-semiconductor)ト
ランジスタの製造プロセスにおいて、重要な技術となっ
ている。

【０００４】さらに、半導体デバイスの高集積化に伴
い、ＭＯＳトランジスタに代表される絶縁ゲート電界効
果トランジスタでは、拡散層を形成する不純物の拡散を
抑制して、トランジスタの短チャネル効果を抑制しなけ
ればならない。その結果として拡散層の接合面がシリサ
イド領域層と接するようになると、結晶欠陥性リーク電
流が増加し、トランジスタのスイッチ動作が不可能にな
ってくる。したがって、拡散層の浅接合化と平行して前
述のシリサイド層の薄膜化が必須となってくる。

【０００５】ここで、サリサイド構造を有するＭＯＳト
ランジスタの従来の製造方法について説明する。図９
(a)〜(c)、図１０(a),(b)は、従来のサリサイド形成方
法の一例（以下、従来の第１の方法という）を工程順に
示す断面図である。

【０００６】図９(a)に示すように、まず、シリコン基
板１０１上の所定の領域に、周知のＬＯＣＯＳ(local o
xidation of silicon)法によって酸化膜を形成して素子
分離絶縁膜１０２とする。チャネルストッパ用の不純物
のイオン注入を行った後、熱酸化法によってゲート絶縁
膜１０３を形成する。続いて、ＣＶＤ（Chemical Vopor
Deposotion;化学気相成長）法により、全面に膜厚１５
０ｎｍ程度のポリシリコン膜を形成し、このポリシリコ
ン膜にリン等の不純物をドープし、リソグラフィー技術
とドライエッチング技術により所望の形状にパターニン
グすることによって、ゲート絶縁膜１０３上にゲート電
極１０４を形成する。次に、ＣＶＤ法を用いてシリコン
酸化膜を全面に堆積し、異方性のドライエッチングを行
うことにより、ゲート電極１０４の側面にスペーサ（サ
イドウォール）１０５を形成する。そして、ヒ素(Ａ
ｓ)、ボロン(Ｂ)等の不純物を注入し、８００℃から１
０００℃での熱処理を行って、拡散層１０６を形成す
る。ＭＯＳトランジスタがＮチャネル型の場合にはヒ素
を含む拡散層を形成し、Ｐチャネル型の場合にはボロン
を含む拡散層を形成する。いずれにせよ、ゲート電極１
０４をはさむ両側の拡散層１０６が、それぞれ、ＭＯＳ
トランジスタのソース領域及びドレイン領域となる。図
示した例では、ゲート絶縁膜１０３の右側の方の拡散層
１０６は、チャネルストッパ用のイオン注入が行われた
領域と一体化している。

【０００７】次に、図９(b)に示すように、スパッタリ
ング法等を用い、５０ｎｍ程度の膜厚のチタン膜１０７
を全面に成膜する。この成膜後、成膜装置から取り出さ
れて大気に曝されることにより、チタン膜１０７の表面
が酸化して厚さ５ｎｍ程度のチタン酸化膜１０８が形成
される。

【０００８】続いて、常圧の窒素雰囲気中で３０秒から
６０秒間、第１の熱処理を行うことによって、チタン膜
１０７のシリサイド化が行われる。この熱処理には、通
常、ランプアニール装置が使用され、熱処理温度は６０
０℃から６５０℃に設定される。チタンのシリサイドの
取り得る結晶構造の中には、相対的に電気抵抗率の大き
なＣ４９構造と、相対的に電気抵抗率の小さなＣ５４構
造とがあるが、このとき、ゲート電極１０４の露出した
表面と拡散層１０６の表面には、図９(c)に示すよう
に、電気抵抗率が相対的に大きい方の結晶構造のＣ４９
構造シリサイド層１０９が形成され、さらに最表面に窒
化チタン層１１０が形成される。これに対して、シリコ
ン酸化膜である素子分離絶縁膜１０２上及びスペーサ１
０５上には、残存する未反応の酸素を含有する酸素含有
チタン層１１１が形成され、最表面には窒化チタン層１
１０が形成され、さらに、チタン膜１０７が素子分離絶
縁膜１０２及びスペーサ１０５のシリコン酸化膜を還元
することにより、これらシリコン酸化膜と酸素含有チタ
ン１１１との界面にチタン酸化膜１０８が形成される。

【０００９】次に、アンモニア水溶液、純水及び過酸化
水素水を混合したエッチング液に浸漬することによっ
て、図１０(a)に示すように、未反応の酸素を含有する
酸素含有チタン層１１１と窒化チタン層１１０とを除去
する。チタン膜１０７はこの組成のエッチング液に溶出
するが、窒化チタン層１１０は溶けない。しかし、窒化
チタン層１１０は、酸素含有チタン層１１１の溶出によ
るリフトオフ効果で除去される。

【００１０】以上の工程を経ることにより、ゲート電極
１０４上と、ソース領域及びドレイン領域を形成する拡
散層１０６上とにのみ、自己整合的にＣ４９構造シリサ
イド層１０８が形成されたことになる。さらに、常圧の
窒素雰囲気中で６０秒程度の第２の熱処理が行うことに
より結晶構造の転移が起こり、図１０(b)に示すよう
に、Ｃ４９構造シリサイド層１０８は、電気抵抗率が相
対的に小さいＣ５４構造シリサイド層１１２に変わる。
この際の熱処理装置には１回目と同様にランプアニール
装置が使用され、また、処理速度は８５０℃程度に設定
される。このようにして、半導体デバイスの電極層とし
て用いられるＣ５４構造シリサイド層を自己整合的に形
成できる。

【００１１】一方、特開昭６３−５００３８号公報に
は、高融点金属膜の成膜工程と熱処理工程を“その場”
(in situ)で行うことを特徴とする方法が開示されてい
る。この方法では、スパッタリング装置及び電気炉装置
と、排気装置を介してこれら各装置を真空に保つ装置と
からなる設備を使用し、高融点金属膜をスパッタリング
で成膜する工程とシリサイド化を行う工程とを大気に曝
すことなく連続して実行する。この方法によれば、スパ
ッタリングによって成膜した高融点金属膜の表面に酸化
物層を形成することなく、シリサイド化のための熱処理
を実行できる。特開昭６３−５００３８号公報には、高
融点金属としてタングステン(Ｗ)やモリブデン(Ｍｏ)を
用いる例が開示されているが、以下、特開昭６３−５０
０３８号公報に開示の技術をチタンのシリサイド膜を形
成することに適用した場合について説明する。図１１
(a)〜(c)、図１２(a),(b)は、ここでのサリサイド形成
方法（以下、従来の第２の方法という）の各工程を示す
断面図である。

【００１２】ＭＯＳトランジスタを形成してスパッタ法
によってチタン膜を成膜するまでの各工程は、上述の従
来の第１の方法と同様に行われる。すなわち、図１１
(a)に示すように、Ｐ導電型あるいはＰウエルの形成さ
れたシリコン基板１０１上の所定の領域に、ＬＯＣＯＳ
法によって、膜厚が３００ｎｍの素子分離絶縁膜１０２
を形成し、チャネルストッパ用のボロン不純物をシリコ
ン基板１０１にイオン注入し、熱酸化法で膜厚８ｎｍ程
度のゲート絶縁膜１０３を形成する。そして、ＣＶＤ法
により全面に膜厚１００ｎｍ程度のポリシリコン膜を成
膜し、リン等の不純物をドープした後、リソグラフィー
技術とドライエッチング技術によりこのポリシリコン層
をパターニングしてゲート電極１０４を形成する。続い
て、ＣＶＤ法によってシリコン酸化膜を１００ｎｍ程度
の膜厚で全面に堆積してから異方性のドライエッチング
を行うことにより、ゲート電極１０４の側面にスペーサ
１０５を形成する。その後、ヒ素不純物のイオン注入に
よって拡散層１０６を形成する。

【００１３】次に、図１１(b)に示すように、アルゴン
ガスを用いたスパッタ法等により、厚さ２０ｎｍ程度の
チタン膜１０７を全面に形成する。そして、大気に曝す
ことなく、引き続いて窒素雰囲気下での熱処理を行い、
シリコン露出面上にＣ４９構造シリサイド層１０９を形
成する（図１１(c)）。大気に曝していないので、チタ
ン膜１０７の表面にチタン酸化物が形成されないでチタ
ン膜１０７の熱処理を行うことができる。しかしなが
ら、上述の従来の第１の方法と同様に、チタン膜１０７
による還元反応によって、素子分離絶縁膜１０２及びス
ペーサ１０５とチタン膜１０７との界面にチタン酸化膜
１０８が形成される。そのため、従来の第１の方法と同
様に、図１２(a)に示すように、アンモニア水溶液によ
って窒化チタン層１１０やシリサイド化していないチタ
ン膜１０７を除去し、熱処理を行ってＣ４９構造シリサ
イド層１０９をより低抵抗率のＣ５４構造シリサイド層
１１２に転化させる（図１２(b)）。

【００１４】

【発明が解決しようとする課題】上述した従来の方法で
は、いずれの場合にも、チタン膜の成膜後の熱処理によ
って、シリコン酸化膜である素子分離絶縁膜やスペーサ
とチタン膜との界面に、チタンによる還元反応によっ
て、チタン酸化膜が形成される。このチタン酸化膜は、
以下に詳細に説明するように、アンモニア水溶液を成分
とするエッチング液では除去できないばかりでなく、半
導体性を示すので、ゲート電極と拡散層領域との間にリ
ーク電流（漏れ電流）が発生する原因となるとともに、
プロセス上の問題点を引き起こす。

【００１５】シリコン酸化膜上のチタン膜は、窒素雰囲
気下での熱処理により、従来の第１の方法によれば、窒
化チタン層と酸素含有チタン層とチタン酸化膜の３層構
造になるが、その詳細な機構は次の通りである。この熱
処理工程においては、窒素による還元反応により、チタ
ン膜の表面酸素濃度が減少するとともに、窒化膜形成に
伴って酸素がチタン膜中へ拡散し、酸素含有チタン層が
形成される。窒素（Ｎ ₂ガス）による窒化反応による酸
素の掃き出し効果(snowplow effect)が優勢となり、チ
タン酸化膜の還元反応が不十分となる。この酸素拡散に
より、結果として、シリコン酸化膜上のチタン膜は、窒
化チタン層と酸素を多量に含んだ酸素含有チタン層とチ
タン酸化膜の３層構造となるのである。

【００１６】また、熱処理工程の後、チタン膜の選択エ
ッチングが行われる。選択エッチングでは、アンモニア
と過酸化水素水との混合液を使用し、シリコン酸化膜上
に残存した酸素含有チタン層をエッチングすることによ
り、窒化チタン層をリフトオフにより除去する。しかし
ながら、酸素含有チタン層のエッチングレートは、酸素
濃度の増加ともに低下する。チタン酸化膜は、アンモニ
アと過酸化水素水との混合液によっては、エッチングさ
れない。エッチング時間を長くすることや溶液温度を挙
げることによってチタン酸化膜をエッチングできる場合
もあるが、そうするとＣ４９構造シリサイド層のエッチ
ングレートも上昇するため、実質的な選択比の改善には
つながらない。結局、チタン酸化膜を除去することは困
難である。

【００１７】従来の第２の方法によれば、大気に曝され
ることなく、チタン膜の成膜と熱処理とが連続して行わ
れる。この場合には、窒化反応による酸素拡散は起こら
ないので、酸素含有チタン層は形成されない。しかし、
チタンによる還元反応によって生成されるチタン酸化膜
が依然として存在し、リーク電流の原因となる。

【００１８】図１３は、上述の従来の方法で形成された
多数のＭＯＳトランジスタにおけるゲート電極と拡散層
と間のリーク電流（漏れ電流）を実測した結果を頻度分
布として示したものである。図１３(a)は従来の第１の
方法による場合を示し、図１３(b)は従来の第２の方法
による場合を示している。従来の第１の方法よりも従来
の第２の方法によるものの方が、リーク電流が少ないも
のの、どちらの場合も１０^-6Ａ以上のリーク電流が流れ
る場合があり、トランジスタのオフ電流に対して無視で
きないという問題が生じている。

【００１９】本発明の目的は、チタンを用いたサリサイ
ド形成を行っても、ゲート電極と拡散層との間のリーク
電流を低減できる半導体装置の製造方法を提供すること
にある。

【００２０】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン半導体基板上に形成される半導体素
子の所定領域に高融点金属のシリサイド層を形成する半
導体装置の製造方法において、高融点金属からなる第１
の薄膜をシリコン半導体基板及び半導体素子の表面に被
着する第１の成膜工程と、シリコン半導体基板、半導体
素子及び第１の薄膜に対して熱処理を行いシリサイド層
を形成する第１の熱処理工程と、第１の熱処理工程の実
施後、第１の薄膜をエッチング除去する第１の除去工程
と、第１の除去工程の実施後、第１の薄膜と同一種の高
融点金属からなる第２の薄膜を被着する第２の成膜工程
と、熱処理を行って第２の薄膜の界面に存在する高融点
金属の酸化物を第２の薄膜中に固溶させて酸化物からな
る層を消滅させる第２の熱処理工程と、第２の熱処理工
程の実施後、第２の薄膜をエッチング除去する第２の除
去工程と、を有する。

【００２１】本発明においては、高融点金属とは、シリ
コンの融点よりも高い融点を有する金属のことを指す。
高融点金属として、例えば、チタン、コバルト、タング
ステン、モリブデン、タンタルなどを好ましく使用でき
る。本発明においては、第２の熱処理工程での熱処理温
度は、第２の薄膜のシリサイド化が起こらない温度範囲
とすることが好ましい。より低抵抗の電極あるいは配線
を形成するために、第２の除去工程の実施後に、第１の
熱処理工程で生成したシリサイド層をより電気抵抗率の
低いシリサイド層に転化するための第３の熱処理工程を
実施するようにしてもよい。

【００２２】第１の除去工程及び第２の除去工程におい
て、エッチング液として、例えば、過酸化水素水を含む
溶液を好ましく使用できる。

【００２３】高融点金属としてチタンを使用する場合で
あれば、第１の熱処理工程を窒素を含む雰囲気下で５０
０℃以上８００℃以下の温度範囲で実施し、第２の熱処
理工程を窒素を含まない雰囲気下で２００℃以上４００
℃以下の温度範囲で行うことが好ましい。また、チタン
を使用する場合、シリサイド層の薄膜化の要請に対応し
て、第１の薄膜の３０ｎｍ以下とすることが好ましい。

【００２４】高融点金属としてコバルトを使用する場合
であれば、第２の熱処理工程を２００℃以上４００℃以
下の温度範囲で実施し、また、シリサイド層の薄膜化の
要請に対応して第１の薄膜の膜厚を２０ｎｍ以下とする
ことが好ましい。

【００２５】

【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。

【００２６】《第１の実施の形態》図１(a)〜(c)、図２
(a)〜(c)及び図３は、本発明の第１の実施の形態におけ
るサリサイド形成を工程順に示す断面図である。ここで
は、ＮチャネルＭＯＳトランジスタにサリサイド形成を
行う場合を例に挙げて説明する。

【００２７】ＭＯＳトランジスタのゲート電極や拡散層
を形成し、スパッタ法によってチタン膜を成膜するまで
の工程は、上述の従来の方法とほぼ同様に行われる。す
なわち、図１(a)に示すように、Ｐ導電型あるいはＰウ
エルの形成されたシリコン基板１０１上の所定の領域
に、ＬＯＣＯＳ法によって、膜厚が３００ｎｍの素子分
離絶縁膜１０２を形成し、チャネルストッパ用のボロン
不純物をイオン注入し、熱酸化法によって膜厚８ｎｍ程
度のゲート絶縁膜１０３を形成する。そして、ＣＶＤ法
によって全面に膜厚１００ｎｍ程度のポリシリコン膜を
成膜し、リン等の不純物をドープした後に、リソグラフ
ィー技術とドライエッチング技術によりこのポリシリコ
ン膜を所望の形状にパターニングしてゲート電極１０４
を形成する。次に、ＣＶＤ法によってシリコン酸化膜を
１００ｎｍ程度の膜厚で全面に堆積させ、異方性のドラ
イエッチングを行って、ゲート電極１０４の側面にスペ
ーサ１０５を形成する。ヒ素不純物のイオン注入を行
い、９００℃程度での熱処理を行って、拡散層１０６を
形成する。ここで、イオン注入時のヒ素イオンのドーズ
量は１×１０¹⁵イオン／ｃｍ²程度に設定する。このよ
うにして、ＭＯＳトランジスタのソース領域及びドレイ
ン領域が形成される。次に、図１(b)に示すように、ス
パッタ法等を用いて、厚さ２０ｎｍ程度のチタン膜１０
７を全面に形成する。スパッタリング後に基板が大気に
曝されることにより、チタン膜１０７の最表面にチタン
酸化膜１０８が形成される。

【００２８】続いて、窒素雰囲気下において７００℃で
の熱処理を行う。その結果、図１(c)に示すように、シ
リコン露出面（拡散層１０６及びゲート電極１０４）上
のチタン膜１０７がシリサイド化されてＣ４９構造シリ
サイド層１０９が形成され、Ｃ４９構造シリサイド層１
０９上には窒化チタン層１１０が形成される。一方、シ
リコン酸化膜（素子分離絶縁膜１０２及びスペーサ１０
５）上の領域では、チタン膜１０７とシリコン酸化膜と
の界面にチタン酸化膜１０８が形成され、チタン膜１０
７上に窒化チタン層１１０が形成される。次に、過酸化
水素水を含むエッチング液でエッチング処理を行い、窒
化チタン層１１０と、シリコン酸化膜上に残存している
チタン膜１０８とを除去する（図２(a)）。

【００２９】続いて、図２(b)に示すように、スパッタ
法等を用い、再度、チタン膜１０７を全面に成膜する。
この２度目に成膜する際のチタン膜１０７の膜厚は、１
度目のチタン膜１０７の成膜（図１(b)参照）の際の膜
厚よりも厚くすることが好ましい。スパッタリング後に
大気に曝すことにより、チタン膜１０７の表面にはチタ
ン酸化膜１０８が形成する。

【００３０】次に、窒素を含まない雰囲気下で熱処理を
行い、チタン膜１０７の表面やチタン膜１０７とシリコ
ン酸化膜との界面に存在するチタン酸化物をチタン膜１
０７中に固溶させ、チタン膜１０７を酸素含有チタン層
１１１にするととともに、チタン酸化膜１０８を消滅さ
せる（図２(c)）。っこで窒素を含まない雰囲気下で熱
処理を行うのは、過酸化水素水を含むエッチング液では
容易に除去することのできない窒化チタン層が生成する
ことを防ぐためである。その後、アンモニア水と過酸化
水素水を含むエッチング液によって、酸素含有チタン層
１１１を除去する。そして、８５０℃で熱処理を行い、
Ｃ４９構造シリサイド層１０９をより低抵抗率のＣ５４
構造シリサイド層１１２に転移させる（図３）。以上の
工程によって、チタン酸化膜を含まないサリサイドが形
成されたことになる。

【００３１】ここで、チタン酸化物をチタン膜１０７に
固溶させる際の熱処理温度について検討する。この過程
は、チタンによる一種の自己還元反応を見ることができ
る。チタンの還元反応は、一般に室温から起こり得る
が、反応速度やチタン膜１０７内での酸素の拡散速度を
考慮すると、２００℃以上とすることが望ましい。ま
た、「従来の技術」でも述べたように、半導体デバイス
の高集積化のためには、シリサイド層を薄膜化すること
が必須であり、そのため、２回目の成膜によるチタン膜
１０７がシリサイド化することを防がなければならな
い。図４は、チタンとシリコンとの２元系の相図である
が、この相図より、４００℃以下であればシリサイドが
形成されないことが分かる。結局、チタン酸化物をチタ
ン膜１０７に固溶させる際の熱処理温度は、２００℃以
上４００℃以下とすることが好ましい。

【００３２】《第２の実施の形態》本発明は、チタンに
よるサリサイド形成に限定されるものではなく、他の高
融点金属のサリサイド形成にも好ましく使用できる。こ
こでは、コバルトのサリサイドを形成する場合について
説明する。コバルトの場合、窒素雰囲気下でシリサイド
化のための熱処理を行っても金属窒化反応が起こらない
ので、窒化反応に伴う酸素析出は起こらない。したがっ
て、窒化膜の除去は考えずに、シリコン酸化膜の還元反
応などによって形成されるコバルト酸化膜の除去を考え
ればよい。図５(a)〜(c)、図６(a)〜(c)及び図７は、こ
の第２の実施の形態におけるサリサイド形成を工程順に
示す断面図である。ここでは、ＮチャネルＭＯＳトラン
ジスタにサリサイド形成を行う場合を例に挙げて説明す
る。

【００３３】ＭＯＳトランジスタのゲート電極や拡散層
を形成し、スパッタ法によってコバルト膜を成膜するま
での工程は、上述の従来の方法とほぼ同様に行われる。
すなわち、図５(a)に示すように、Ｐ導電型あるいはＰ
ウエルの形成されたシリコン基板１０１上の所定の領域
に、ＬＯＣＯＳ法によって、膜厚が３００ｎｍの素子分
離絶縁膜１０２を形成し、チャネルストッパ用のボロン
不純物をイオン注入し、熱酸化法によって膜厚８ｎｍ程
度のゲート絶縁膜１０３を形成する。そして、ＣＶＤ法
によって全面に膜厚１００ｎｍ程度のポリシリコン膜を
成膜し、リン等の不純物をドープした後に、リソグラフ
ィー技術とドライエッチング技術によりこのポリシリコ
ン膜を所望の形状にパターニングしてゲート電極１０４
を形成する。次に、ＣＶＤ法によってシリコン酸化膜を
１００ｎｍ程度の膜厚で全面に堆積させ、異方性のドラ
イエッチングを行って、ゲート電極１０４の側面にスペ
ーサ１０５を形成する。ヒ素不純物のイオン注入を行
い、９００℃程度での熱処理を行って、拡散層１０６を
形成する。ここで、イオン注入時のヒ素イオンのドーズ
量は１×１０¹⁵イオン／ｃｍ²程度に設定する。このよ
うにして、ＭＯＳトランジスタのソース領域及びドレイ
ン領域が形成される。次に、図５(b)に示すように、ア
ルゴンガスを用いたスパッタリングにより、厚さ１０ｎ
ｍ程度のコバルト膜１１３を全面に形成する。スパッタ
リング後に基板が大気に曝されることにより、コバルト
膜１１３の最表面にコバルト酸化膜１１４が形成され
る。

【００３４】次に、窒素雰囲気下において５００℃で３
０秒程度の熱処理を行う。これによって、シリコン露出
面（ゲート電極１０４及び拡散層１０６）に、コバルト
・モノシリサイド層１１５が形成される（図５(c)）。
なお、この熱処理における雰囲気は、アルゴン雰囲気で
も、窒素を含有するアンモニア雰囲気などであってもよ
い。この熱処理により、シリコン酸化膜（素子分離絶縁
膜１０２及びスペーサ１０５）の表面にコバルト酸化膜
１１４が形成される。続いて、硫酸と過酸化水素水の混
合液により、シリコン酸化膜上に残存しているコバルト
膜１１３をエッチング除去する。その結果、図６(a)に
示すように、コバルト・モノシリサイド層１１５が選択
的にシリコン表面に形成された構成となる。

【００３５】次に、図６(b)に示すように、スパッタ法
等を用いて、再度、コバルト膜１１３を被着する。この
時の膜厚は、１回目の成膜でのコバルト膜１１３の膜厚
より大きくすることが望ましい。成膜後に大気に曝すこ
とで、コバルト膜１１３の最表面にコバルト酸化膜１１
４が形成される。続いて、窒素を含まない雰囲気下（コ
バルトは窒素と反応しないので、窒素を含む不活性雰囲
気下でもよい）で熱処理を実行し、コバルト酸化物をコ
バルト膜１１３中に固溶させ、コバルト膜１１３を酸素
含有コバルト層１１６に転化させるとともに、コバルト
酸化膜１１４を消滅させる（図６(c)）。一般に、コバ
ルトによる還元反応は１００℃から起こるが、ここでの
熱処理温度は、２００℃以上とすることが望ましい。ま
た、新たなシリサイド層の形成を防ぐという観点から、
熱処理温度の上限は４００℃である。したがって、２０
０℃以上４００℃以下の温度範囲で熱処理を行うことが
好ましい。その後、硫酸と過酸化水素水を含むエッチン
グ液を用いて酸素含有コバルト層１１６を除去し、最後
に、８００℃程度の熱処理を加えて、コバルト・モノシ
リサイド層１１２をより電気抵抗の小さなコバルト・ダ
イシリサイド層１１７に転化させる（図７）。これによ
って、コバルトを用いたサリサイド形成が完了する。

【００３６】図８は、本発明の方法を用いてサリサイド
を形成した多数のＭＯＳトランジスタにおける、ゲート
電極と拡散層との間のリーク電流を頻度分布を示すヒス
トグラムである。図から明らかなように、従来の方法に
よるもの（図１３参照）に比べてリーク電流が減少し、
最悪でも１０^-10Ａ以下に低減されており、トランジス
タのオフ電流に対して十分無視できる値となっている。

【００３７】

【発明の効果】以上に説明したように本発明は、サリサ
イド形成工程においてシリサイド層形成のための高融点
金属が酸化して形成された酸化物膜を除去するために、
同一種の高融点金属膜を再度堆積させてから熱処理を行
うことにより、その酸化物膜中の酸素を高融点金属膜側
に固溶させて酸化物膜を消滅させ、その後、再度堆積し
た高融点金属膜をエッチング除去する。再度堆積した高
融点金属膜は、アンモニアあるいは硫酸を過酸化水素水
に混合したような通常のエッチング液を用いて容易に除
去できるから、その結果、ゲート電極と拡散層との間な
どに形成されていた高融点金属酸化膜が除去できること
になる。結局、本発明は、ゲート電極と拡散層との間な
どのリーク電流を低減できるという効果がある。

【図面の簡単な説明】

【図１】(a)〜(c)は、本発明の第１の実施の形態におけ
るサリサイド形成を工程順に示す断面図である。

【図２】(a)〜(c)は、第１の実施の形態におけるサリサ
イド形成を図１(c)に引き続いて工程順に示す断面図で
ある。

【図３】第１の実施の形態におけるサリサイド形成を図
２(c)に引き続いて工程順に示す断面図である。

【図４】チタンとシリコンとの２元系の相図である。

【図５】(a)〜(c)は、本発明の第２の実施の形態におけ
るサリサイド形成を工程順に示す断面図である。

【図６】(a)〜(c)は、第２の実施の形態におけるサリサ
イド形成を図５(c)に引き続いて工程順に示す断面図で
ある。

【図７】第２の実施の形態におけるサリサイド形成を図
６(c)に引き続いて工程順に示す断面図である。

【図８】本発明の方法を用いてサリサイドを形成したＭ
ＯＳトランジスタにおけるゲート電極と拡散層との間の
リーク電流を示すヒストグラムである。

【図９】(a)〜(c)は、従来の第１の方法によるサリサイ
ドの形成を工程順に示す断面図である。

【図１０】(a),(b)は、従来の第１の方法によるサリサ
イドの形成を図９(c)に引き続いて工程順に示す断面図
である。

【図１１】(a)〜(c)は、従来の第２の方法によるサリサ
イドの形成を工程順に示す断面図である。

【図１２】(a),(b)は、従来の第２の方法によるサリサ
イドの形成を図１１(c)に引き続いて工程順に示す断面
図である。

【図１３】(a),(b)は従来の方法を用いてサリサイドを
形成したＭＯＳトランジスタにおけるゲート電極と拡散
層との間のリーク電流を示すヒストグラムであって、
(a)は従来の第１の方法によるもの、(b)は従来の第２の
方法によるものを示している。

【符号の説明】

１０１シリコン基板１０２素子分離絶縁膜１０３ゲート絶縁膜１０４ゲート電極１０５スペーサ１０６拡散層１０７チタン膜１０８チタン酸化膜１０９Ｃ４９構造シリサイド層１１０窒化チタン層１１１酸素含有チタン層１１２Ｃ５４構造シリサイド層１１３コバルト膜１１４コバルト酸化膜１１５コバルト・モノシリサイド層１１６酸素含有コバルト層１１７コバルト・ダイシリサイド層

Claims

【特許請求の範囲】

【請求項１】シリコン半導体基板上に形成される半導
体素子の所定領域に高融点金属のシリサイド層を形成す
る半導体装置の製造方法において、前記高融点金属からなる第１の薄膜を前記シリコン半導
体基板及び前記半導体素子の表面に被着する第１の成膜
工程と、前記シリコン半導体基板、前記半導体素子及び前記第１
の薄膜に対して熱処理を行いシリサイド層を形成する第
１の熱処理工程と、前記第１の熱処理工程の実施後、前記第１の薄膜をエッ
チング除去する第１の除去工程と、前記第１の除去工程の実施後、前記第１の薄膜と同一種
の高融点金属からなる第２の薄膜を被着する第２の成膜
工程と、熱処理を行って前記第２の薄膜の界面に存在する前記高
融点金属の酸化物を前記第２の薄膜中に固溶させて前記
酸化物からなる層を消滅させる第２の熱処理工程と、前記第２の熱処理工程の実施後、前記第２の薄膜をエッ
チング除去する第２の除去工程と、を有することを特徴
とする半導体装置の製造方法。
【請求項２】前記第２の熱処理工程が、前記第２の薄
膜のシリサイド化が起こらない温度で行われる請求項１
に記載の半導体装置の製造方法。
【請求項３】前記第１の熱処理工程が窒素を含む雰囲
気下で行われ、前記第２の熱処理工程が窒素を含まない
雰囲気下で行われる請求項１または２に記載の半導体装
置の製造方法。
【請求項４】前記高融点金属がチタンであり、前記第
１の熱処理工程が５００℃以上８００℃以下の温度範囲
で行われ、前記第２の熱処理工程が２００℃以上４００
℃以下の温度範囲で行われる請求項３に記載の半導体装
置の製造方法。
【請求項５】前記第１の薄膜の膜厚が３０ｎｍ以下で
ある請求項４に記載の半導体装置の製造方法。
【請求項６】前記高融点金属がコバルトであり、前記
第２の熱処理工程が２００℃以上４００℃以下の温度範
囲で行われる請求項２に記載の半導体装置の製造方法。
【請求項７】前記第１の薄膜の膜厚が２０ｎｍ以下で
ある請求項６に記載の半導体装置の製造方法。
【請求項８】前記第１の除去工程及び前記第２の除去
工程において使用されるエッチング液が、過酸化水素水
を含む溶液である請求項１乃至７いずれか１項に記載の
半導体装置の製造方法。
【請求項９】前記第２の除去工程の実施後に、前記第
１の熱処理工程で生成したシリサイド層をより電気抵抗
率の低いシリサイド層に転化するための第３の熱処理工
程を実施する、請求項１乃至８いずれか１項に記載の半
導体装置の製造方法。