JPH08316421A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH08316421A JPH08316421A JP12488195A JP12488195A JPH08316421A JP H08316421 A JPH08316421 A JP H08316421A JP 12488195 A JP12488195 A JP 12488195A JP 12488195 A JP12488195 A JP 12488195A JP H08316421 A JPH08316421 A JP H08316421A
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- Japan
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- type diffusion
- impurity concentration
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】内部回路素子の耐圧よりも低い耐圧の保護素子
をリーチスルー耐圧を利用したダイオードで形成する。 【構成】フィールド酸化膜２で素子分離された第１の素
子形成領域にｎ- 型拡散層５と、ｎ+ 型拡散層６からな
る２重拡散層構造を形成し、第２の素子形成領域にｐ+
型拡散層７を形成し、フィールド酸化膜２の下に設けた
ｐ型のガードリング層３とカソードのｎ+ 型拡散層６と
を隣接させることでリーチスルー耐圧を内部トランジス
タの耐圧よりも低くできる。
をリーチスルー耐圧を利用したダイオードで形成する。 【構成】フィールド酸化膜２で素子分離された第１の素
子形成領域にｎ- 型拡散層５と、ｎ+ 型拡散層６からな
る２重拡散層構造を形成し、第２の素子形成領域にｐ+
型拡散層７を形成し、フィールド酸化膜２の下に設けた
ｐ型のガードリング層３とカソードのｎ+ 型拡散層６と
を隣接させることでリーチスルー耐圧を内部トランジス
タの耐圧よりも低くできる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に保護回路用素子に関する。
関し、特に保護回路用素子に関する。
【０００２】
【従来の技術】図２は従来の保護オフバッファ素子の一
例を示す半導体チップの断面図である。
例を示す半導体チップの断面図である。
【０００３】高圧系（電源電圧１０Ｖ〜）では図２に示
すように、ｐ型シリコン基板１の表面に設けて素子形成
領域を区画するフィールド酸化膜２およびフィールド酸
化膜２の下部に設けたｐ型のガードリング層３と、素子
形成領域の表面に形成したゲート酸化膜４と、ゲート酸
化膜４の上に選択的に形成したゲート電極１１と、この
ゲート電極１１とフィールド酸化膜２をマスクとして素
子形成領域に不純物をイオン注入して形成した深いｎ-
型拡散層６およびこのｎ- 型拡散層６内に設けた浅いｎ
+ 型拡散層７との２重拡散層構造からなるソース・ドレ
イン領域と、ゲート電極１１を含む表面に設けた層間絶
縁膜８と、層間絶縁膜８に設けたコンタクトホールのｎ
+ 型拡散層６に接続して形成したドレイン電極１２およ
びソース電極１３とを有して構成される。
すように、ｐ型シリコン基板１の表面に設けて素子形成
領域を区画するフィールド酸化膜２およびフィールド酸
化膜２の下部に設けたｐ型のガードリング層３と、素子
形成領域の表面に形成したゲート酸化膜４と、ゲート酸
化膜４の上に選択的に形成したゲート電極１１と、この
ゲート電極１１とフィールド酸化膜２をマスクとして素
子形成領域に不純物をイオン注入して形成した深いｎ-
型拡散層６およびこのｎ- 型拡散層６内に設けた浅いｎ
+ 型拡散層７との２重拡散層構造からなるソース・ドレ
イン領域と、ゲート電極１１を含む表面に設けた層間絶
縁膜８と、層間絶縁膜８に設けたコンタクトホールのｎ
+ 型拡散層６に接続して形成したドレイン電極１２およ
びソース電極１３とを有して構成される。
【０００４】この構成は、ロジック回路用の高圧系ＭＯ
Ｓトランジスタと同じであり、図３の等価回路に示すよ
うに、ゲート電極を基板電位と同電位にすることでオフ
バッファとして用いられる。
Ｓトランジスタと同じであり、図３の等価回路に示すよ
うに、ゲート電極を基板電位と同電位にすることでオフ
バッファとして用いられる。
【０００５】このオフバッファを保護素子として使用す
る場合、その動作を順に示すと次のようになる。
る場合、その動作を順に示すと次のようになる。
【０００６】（１）ドレイン電極に高電圧パルスが印加
される。
される。
【０００７】（２）ドレイン拡散層のジャンクションダ
イオードＤがブレイクダウンを起こす。
イオードＤがブレイクダウンを起こす。
【０００８】（３）発生した電子・ホール対のホールが
ゲート電極下の電位を引き上げる。
ゲート電極下の電位を引き上げる。
【０００９】（４）寄生ｎｐｎ型バイポーラトランジス
タＢがオンすることでブレイクダウン後のオン抵抗を低
下することができる。
タＢがオンすることでブレイクダウン後のオン抵抗を低
下することができる。
【００１０】この場合、電流はドレイン抵抗ＲD 、ソー
ス抵抗ＲS を介して流れるため、ドレイン抵抗ＲD 、ソ
ース抵抗ＲS が発熱する現象が起きる。
ス抵抗ＲS を介して流れるため、ドレイン抵抗ＲD 、ソ
ース抵抗ＲS が発熱する現象が起きる。
【００１１】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、保護回路用素子の構造が内部ロジック回
路と同じであるため、その耐圧も同じであった。また、
ソース・ドレイン領域のｎ- 型拡散層の濃度が低く、ド
レイン抵抗およびソースが高い場合に寄生ｎｐｎ型バイ
ポーラトランジスタがオンすることで、過電流が流れ、
ドレイン領域およびソース領域の発熱により、ジャンク
ション破壊に至るという問題があった。
回路装置では、保護回路用素子の構造が内部ロジック回
路と同じであるため、その耐圧も同じであった。また、
ソース・ドレイン領域のｎ- 型拡散層の濃度が低く、ド
レイン抵抗およびソースが高い場合に寄生ｎｐｎ型バイ
ポーラトランジスタがオンすることで、過電流が流れ、
ドレイン領域およびソース領域の発熱により、ジャンク
ション破壊に至るという問題があった。
【００１２】これらのことから、オフバッファを保護素
子として使用する場合には、その占有面積を大きくして
電流を分散させる必要があった。
子として使用する場合には、その占有面積を大きくして
電流を分散させる必要があった。
【００１３】本発明の目的は、内部回路素子よりも耐圧
の低い保護素子を有する半導体集積回路を提供すること
にある。
の低い保護素子を有する半導体集積回路を提供すること
にある。
【００１４】
【課題を解決するための手段】本発明の半導体集積回路
装置は、一導電型半導体基板の一主面に形成して隣接す
る第１および第２の素子形成領域のそれぞれを素子分離
するフィールド絶縁膜と、前記フィールド絶縁膜の下部
に設けた一導電型のガードリング層と、前記第１の素子
形成領域の前記半導体基板の表面に形成した逆導電型の
深い低不純物濃度拡散層および前記低不純物濃度拡散層
の上部に形成し且つ前記ガードリング層と隣接する浅い
高不純物濃度拡散層からなる２重拡散層構造と、前記第
２の素子形成領域の前記半導体基板の表面に形成した一
導電型の高不純物濃度拡散層とを有する。
装置は、一導電型半導体基板の一主面に形成して隣接す
る第１および第２の素子形成領域のそれぞれを素子分離
するフィールド絶縁膜と、前記フィールド絶縁膜の下部
に設けた一導電型のガードリング層と、前記第１の素子
形成領域の前記半導体基板の表面に形成した逆導電型の
深い低不純物濃度拡散層および前記低不純物濃度拡散層
の上部に形成し且つ前記ガードリング層と隣接する浅い
高不純物濃度拡散層からなる２重拡散層構造と、前記第
２の素子形成領域の前記半導体基板の表面に形成した一
導電型の高不純物濃度拡散層とを有する。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の一実施例を示す半導体チッ
プの断面図である。
プの断面図である。
【００１７】図１に示すように、まず、不純物濃度が１
×１０14〜１×１０16ｃｍ-3のｐ型シリコン基板１の表
面を局所酸化して形成したフィールド酸化膜２の下部
に、不純物濃度が１×１０16〜１×１０19ｃｍ-3で深さ
０．２〜１μｍのｐ型ガードリング層３を形成し、フィ
ールド酸化膜２により区画され且つ隣接する第１および
第２の素子形成領域の表面に膜厚４０〜１００ｎｍのゲ
ート酸化膜４を形成する。第１の素子形成領域に不純物
濃度が１×１０16〜１×１０19ｃｍ-3で深さ０．３〜２
μｍのｎ- 型拡散層５を形成し、このｎ- 型拡散層５に
重ねて、不純物濃度が１×１０19〜１×１０22ｃｍ-3で
深さ０．１〜０．５μｍのｎ+ 型拡散層６を形成した二
重拡散層を形成する。
×１０14〜１×１０16ｃｍ-3のｐ型シリコン基板１の表
面を局所酸化して形成したフィールド酸化膜２の下部
に、不純物濃度が１×１０16〜１×１０19ｃｍ-3で深さ
０．２〜１μｍのｐ型ガードリング層３を形成し、フィ
ールド酸化膜２により区画され且つ隣接する第１および
第２の素子形成領域の表面に膜厚４０〜１００ｎｍのゲ
ート酸化膜４を形成する。第１の素子形成領域に不純物
濃度が１×１０16〜１×１０19ｃｍ-3で深さ０．３〜２
μｍのｎ- 型拡散層５を形成し、このｎ- 型拡散層５に
重ねて、不純物濃度が１×１０19〜１×１０22ｃｍ-3で
深さ０．１〜０．５μｍのｎ+ 型拡散層６を形成した二
重拡散層を形成する。
【００１８】次に、第２の素子形成領域に不純物濃度が
１×１０19〜１×１０22ｃｍ-3で深さ０．２〜１μｍの
ｐ+ 型拡散層７を形成する。次に、全面に層間絶縁膜８
を堆積して選択的にエッチングし、ｎ+ 型拡散層６およ
びｐ+ 型拡散層７の上にコンタクトホールを形成し、こ
のコンタクトホールを含む表面に金属膜を堆積してパタ
ーニングし、コンタクトホールのｎ+ 型拡散層６に接続
するカソード電極９とｐ+ 型拡散層７に接続するアノー
ド電極１０とのそれぞれを形成する。
１×１０19〜１×１０22ｃｍ-3で深さ０．２〜１μｍの
ｐ+ 型拡散層７を形成する。次に、全面に層間絶縁膜８
を堆積して選択的にエッチングし、ｎ+ 型拡散層６およ
びｐ+ 型拡散層７の上にコンタクトホールを形成し、こ
のコンタクトホールを含む表面に金属膜を堆積してパタ
ーニングし、コンタクトホールのｎ+ 型拡散層６に接続
するカソード電極９とｐ+ 型拡散層７に接続するアノー
ド電極１０とのそれぞれを形成する。
【００１９】ここで、図示されてはいないが、カソード
電極９は外部端子に接続されるとともに、保護されるべ
きトランジスタのゲート電極（保護素子が入力回路保護
に用いられるとき）、あるいは保護されるべきトランジ
スタのドレイン（保護素子が出力回路保護に用いられる
とき）等に接続される。
電極９は外部端子に接続されるとともに、保護されるべ
きトランジスタのゲート電極（保護素子が入力回路保護
に用いられるとき）、あるいは保護されるべきトランジ
スタのドレイン（保護素子が出力回路保護に用いられる
とき）等に接続される。
【００２０】このように構成された半導体集積回路装置
では、ｎ+ 型拡散層６がｐ型ガードリング層３と隣接し
ているため、空乏層ののびが制限され、リーチスルー耐
圧が内部トランジスタより低い。よって、特に専用工程
の追加を行うことなく、内部トランジスタより耐圧の低
い保護ダイオードを形成することができる。またｎ-型
拡散層５を通らずに電流が流れるので、熱の発生も抑え
られ、ジャンクション破壊は防止される。
では、ｎ+ 型拡散層６がｐ型ガードリング層３と隣接し
ているため、空乏層ののびが制限され、リーチスルー耐
圧が内部トランジスタより低い。よって、特に専用工程
の追加を行うことなく、内部トランジスタより耐圧の低
い保護ダイオードを形成することができる。またｎ-型
拡散層５を通らずに電流が流れるので、熱の発生も抑え
られ、ジャンクション破壊は防止される。
【００２１】
【発明の効果】以上説明したように本発明は、一導電型
半導体基板の表面にフィールド酸化膜で区画された第１
の素子形成領域に形成した低濃度の逆導電型拡散層およ
びその上部に設け且つフィールド酸化膜の下部に設けた
一導電型ガードリング層と隣接された高濃度の逆導電型
拡散層により、高電圧パルスがカソード電極に印加され
た場合の空乏層の広がり方を内部トランジスタの高濃度
の逆導電型拡散層と一導電型ガードリング層が離れてい
る場合に比べて小さくし、リーチスルー耐圧を内部トラ
ンジスタより低くした保護素子を実現できる。実際には
ｎ- 型拡散層の不純物濃度が１×１０16〜１×１０19ｃ
ｍ-3、深さ０．３〜２μｍで、ｐ型ガードリングの不純
物濃度が１×１０16〜１×１０19ｃｍ-3、深さ０．２〜
１μｍの場合、内部トランジスタの耐圧が２０〜８０Ｖ
であるのに対して本発明の保護ダイオードの耐圧は２〜
３０Ｖとなる。
半導体基板の表面にフィールド酸化膜で区画された第１
の素子形成領域に形成した低濃度の逆導電型拡散層およ
びその上部に設け且つフィールド酸化膜の下部に設けた
一導電型ガードリング層と隣接された高濃度の逆導電型
拡散層により、高電圧パルスがカソード電極に印加され
た場合の空乏層の広がり方を内部トランジスタの高濃度
の逆導電型拡散層と一導電型ガードリング層が離れてい
る場合に比べて小さくし、リーチスルー耐圧を内部トラ
ンジスタより低くした保護素子を実現できる。実際には
ｎ- 型拡散層の不純物濃度が１×１０16〜１×１０19ｃ
ｍ-3、深さ０．３〜２μｍで、ｐ型ガードリングの不純
物濃度が１×１０16〜１×１０19ｃｍ-3、深さ０．２〜
１μｍの場合、内部トランジスタの耐圧が２０〜８０Ｖ
であるのに対して本発明の保護ダイオードの耐圧は２〜
３０Ｖとなる。
【００２２】また、これらの拡散層は、すべてセルフア
ラインで形成できるため、特別の工程を追加することな
く、内部トランジスタと同じ工程で形成できる利点があ
る。
ラインで形成できるため、特別の工程を追加することな
く、内部トランジスタと同じ工程で形成できる利点があ
る。
【００２３】また、従来例のＭＯＳ型保護素子で必要で
あったゲート電極が省略でき、より小さい占有面積にて
保護素子を形成することができる。しかも、耐圧が内部
トランジスタより低いことから、過大電流が内部トラン
ジスタへ流れることはない。よって、従来例のように大
面積で過大電流を分散させる必要がなくなり、より小さ
い占有面積にて保護素子を形成できる。
あったゲート電極が省略でき、より小さい占有面積にて
保護素子を形成することができる。しかも、耐圧が内部
トランジスタより低いことから、過大電流が内部トラン
ジスタへ流れることはない。よって、従来例のように大
面積で過大電流を分散させる必要がなくなり、より小さ
い占有面積にて保護素子を形成できる。
【００２４】さらに、過大電流は高濃度ｎ型拡散層から
ｐ型ガードリング層に流れるため、低濃度ｎ型拡散層を
通らない。よって熱の発生も抑えられ、ジャンクション
破壊が防止される。
ｐ型ガードリング層に流れるため、低濃度ｎ型拡散層を
通らない。よって熱の発生も抑えられ、ジャンクション
破壊が防止される。
【図１】本発明の一実施例を示す半導体チップの断面
図。
図。
【図２】従来の半導体集積回路装置の一例を示す半導体
チップの断面図。
チップの断面図。
【図３】図２の等価回路を示す図。
１ ｐ型シリコン基板１ ２ フィールド酸化膜 ３ ガードリング層 ４ ゲート酸化膜 ５ ｎ- 型拡散層 ６ ｎ+ 型拡散層 ７ ｐ+ 型拡散層 ８ 層間絶縁膜 ９ カソード電極 １０ アノード電極 １１ ゲート電極 １２ ドレイン電極 １３ ソース電極
Claims (1)
- 【請求項１】 一導電型半導体基板の一主面に形成して
隣接する第１および第２の素子形成領域のそれぞれを素
子分離するフィールド絶縁膜と、前記フィールド絶縁膜
の下部に設けた一導電型のガードリング層と、前記第１
の素子形成領域の前記半導体基板の表面に形成した逆導
電型の深い低不純物濃度拡散層および前記低不純物濃度
拡散層の上部に形成し且つ前記ガードリング層と隣接す
る浅い高不純物濃度拡散層からなる２重拡散層構造と、
前記第２の素子形成領域の前記半導体基板の表面に形成
した一導電型の高不純物濃度拡散層とを有することを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124881A JP2870450B2 (ja) | 1995-05-24 | 1995-05-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124881A JP2870450B2 (ja) | 1995-05-24 | 1995-05-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316421A true JPH08316421A (ja) | 1996-11-29 |
| JP2870450B2 JP2870450B2 (ja) | 1999-03-17 |
Family
ID=14896412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7124881A Expired - Lifetime JP2870450B2 (ja) | 1995-05-24 | 1995-05-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870450B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880501A (en) * | 1997-02-26 | 1999-03-09 | Nec Corporation | Semiconductor integrated circuit and manufacturing method of the same |
| US7012308B2 (en) | 2003-07-17 | 2006-03-14 | Oki Electric Industry Co., Ltd. | Diode |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108380A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
| JPS61218164A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH0453169A (ja) * | 1990-06-18 | 1992-02-20 | Nec Corp | 半導体保護装置 |
-
1995
- 1995-05-24 JP JP7124881A patent/JP2870450B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108380A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
| JPS61218164A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH0453169A (ja) * | 1990-06-18 | 1992-02-20 | Nec Corp | 半導体保護装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880501A (en) * | 1997-02-26 | 1999-03-09 | Nec Corporation | Semiconductor integrated circuit and manufacturing method of the same |
| US7012308B2 (en) | 2003-07-17 | 2006-03-14 | Oki Electric Industry Co., Ltd. | Diode |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2870450B2 (ja) | 1999-03-17 |
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| Date | Code | Title | Description |
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