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JPH08316223A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JPH08316223A
JPH08316223A JP7117060A JP11706095A JPH08316223A JP H08316223 A JPH08316223 A JP H08316223A JP 7117060 A JP7117060 A JP 7117060A JP 11706095 A JP11706095 A JP 11706095A JP H08316223 A JPH08316223 A JP H08316223A
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JP
Japan
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oxide film
film
silicon
element isolation
semiconductor device
Prior art date
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Pending
Application number
JP7117060A
Other languages
English (en)
Inventor
Kaoru Motonami
薫 本並
Shigeru Shiratake
茂 白竹
Hiroshi Matsuo
洋 松尾
Yuichi Yokoyama
雄一 横山
Kenji Morisawa
建司 森澤
Ritsuko Gotoda
律子 後藤田
Takaaki Murakami
隆昭 村上
Satoru Hamamoto
哲 濱本
Kenji Yasumura
賢二 安村
Yasuyoshi Itou
康悦 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7117060A priority Critical patent/JPH08316223A/ja
Priority to TW084106177A priority patent/TW313680B/zh
Priority to US08/601,662 priority patent/US5831323A/en
Priority to DE19606682A priority patent/DE19606682C2/de
Priority to KR1019960016078A priority patent/KR100239234B1/ko
Publication of JPH08316223A publication Critical patent/JPH08316223A/ja
Priority to US09/160,379 priority patent/US6033971A/en
Priority to KR1019990030162A priority patent/KR100274857B1/ko
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Abstract

(57)【要約】 【目的】 良好な上部平坦性構造を有する素子分離酸化
膜を有する半導体装置およびその製造方法を提供する。 【構成】 ゲート電極層６の厚みをｔG とした場合、ゲ
ート絶縁膜５の上面から素子分離酸化膜４の最大膜厚部
の上面部までの高さｔU と、素子分離酸化膜４の上面と
ゲート絶縁膜の上面とのなす鋭角側の角度θｉとを以下
の範囲内に設定する。 ｛θｉ，ｔU ｜０≦θｉ≦５６．６°，０≦ｔU ≦０．
８２ｔG ｝

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より特定的には、素子分離酸化膜を
有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、ＶＬＳＩにおける素子分離領域を
形成する方法としては、選択酸化法（ＬＯＣＯＳ（Loca
l Oxidation of Silicon）法）が一般に用いられてい
る。図２４〜図２６を参照して、従来のＬＯＣＯＳ法に
ついて説明する。まず、図２４に示すように、たとえば
Ｐ型シリコン基板１上に３００〜５００Å程度の膜厚を
有するシリコン酸化膜（ＳｉＯ2 膜）２を形成する。こ
のシリコン酸化膜２上の所定領域に酸化防止膜となるシ
リコン窒化膜（Ｓｉ3 Ｎ4 膜）を５００〜１０００Å程
度の厚みで形成する。シリコン窒化膜３をマスクとして
熱酸化を行なうことによって、図２５に示されるよう
な、膜厚の厚いフィールド酸化膜（素子分離酸化膜）４
が形成される。この後窒化膜３をエッチングにより除去
するとともに酸化膜２を除去することによって、図２６
に示されるような形状が得られる。
【０００３】
【発明が解決しようとする課題】しかしながら、フィー
ルド酸化膜４を形成する際の酸化は、シリコン基板１に
対して垂直方向のみならず平行方向にも進行する。これ
は、シリコン窒化膜３の下敷膜として耐酸化性能力が不
足しているシリコン酸化膜２を採用していることに起因
するものである。このシリコン酸化膜２の採用によっ
て、フィールド酸化膜４の端部にいわゆるバーズビーク
４ａが形成され、それにより素子の高密度化が阻止され
るという問題があった。
【０００４】バーズビーク４ａの長さであるＢ／Ｂ長
（図２５参照）は、酸化膜２の膜厚が変化するところか
ら窒化膜３の端部までの距離で表わすことができる。こ
のＢ／Ｂ長はほぼフィールド酸化膜４の膜厚に比例す
る。Ｂ／Ｂ長はデバイスの高密度化に対応してできるだ
け小さくすることが望ましい。たとえば活性領域の幅
（シリコン窒化膜３の幅）が１μｍ以下程度であるよう
な微細化をしようとした場合、Ｂ／Ｂ長を０．１５〜
０．１０μｍ程度にする必要がある。しかし、Ｂ／Ｂ長
を０．１５〜０．１０μｍ程度にするには、フィールド
酸化膜４の膜厚を１０００〜１５００Å程度に設定する
必要がある。しかしながら、このような薄い膜厚のフィ
ールド酸化膜４では電気的な分離性能の低下を招くとい
う問題点があった。
【０００５】つまり、従来では、Ｂ／Ｂ長を低減しよう
とするとフィールド酸化膜４の分離性能が低下してしま
うという問題点があった。その結果、分離性能を維持し
ながらＢ／Ｂ長を小さくするのは困難であった。
【０００６】また、図２６に示した従来のフィールド酸
化膜４では、その上部平坦性について以下のような問題
点があった。フィールド酸化膜４の上部平坦性を表わす
パラメータとしてθｉとｔU がある。図２７および図２
８を参照して、θｉおよびｔ U について説明する。ま
ず、図２７に示した構造は、図２６に示した工程の後ゲ
ート酸化膜５を形成し、さらにゲート電極となる多結晶
シリコン層６を減圧ＣＶＤ法によって形成した構造であ
る。図２８は図２６に示した構造の斜視図である。
【０００７】図２７および図２８を参照して、ゲート酸
化膜５の上面を基準としてフィールド酸化膜４の最大膜
厚部の上面までの厚みをｔU 、ゲート酸化膜５の膜厚を
ｔOX、多結晶シリコンシリコン６の膜厚をｔG とする。
ゲート酸化膜５の膜厚ｔOXが増加するポイントからフィ
ールド酸化膜４の膜厚が最大膜厚となるポイントまでの
すべての部分の任意のポイント４０２における接線４０
１とゲート酸化膜５の上面５１とのなす角度をθｉとす
る。
【０００８】フィールド酸化膜４のバーズビーク部に位
置する多結晶シリコン層６の膜厚ｔ XGは、ｔXG＝ｔG ／
ｃｏｓθｉとなる。したがって、膜厚の関係は、ｔXG＞
ｔGとなる。ゲート電極を形成するためにゲート酸化膜
５と多結晶シリコン層６とをパターニングする場合、活
性領域ではｔG の膜厚の多結晶シリコン層６を除去する
のに対して、バーズビーク部ではｔXGの膜厚の多結晶シ
リコン層６を除去しなければならない。つまり、活性領
域は必要以上のエッチングが行なわれることになる。こ
の場合、ゲート酸化膜５に対する多結晶シリコン層６の
選択比が小さくかつゲート酸化膜５の膜厚が薄い場合に
は、活性領域においてゲート酸化膜５が削られてしまう
という不都合が生じる。その結果、半導体基板１の表面
が露出し、その表面が削られてしまうという問題が生じ
る。それにより、デバイスに悪影響を及ぼすという新た
な問題が生じる。
【０００９】ここで、ゲート酸化膜５の薄膜化は半導体
装置の電源電圧の低下を行なうために避けられない。ま
た選択比を大きくすることも困難である。したがって、
上記したθｉおよびｔU をできるだけ小さくした平坦な
フィールド酸化膜４の構造が要求される。しかしなが
ら、図２４〜図２６に示した従来の製造プロセスでは、
θｉおよびｔU を小さくした上部平坦性に優れたフィー
ルド酸化膜４を形成するのは困難であった。このため、
上述したように、ゲート電極となる多結晶シリコン層６
のエッチング時に半導体基板１の表面が削られ、その結
果、デバイスに悪影響を及ぼす場合があるという問題点
があった。
【００１０】上述のように、従来では、シリコン窒化膜
３の下敷膜として酸化されやすいシリコン酸化膜２を採
用しているため分離性能を維持しなからバーズビーク長
を小さくするのは困難であり、また、フィールド酸化膜
４の上部平坦性（θｉ，ｔU）を改善するのは難しかっ
たためゲート電極の安定的加工を行なうのは困難であっ
た。
【００１１】ところで、従来、フィールド酸化膜４の分
離性能の低下を防止しながらバーズビーク長（Ｂ／Ｂ
長）を低減する方法として、ポリバッファＬＯＣＯＳ法
が知られている。このポリバッファＬＯＣＯＳ法では、
半導体基板上に酸化膜を形成し、その酸化膜上に多結晶
シリコン層を形成する。そしてその多結晶シリコン層の
上面上の所定領域に窒化膜を形成する。この方法によれ
ば、フィールド酸化膜を形成するときの応力が多結晶シ
リコン層により緩和されるため、窒化膜を厚く形成する
ことが可能となる。その結果バーズビーク長を低減する
ことができる。
【００１２】しかし、この方法では、図２９に示すよう
な形状のネガティブアングル（negative angle）部１０
を含むフィールド酸化膜４が形成されてしまう。このネ
ガティブアングル部１０は上記したθｉが９０°以上で
ある部分を意味する。
【００１３】このようにネガティブアングル部１０が形
成されると、多結晶シリコン層６のパターニング時のエ
ッチングにおいて、ネガティブアングル部１０において
エッチング残が発生するという不都合が生じる。その結
果、ゲート電極のショートの原因になるという問題があ
る。このネガティブアングル部１０の発生過程を図３０
〜図４１を用いて説明する。図３０〜図４１はネガティ
ブアングル部１０の発生過程をシミュレーションした図
である。
【００１４】図３０に示すように、たとえばＰ型シリコ
ン基板１上に３００〜５００Å程度の厚みを有するシリ
コン酸化膜２を形成し、その上に５００〜１０００Å程
度の厚みを有する多結晶シリコン層７を形成する。そし
てその多結晶シリコン層７上の所定領域に選択的にシリ
コン窒化膜３を１０００〜２０００Å程度の厚みで形成
する。そしてこのシリコン窒化膜３をマスクとして熱酸
化した場合の経時変化が図３０から図４１に示される。
【００１５】図３０〜図４１を参照して、ネガティブア
ングル部１０の発生はシリコン窒化膜３の側端部に位置
する多結晶シリコン層７が酸化されることによって発生
していることがわかる。図４１に示した工程の後、窒化
膜３および多結晶シリコン層７ならびにゲート酸化膜２
を除去した後にゲート電極となる多結晶シリコン層６を
形成した構造が図２９に示される。このように、従来の
ポリバッファＬＯＣＯＳ法では、多結晶シリコン膜７を
緩衝膜として採用しているためにネガティブアングル部
１０が発生し、その結果ゲート電極のショートが生じる
場合があるという新たな問題が発生する。
【００１６】また、バーズビーク長（Ｂ／Ｂ長）を低減
する別の方法として、シリコンオキシナイトライド（Ｓ
ｉＯX ＮY ）膜とシリコン窒化膜（Ｓｉ3 Ｎ4 膜）との
２層構造を用いてＬＯＣＯＳ酸化を行なう方法が提案さ
れている。これらは、たとえば、１９８７ ＶＬＳＩ S
ymposium pp １９−２０に開示されている。しかしなが
ら、この方法では、図４２に示すように、基板表面に窒
化物からなるホワイトリボン（White Ribbon）１２が形
成されてしまう。このホワイトリボン１２の発生原因に
ついて説明する。図４２に示す酸化プロセス中にフィー
ルド酸化膜４の端部のシリコン窒化膜３の表面でＳｉ3
Ｎ4 と酸化雰囲気中に含まれる水とが反応して次の式
（１）に示すような反応が起こる。
【００１７】 Ｓｉ3 Ｎ4 ＋Ｈ2 Ｏ→ＳｉＯ2 ＋ＮＨ3 …（１） これにより、アンモニア（ＮＨ3 ）が発生し、このアン
モニアがフィールド酸化膜４の中を通ってシリコン窒化
膜３の下に位置するシリコンオキシナイトライド（Ｓｉ
ＯX ＮY ）３１の下部のシリコン基板表面に達する。そ
してシリコン基板表面においてそのアンモニアがシリコ
ンと反応してホワイトリボン１２と呼ばれる窒化物を形
成する。この場合、ホワイトリボン１２はシリコンオキ
シナイトライド３１によって覆われているため、シリコ
ン窒化膜３を除去する際のエッチングによっては除去さ
れない。またシリコンオキシナイトライド３１を除去す
るためのエッチングによってもホワイトリボン１２は除
去されない。
【００１８】したがって、この後にシリコン基板表面に
ゲート酸化膜を形成する場合に、ホワイトリボン１２に
よって酸化が阻害されて安定的なゲート酸化膜を形成す
ることができないという問題が発生する。シリコン窒化
膜３およびシリコンオキシナイトライド膜３１が除去さ
れた後の形状が図４３に示される。このように従来のシ
リコンオキシナイトライド膜３１とシリコン窒化膜３と
の２層構造を用いてＬＯＣＯＳ酸化を行なう方法では、
ホワイトリボン１２が形成される結果、ＭＯＳＦＥＴの
ゲート酸化膜を均一に形成することができないという問
題点があった。
【００１９】また、上記した１９８７ ＶＬＳＩ Sympo
sium pp １９−２０ではフィールド酸化膜の上部平坦性
を改善するために、フィールド酸化膜形成後に全面にシ
リコン酸化膜を形成した後エッチバックする方法を採用
している。しかしこの方法ではエッチバック時にフィー
ルド酸化膜の端部が深くえぐられるという不都合が生じ
る。これは以下の理由による。すなわち、フィールド酸
化膜の端部には応力が集中しているためその他の部分に
比べてエッチングされる速度が速い。このため、フィー
ルド酸化膜の端部はエッチバック時に他の部分よりもエ
ッチングが速く進行し、深くえぐられた形状になる。そ
の結果、実際にはフィールド酸化膜の上部の平坦性を改
善するのは困難である。
【００２０】上記のように、従来バーズビーク長を低減
するとともにフィールド酸化膜の上部平坦性を改善する
方法として種々の方法が提案されているがいずれの方法
も上記したような問題が発生する。
【００２１】この発明は、上記のような課題を解決する
ためになされたものであり、請求項１〜３に記載の発明
の１つの目的は、半導体装置において、良好な上部平坦
性を有する素子分離酸化膜を含む構造を提供することで
ある。
【００２２】請求項２および３に記載の発明のもう１つ
の目的は、半導体装置において、デバイス特性に悪影響
を及ぼさない素子分離酸化膜を有する構造を提供するこ
とである。
【００２３】請求項４〜９に記載の発明の目的は、半導
体装置の製造方法において、良好な上部平坦性を有し、
かつバーズビークが低減された素子分離酸化膜を容易に
製造することである。
【００２４】
【課題を解決するための手段】請求項１〜３における半
導体装置は、素子分離酸化膜と、ゲート絶縁膜と、ゲー
ト電極層とを備えている。素子分離酸化膜は、半導体基
板の主表面上の所定領域に形成されている。ゲート絶縁
膜は、素子分離酸化膜が形成されない半導体基板の主表
面上の領域のうちの所定領域に形成されている。ゲート
電極層は素子分離酸化膜上およびゲート絶縁膜上に延び
るように形成されている。ゲート電極層の厚みをｔG と
し、ゲート絶縁膜の上面から素子分離酸化膜の最大膜厚
部の上面までの高さをｔU とし、素子分離酸化膜の上面
とゲート絶縁膜の上面とのなす鋭角側の角度をθｉとし
た場合、θｉおよびｔU は以下の範囲内にある。
【００２５】０≦θｉ≦５６．６° ０≦ｔU ≦０．８２ｔG 請求項４〜９における半導体装置の製造方法では、半導
体基板上にシリコン酸化膜を形成する。そのシリコン酸
化膜上にシリコンオキシナイトライド膜を形成する。シ
リコンオキシナイトライド膜上にシリコン窒化膜を形成
する。シリコン窒化膜、シリコンオキシナイトライド膜
およびシリコン酸化膜をエッチングすることによりパタ
ーニングする。そのパターニングによって露出された半
導体基板の表面をエッチングすることにより半導体基板
の表面に凹部を形成する。半導体基板の凹部を選択的に
酸化することにより素子分離酸化膜を形成する。
【００２６】
【作用】請求項１〜３に係る半導体装置では、素子分離
酸化膜の上面とゲート絶縁膜の上面とのなす角度θｉ
と、ゲート絶縁膜の上面から素子分離酸化膜の最大膜厚
部の上面までの高さｔU とが、ゲート電極層の厚みをｔ
G とした場合、以下の範囲内に設定されるので、素子分
離酸化膜の平坦性が従来に比べてより改善される。
【００２７】０≦θｉ≦５６．６° ０≦ｔU ≦０．８２ｔG これにより、後の工程で素子分離酸化膜上に形成される
ゲート電極層のパターニング時のエッチングを行なう際
に、エッチング残が生じるのが防止される。これによ
り、ゲート電極がショートするのが防止される。また、
素子分離酸化膜の平坦性が改善されることから、ゲート
電極層のパターニング時の活性領域におけるオーバーエ
ッチ量が少なくなる。それにより、ゲート絶縁膜が削ら
れてさらに基板表面が削られるのが防止される。
【００２８】請求項４〜９に係る半導体装置の製造方法
では、半導体基板上にシリコン酸化膜、シリコンオキシ
ナイトライド膜およびシリコン窒化膜の３層を順次形成
した後、それらの３層構造を用いて素子分離酸化膜の形
成が行なわれるので、従来のシリコンオキシナイトライ
ド膜とシリコン窒化膜との２層構造を用いて素子分離酸
化膜を形成する場合に比べて、半導体基板とシリコン窒
化膜との距離が遠くなるので、基板表面に窒化物が形成
されるいわゆるホワイトリボン現象が有効に防止され
る。これによりゲート酸化膜が均一に形成される。ま
た、半導体基板の表面に凹部を形成した後、その凹部が
選択的に酸化されることにより素子分離酸化膜が形成さ
れるので、従来に比べて素子分離酸化膜の上部の平坦性
が改善される。それと同時にその凹部によって素子分離
酸化膜の下部は従来に比べて半導体基板のより深い位置
に形成されるので、素子分離酸化膜の上部平坦性を改善
しながら分離性能が向上される。また、素子分離酸化膜
を形成するときの応力が、中間層であるシリコンオキシ
ナイトライド膜によって緩和されるので、上層の窒化膜
を厚く形成することが可能となる。その結果、バーズビ
ーク長が低減される。さらに、耐酸化性のシリコンオキ
シナイトライド膜を中間層として用いるので、従来のポ
リバッファＬＯＣＯＳ法で問題となっていたネガティブ
アングル部が生じることもない。
【００２９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
【００３０】図１は、本発明の一実施例による半導体装
置を示した平面図であり、図２は図１の１００−１００
線に沿った断面図である。図１および図２を参照して、
本発明の一実施例では、Ｐ型シリコン基板１上に素子分
離のためのフィールド酸化膜４が形成されている。フィ
ールド酸化膜４の端部と連続するようにゲート酸化膜５
が形成されている。ゲート酸化膜５およびフィールド酸
化膜４上にはゲート電極を構成する多結晶シリコン層６
が延びるように形成されている。
【００３１】ここで、ゲート酸化膜５の上面部を基準と
してフィールド酸化膜４の最大膜厚部の上面部までの長
さをｔU 、ゲート酸化膜５の下面部を基準としフィール
ド酸化膜４の最大膜厚部の下面部までの長さをｔD とす
る。また、ゲート酸化膜５の膜厚をｔOX、多結晶シリコ
ン層６の成膜時の膜厚をｔG とする。ゲート酸化膜５の
膜厚ｔOXが増加するポイント５ａからフィールド酸化膜
４の膜厚が最大膜厚となるポイントまでのすべての部分
（バーズビーク部４ａの上面部８ａに含まれる任意のポ
イント）における接線とゲート酸化膜５の上面部とのな
す鋭角側の角度をθｉとする。フィールド酸化膜４のバ
ーズビーク部４ａに位置する多結晶シリコン層６の膜厚
をｔXGとする。
【００３２】図１および２を参照して、フィールド酸化
膜４の上部平坦性パラメータ（θｉ，ｔU ）の最適化に
ついて以下に説明する。まず、それぞれのパラメータを
分離して検討を行なう。図３は、上部平坦性パラメータ
のうちｔU についての検討を行なうための断面図であ
る。図３を参照して、この構造ではフィールド酸化膜４
のバーズビーク４ａの形状をゲート酸化膜５の上面およ
び下面に対してほぼ垂直な形状に形成している。バーズ
ビーク部４ａに位置する多結晶シリコン層６の膜厚ｔ
XXG と、多結晶シリコン層６の成膜時の膜厚ｔG と、ゲ
ート酸化膜５の上面部からフィールド酸化膜４の最大膜
厚部の上面部までの高さｔU との関係が以下の式（２）
に示される。
【００３３】ｔXXG ＝ｔG ＋ｔU …（２） ここで、多結晶シリコン層６の加工時のエッチングレー
トをＲG 、そのときのゲート酸化膜５のエッチングレー
トをＲOXとすると、多結晶シリコン層６の加工時の多結
晶シリコン層６とゲート酸化膜５との選択比Ｒは次の式
（３）によって表わされる。
【００３４】Ｒ＝ＲG ／ＲOX …（３） 現在のエッチング技術では選択比Ｒは概ねＲ≒１０〜３
０である。このときゲート電極を形成するために多結晶
シリコン層６をエッチングするのに必要な時間Ｔは次の
式（４）で表わされる。
【００３５】 Ｔ＝ｔXXG （１＋α）／ＲG …（４） ここでαは多結晶シリコン層６を加工するときのオーバ
ーエッチ量であり、概ね０．１≦α≦０．４の範囲で設
定される。また、多結晶シリコン層６を加工するときの
制約条件として、エッチング時間内でゲート酸化膜５が
完全に除去されないことが必要である。もし、ゲート酸
化膜が除去された場合にはＰ型シリコン基板１の表面が
露出する。この場合、Ｐ型シリコン基板１の表面がエッ
チングされるので、Ｐ型シリコン基板１の表面がえぐら
れる。その結果、後の工程で形成されるＭＯＳＦＥＴの
信頼性が損われる。エッチング時間内にゲート酸化膜５
が完全に除去されない制約条件が次の式（５）によって
表わされる。
【００３６】 （Ｔ−ｔG ／ＲG ）・ＲOX≦ｔOX …（５） 上記した式（５）を式（２）、（３）および（４）によ
り展開すると、次の式（６）が得られる。
【００３７】 ｔU ≦（Ｒ・ｔOX／ｔG −α）・ｔG ／（１＋α） …（６） また、Ｒ≒１０〜３０、ｔOX／ｔG ≒０．１〜０．３で
あるので、次の式（７）が得られる。
【００３８】
【数１】
【００３９】上記式（７）を式（６）に挿入すると以下
の式（８）が得られる。
【００４０】 ｔU ≦（１−α）・ｔG ／（１＋α） …（８） 上記式（８）は以下の式（９）のように表わすことがで
きる。
【００４１】ｔU ≦ｋ・ｔG …（９） 上記した式（９）を参照して、ゲート酸化膜５の上面か
らフィールド酸化膜４の最大膜厚部の上面までの長さｔ
U は、多結晶シリコン層６の成膜時の膜厚ｔGによって
規定されることがわかる。αを変化させた場合のｋの値
を以下の表１に示す。
【００４２】
【表１】
【００４３】上記表１を参照して、フィールド酸化膜４
の上部平坦性パラメータの１つであるｔU は、ｔG の
０．８２倍以下に抑えなければならないことがわかる。
【００４４】次に、図２を参照してフィールド酸化膜５
の上部平坦性パラメータの１つであるθｉについて検討
する。フィールド酸化膜４のバーズビーク部４ａに位置
する多結晶シリコン層６の膜厚ｔXGは、多結晶シリコン
層６の成膜時の膜厚ｔG と、ゲート酸化膜５の上面とフ
ィールド酸化膜４の上面の任意のポイントの接線とのな
す角度θｉとを用いて以下の式（１０）により表わされ
る。
【００４５】ｔXG＝ｔG ／ｃｏｓθｉ …（１０） また、上記した式（４）に相当する式は次の式（１１）
によって表わされる。
【００４６】 Ｔ＝ｔXG（１＋α）／ＲG …（１１） この式（１１）を上記した式（５）に挿入して展開する
と以下の式（１２）が得られる。
【００４７】 （１＋α）／ｃｏｓθｉ−１≦Ｒ・ｔOX／ｔG …（１２） 上記した式（７）を式（１２）に挿入すると、以下の式
（１３）が得られる。
【００４８】 ｃｏｓθｉ≧（１＋α）／２ …（１３） この式（１３）を変形すると以下の式（１４）が得られ
る。
【００４９】 ０＜θｉ≦ｃｏｓ-1｛（１＋α）／２｝ …（１４） 上記式（１４）を参照して、θｉは、多結晶シリコン層
６を加工するときのオーバーエッチ量であるαによって
規定されていることがわかる。各αにおけるθｉの値を
以下の表２に示す。
【００５０】
【表２】
【００５１】上記表２を参照して、θｉは、多結晶シリ
コン層６の膜厚に関係なく、フィールド酸化膜４の上面
部のどの時点においても５６．６°以下に抑えなければ
ならない。
【００５２】以上の検討結果から、θｉおよびｔU は以
下の式（１５）によって示される範囲内にある必要があ
る。 ｛θｉ，ｔU ｜０≦θｉ≦５６．６°，０≦ｔU ≦０．８２ｔG ｝…（１５） この式（１５）の条件を満たす場合には、図４に示すよ
うなフィールド酸化膜４の上面部の構造であってもよ
い。図４に示した構造ではフィールド酸化膜４のバーズ
ビーク部４ａの上面部８ａが階段状の形状を有してい
る。このような形状であっても、ゲート酸化膜５の上面
部とバーズビーク部４ａの上面部８ａの任意の点におけ
る接線との角度θｉが０°以上で５６．６°以下の範囲
内であれば上記した（１５）の条件を満たす。上記した
条件を満たせば多結晶シリコン層６のパターニング時に
オーバーエッチングしたとしてもゲート酸化膜５は完全
に除去されない。したがって、シリコン基板１の表面が
削られることもなくデバイス特性に悪影響を及ぼすこと
もない。
【００５３】次に、逆ナローチャネル効果の問題が発生
しないフィールド酸化膜４の構造について検討する。ま
ず、逆ナローチャネル効果について以下に説明する。通
常ＭＯＳトランジスタではチャネル幅の減少に伴いしき
い値電圧が増大する狭チャネル効果（ナローチャネル効
果）が現われる。ここで、バーズビーク長を単純に低減
してバーズビーク部の端部を基板表面に対して垂直な形
状にすると、ＭＯＳトランジスタのチャネル幅方向のバ
ーズビーク部においてＭＯＳトランジスタの反転層が形
成されやすくなる。これにより、しきい値電圧が減少す
る。このしきい値電圧の減少は、チャネル幅が減少する
ほど大きくなる。このような現象を逆ナローチャネル効
果と呼んでいる。
【００５４】本実施例では、このような逆ナローチャネ
ル効果を防止するために図２に示したようなフィールド
酸化膜５の下面部の構造を採用している。具体的には、
不連続ポイント１ｆを介してバーズビーク部４ａの下面
とそれ以外の部分４ｂの下面とが接続されている。バー
ズビーク部４ａの下面とゲート酸化膜５の下面とのなす
角度θｊを変化させて以下のようなシミュレーションを
行なった。図５および図６は、ゲート電極に５．０Ｖを
印加した場合のゲート電極直下の電子濃度分布を示した
ものである。これらの図中の数字たとえば１５．５は、
誘起された電子の濃度であり、１．０Ｅ１５．５ｃｍ-3
を意味する。図５は、図２に示した本実施例の形状と同
様の形状を有するフィールド酸化膜４についてシミュレ
ーションを行なったものであり、図６はθｊを０°また
は９０°にした形状のシミュレーション結果を示す図で
ある。
【００５５】図５に示す本実施例のフィールド酸化膜４
の構造では、図６に示す構造に比べて、ＭＯＳトランジ
スタのチャネル幅方向のフィールド酸化膜４のエッジ部
１ｅにおいて電子の濃度が低く反転層が形成されにくい
ことがわかる。これにより、本実施例のＬＯＣＯＳ構造
ではしきい値電圧の減少を抑制できることがわかる。そ
の結果、上記した逆ナローチャネル効果の発生を防止す
ることができる。なお、図６に示したバーズビークのな
い構造では、フィールド酸化膜４のエッジ部１ｅにおい
て電子の濃度が高く反転層が形成されやすい。その結
果、しきい値電圧が減少しやすい。さらに、チャネル幅
が減少するほどこの傾向は大きくなり、逆ナローチャネ
ル効果が発生する。
【００５６】つまり、バーズビーク部４ａをなくして図
６のような構造にするのは適切ではなく、図５に示すよ
うにバーズビーク長を減少する方向で最適化することが
ポイントである。
【００５７】ところで、バーズビーク部４ａとゲート酸
化膜５の下面とのなす鋭角側の角度θｊは、０＜θｊ≦
４５°の範囲にするのが望ましい。図７を用いてその理
由を説明する。図７を参照して、横軸には１００／θ
ｊ、縦軸にはチャネル幅Ｗ＝１．０μｍのときのしきい
値電圧Ｖthがとられている。評価した基本デバイスのし
きい値電圧Ｖthを０．３５Ｖとする。５％のＶthの減少
を許した場合、θｊは４５°以下に設定するのが望まし
いと言える。具体的には、Ｖth＝０．３５Ｖを５％減少
すると、Ｖth≒０．３３３Ｖになる。この場合の１００
／θｊは２．２２である。これからθｊを計算すると、
θｊ≒４５°となる。このことから、しきい値電圧の変
化を約５％以内に収めるためには、θｊを、０＜θｊ≦
４５°の範囲に設定するのが望ましい。
【００５８】次に、図１および図２に示した一実施例の
半導体装置のフィールド酸化膜の製造プロセスについて
説明する。
【００５９】まず、図８に示すように、Ｐ型シリコン基
板１の表面を熱酸化または過酸化水素（Ｈ2 Ｏ2 ）によ
る処理を行なうことによって１０〜１００Å程度の厚み
を有するシリコン酸化膜（ＳｉＯ2 膜）２１を形成す
る。シリコン酸化膜２１上に減圧ＣＶＤ法を用いてシリ
コン酸化膜２１の２〜８倍の膜厚を有するシリコンオキ
シナイトライド膜（ＳｉＯX ＮY 膜）２２を形成する。
そのシリコンオキシナイトライド膜２２上に減圧ＣＶＤ
法を用いてシリコンオキシナイトライド膜２２の２〜８
倍の膜厚を有するシリコン窒化膜（Ｓｉ3 Ｎ4 膜）３を
形成する。これにより、３層構造のマスクが形成され
る。
【００６０】次に、シリコン窒化膜３上の所定領域にフ
ォトレジスト（図示せず）を選択的に形成し、このフォ
トレジストをマスクとして異方性エッチングを行なう。
これにより図９に示すようなパターニングされたシリコ
ン窒化膜３、シリコンオキシナイトライド膜２２および
シリコン酸化膜２１が形成される。また、シリコン窒化
膜３の端面３ａ、シリコンオキシナイトライド膜２２の
端面２２ａおよびシリコン窒化膜２１の端面２１ａが形
成される。このパターニングに引続いて、基板１の表面
を所定の膜厚分だけ選択的にエッチングすることにより
除去することによって新たな基板表面１ｂを形成する。
端面１ａと新たな基板表面１ｂとの接続部分１ｃが形成
される。この後フォトレジストを除去する。このシリコ
ン基板１の除去する膜厚（リセス量）は、後に形成され
るフィールド酸化膜４の膜厚およびゲート電極層の膜厚
に応じて上記した式（１５）で示した範囲を満たすよう
な値が選択される。
【００６１】この後、シリコン窒化膜３をマスクとし
て、端面２２ａ、２１ａおよび１ａと、基板表面１ｂ
と、接続部分１ｃとに対して熱酸化が行なわれる。これ
により、図１０に示されるようなフィールド酸化膜４が
形成される。この後、リン酸（Ｈ 3 ＰＯ4 ）を用いたウ
ェットエッチングによりシリコン窒化膜３を除去する。
ＨＦ水溶液を用いたウエットエッチングによりシリコン
オキシナイトライド膜２２およびシリコン酸化膜２１を
連続的に除去する。これにより、図１１に示したような
形状となる。この後、通常の半導体装置たとえばＭＯＳ
ＬＳＩの標準的な工程に従って所望の半導体装置が得ら
れる。
【００６２】上記したプロセスにおいてシリコン窒化膜
３、シリコンオキシナイトライド膜２２およびシリコン
酸化膜２１の３層構造を採用するメリットについて説明
する。図１１に示した工程の後、ＭＯＳＦＥＴに使用さ
るゲート酸化膜（膜厚ｔOX＝１２ｎｍ）を定電流ストレ
ス法（ＣＣＳ評価）により評価した結果を図１２に示
す。図１２を参照して、このときのストレスは０．２Ａ
／ｃｍ2 であり、室温での評価である。図１２に示すよ
うに、このデータはシリコン酸化膜２１がある場合とな
い場合との比較であり、縦軸に累積不良率、横軸に絶縁
破壊に至るまでの単位面積当りの電荷量を示す。このデ
ータから明らかなように、シリコン酸化膜２１がある場
合の方がない場合に比べてゲート酸化膜の信頼性が向上
している。このことから、シリコン窒化膜３、シリコン
オキシナイトライド膜２２およびシリコン酸化膜２１の
３層構造の方が、シリコン窒化膜３およびシリコンオキ
シナイトライド膜２２の２層構造よりも、後に形成され
るゲート酸化膜の信頼性を向上させることができること
がわかる。これは、シリコン窒化膜およびシリコンオキ
シナイトライド膜の２層構造では図４２および図４３に
示したホワイトリボン１２が形成されることに起因する
ものである。
【００６３】膜構成を３層構造にすることによりゲート
酸化膜の信頼性が向上できるが、このときシリコンオキ
シナイトライド膜（ＳｉＯＮ膜）の組成（屈折率）が問
題となる。すなわち、ＳｉＯＮ膜２２の組成をＳｉＮ膜
３に近い組成にすると、図４３に示したホワイトリボン
１２が発生しやすくなる。その一方ＳｉＯＮ膜２２をＳ
ｉＯ2 膜に近い組成にすると耐酸化性が失われてバーズ
ビークの延びが大きくなる。したがって、ＳｉＯＮ膜２
２の組成は、その屈折率ｎがｎ＝１．４７〜１．７０の
範囲内になるように形成するのが望ましい。
【００６４】また、図８におけるシリコン酸化膜２１の
膜厚はできるだけ薄い方がバーズビーク長を短くする上
で望ましい。たとえば、現状のデザインルールが０．５
μｍレベルの半導体装置においてはバーズビーク長は
０．１５μｍ程度以下に抑える必要がある。この場合、
シリコン酸化膜２１の膜厚は１０〜１００Å程度にする
必要がある。また、このバーズビーク長を実現するため
にはシリコンオキシナイトライド膜２２をシリコン酸化
膜２１の２〜８倍の膜厚を有するように形成し、シリコ
ン窒化膜３をシリコンオキシナイトライド膜２２の膜厚
の２〜８倍の膜厚を有するように形成する必要がある。
【００６５】次に、図９に示した工程において基板表面
１ａと１ｂとのなす角度θｓｉについて検討する。θｓ
ｉがいくら以上である必要があるのか図１３および図１
４を用いて検討する。図１４は、θｓｉとθｉとの関係
を示した相関図である。前述した式（１５）のθｉが５
６．６°以下であるという条件を満たすためには、θｓ
ｉは４０°以上である必要がある。
【００６６】また、図９に示した工程において基板表面
１ａと１ｂとの接続部分１ｃの形状は図１５に示すよう
な丸型形状（角形状を持たない形状）が望ましい。図１
６は、接続部分１ｃが角形状の場合と丸型形状の場合と
の逆方向電圧と接合リーク電流との関係を示した相関図
である。図１６を参照して、角形状を持たない丸型形状
の方が接合リーク電流が少ないことがわかる。したがっ
て、図１５に示すように接続部分１ｃは丸型形状を持つ
のが好ましい。図１３および図１５に示した接続部分１
ｃの構造は、エッチングガスの種類および流量と、真空
度とを適当に調節することにより容易に形成可能であ
る。
【００６７】図２に示した一実施例の半導体装置を製造
する他の製造プロセスについて以下に説明する。図１７
を参照して、この方法では、シリコン基板１の表面を露
出させるだけでシリコン基板１をエッチングしない。後
に形成されるフィールド酸化膜４の膜厚およびゲート電
極の膜厚を適当に選ぶことによって、シリコン基板１の
表面を所定の膜厚分エッチングしない場合でも上述した
式（１５）を満たす構造を形成することができる。
【００６８】図１８は、図２に示した一実施例の半導体
装置のさらに他の製造プロセスを示す断面図であり、Ｓ
ｉＯＮ膜２２を部分的に残して残余部分２２ｂを形成す
る。この後選択酸化を行なってフィールド酸化膜４を形
成する。このような製造プロセスであっても、形成され
るフィールド酸化膜４の膜厚およびゲート電極の膜厚を
適当に選択すれば上述した式（１５）を満たす構造を得
ることが可能である。
【００６９】また、図１９に示す方法のように、シリコ
ン酸化膜２１とＳｉＯX ＮY 膜２２１の２層構造であっ
ても、ＳｉＯX ＮY 膜２２１の組成を上方にいくほどｘ
を小さくしてｙを大きくする組成にすれば、図８に示し
た３層構造と同様の効果を得ることができる。すなわ
ち、図２に示したような式（１５）を満たすＬＯＣＯＳ
構造を形成することができる。
【００７０】図２に示した本発明の一実施例のＬＯＣＯ
Ｓ構造には、電気的分離性能強化のためフィールド酸化
膜４の直下部にたとえばｐ+ 型のチャネルストッパ層を
形成してもよい。チャネルストッパ層を形成するプロセ
スはフィールド酸化膜４の形成前と形成後に行なう２通
りのプロセスがある。フィールド酸化膜４の形成前にチ
ャネルストッパ層を形成する場合は、図８に示したプロ
セスと図９に示したプロセスとの間で、図２０に示すよ
うに、レジスト１０１を形成した状態でたとえばボロン
（Ｂ）をシリコン基板１の表面にイオン注入する。図２
０はボロンを真上からイオン注入する場合で、注入プロ
ファイル１０４が形成される。また、図２１に示すよう
にボロンを斜め回転イオン注入法を用いてシリコン基板
１に注入してもよい。この場合、図２１に示すような注
入プロファイル１０５（１０５ａ，１０５ｂ）が得られ
る。
【００７１】フィールド酸化膜４の形成後にチャネルス
トッパ層を形成する場合には、図１１に示した工程の
後、図２２に示すようにフィールド酸化膜４越しにたと
えばボロンを真上からイオン注入する。この場合、図２
０に示されるような不純物プロファイル１０７が得られ
る。また、図２３に示すように斜め回転イオン注入法を
用いてチャネルストッパ層を形成してもよく、この場合
図２３に示されるような不純物プロファイル１０９が得
られる。
【００７２】
【発明の効果】以上のように、請求項１〜３に記載の発
明によれば、素子分離酸化膜の上部平坦性パラメータθ
ｉおよびｔu を最適化することによって、後に形成され
るゲート電極層のパターニング時のエッチングの際にエ
ッチング残が生じるのを防止することができ、その結果
ゲート電極層がショートするのを防止することができ
る。また、素子分離酸化膜の平坦性が改善されることか
ら、ゲート電極層のパターニング時の活性領域における
オーバーエッチ量が少なくなる。これにより、ゲート酸
化膜が削られてさらに基板表面が削られるのを防止する
ことができる。
【００７３】請求項４〜９に記載の半導体装置の製造方
法によれば、分離性能を維持しながらバーズビーク長が
低減されかつ上部平坦性が改善された素子分離酸化膜を
容易に形成することができる。
【図面の簡単な説明】
【図１】 本発明の一実施例による半導体装置を示した
平面図である。
【図２】 図１に示した半導体装置の１００−１００線
に沿った断面図である。
【図３】 上部平坦性パラメータｔU の最適化を説明す
るための断面図である。
【図４】 本発明の上部平坦性パラメータθｉおよびｔ
U の条件を満たす他の構造を有する半導体装置を示した
断面図である。
【図５】 図２に示した実施例のフィールド酸化膜の構
造においてゲート電極に５．０Ｖを印加した場合のゲー
ト電極直下の電子濃度分布を示した概略図である。
【図６】 θｊを９０°にしたフィールド酸化膜の構造
においてゲート電極に５．０Ｖを印加した場合のゲート
電極直下の電子濃度分布を示した概略図である。
【図７】 θｊとしきい値電圧Ｖthとの関係を示した相
関図である。
【図８】 図２に示した本発明の一実施例による構造の
製造プロセスを説明するための断面図である。
【図９】 図２に示した本発明の一実施例による構造の
製造プロセスを説明するための断面図である。
【図１０】 図２に示した本発明の一実施例による構造
の製造プロセスを説明するための断面図である。
【図１１】 図２に示した本発明の一実施例による構造
の製造プロセスを説明するための断面図である。
【図１２】 図８に示した３層構造においてシリコン酸
化膜がある場合とシリコン酸化膜がない場合とにおける
絶縁破壊までの電荷量と累積不良率との関係を示した相
関図である。
【図１３】 図９に示した工程におけるθｓｉの許容範
囲を説明するための断面図である。
【図１４】 θｓｉとθｉとの関係を示した相関図であ
る。
【図１５】 図９に示した工程における接続部分１ｃの
形状の好ましい例を説明するための断面図である。
【図１６】 接続部分が角形状である場合と丸型形状で
ある場合とにおける、逆方向電圧と接合リーク電流との
関係を示した相関図である。
【図１７】 図２に示した本発明の一実施例の構造を形
成するための他の製造プロセスの第１の例を示した断面
図である。
【図１８】 図２に示した本発明の一実施例の構造を形
成するための他の製造プロセスの第２の例を示した断面
図である。
【図１９】 図２に示した本発明の一実施例の構造を形
成するための他の製造プロセスの第３の例を示した断面
図である。
【図２０】 本発明のＬＯＣＯＳ構造においてチャネル
ストッパ層を形成するための製造プロセスの第１の例を
示した断面図である。
【図２１】 本発明のＬＯＣＯＳ構造においてチャネル
ストッパ層を形成するための製造プロセスの第２の例を
示した断面図である。
【図２２】 本発明のＬＯＣＯＳ構造においてチャネル
ストッパ層を形成するための製造プロセスの第３の例を
示した断面図である。
【図２３】 本発明のＬＯＣＯＳ構造においてチャネル
ストッパ層を形成するための製造プロセスの第４の例を
示した断面図である。
【図２４】 従来の半導体装置の製造プロセスを示した
断面図である。
【図２５】 従来の半導体装置の製造プロセスを示した
断面図である。
【図２６】 従来の半導体装置の製造プロセスを示した
断面図である。
【図２７】 従来の半導体装置の製造プロセスを示した
断面図である。
【図２８】 従来のＬＯＣＯＳ構造の斜視図である。
【図２９】 従来のネガティブアングル部を有するＬＯ
ＣＯＳ構造を示した断面図である。
【図３０】 従来のポリバッファＬＯＣＯＳ法を用いて
フィールド酸化膜を形成するプロセスのシミュレーショ
ンを示した断面図である。
【図３１】 従来のポリバッファＬＯＣＯＳ法を用いて
フィールド酸化膜を形成するプロセスのシミュレーショ
ンを示した断面図である。
【図３２】 従来のポリバッファＬＯＣＯＳ法を用いて
フィールド酸化膜を形成するプロセスのシミュレーショ
ンを示した断面図である。
【図３３】 従来のポリバッファＬＯＣＯＳ法を用いて
フィールド酸化膜を形成するプロセスのシミュレーショ
ンを示した断面図である。
【図３４】 従来のポリバッファＬＯＣＯＳ法を用いて
フィールド酸化膜を形成するプロセスのシミュレーショ
ンを示した断面図である。
【図３５】 従来のポリバッファＬＯＣＯＳ法を用いて
フィールド酸化膜を形成するプロセスのシミュレーショ
ンを示した断面図である。
【図３６】 従来のポリバッファＬＯＣＯＳ法を用いて
フィールド酸化膜を形成するプロセスのシミュレーショ
ンを示した断面図である。
【図３７】 従来のポリバッファＬＯＣＯＳ法を用いて
フィールド酸化膜を形成するプロセスのシミュレーショ
ンを示した断面図である。
【図３８】 従来のポリバッファＬＯＣＯＳ法を用いて
フィールド酸化膜を形成するプロセスのシミュレーショ
ンを示した断面図である。
【図３９】 従来のポリバッファＬＯＣＯＳ法を用いて
フィールド酸化膜を形成するプロセスのシミュレーショ
ンを示した断面図である。
【図４０】 従来のポリバッファＬＯＣＯＳ法を用いて
フィールド酸化膜を形成するプロセスのシミュレーショ
ンを示した断面図である。
【図４１】 従来のポリバッファＬＯＣＯＳ法を用いて
フィールド酸化膜を形成するプロセスのシミュレーショ
ンを示した断面図である。
【図４２】 従来の２層構造の膜を用いてフィールド酸
化膜を形成するための製造プロセスを説明するための断
面図である。
【図４３】 従来の２層構造の膜を用いてフィールド酸
化膜を形成した場合の欠点を説明するための断面図であ
る。
【符号の説明】
１ｆ 不連続ポイント、４ フィールド酸化膜、４ａ
バーズビーク部、５ゲート酸化膜、６ 多結晶シリコン
層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 横山 雄一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 森澤 建司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 後藤田 律子 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 村上 隆昭 兵庫県尼崎市塚口本町八丁目１番１号 三 菱電機株式会社半導体基礎研究所内 (72)発明者 濱本 哲 兵庫県尼崎市塚口本町八丁目１番１号 三 菱電機株式会社半導体基礎研究所内 (72)発明者 安村 賢二 兵庫県尼崎市塚口本町八丁目１番１号 三 菱電機株式会社半導体基礎研究所内 (72)発明者 伊藤 康悦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面上の所定領域に形成
    された素子分離酸化膜と、 前記半導体基板の主表面上の、前記素子分離酸化膜が形
    成されない領域のうちの所定領域に形成されたゲート絶
    縁膜と、 前記素子分離酸化膜上および前記ゲート絶縁膜上に延び
    るように形成されたゲート電極層とを備え、 前記ゲート電極層の厚みをｔG とし、 前記ゲート絶縁膜の上面から前記素子分離酸化膜の最大
    膜厚部の上面までの高さをｔU とし、 前記素子分離酸化膜の上面と前記ゲート絶縁膜の上面と
    のなす鋭角側の角度をθｉとした場合、 前記θｉおよびｔU は以下の範囲内にある、半導体装
    置。 ０≦θｉ≦５６．６° ０≦ｔU ≦０．８２ｔG
  2. 【請求項２】 前記素子分離酸化膜のバーズビーク部の
    下面と前記素子分離酸化膜のバーズビーク部以外の部分
    の下面との接続は数学的に不連続な接続である、請求項
    １に記載の半導体装置。
  3. 【請求項３】 前記素子分離酸化膜のバーズビーク部の
    下面と前記ゲート絶縁膜の下面とのなす鋭角側の角度は
    ４５°以下である、請求項１に記載の半導体装置。
  4. 【請求項４】 半導体基板上にシリコン酸化膜を形成す
    る工程と、 前記シリコン酸化膜上にシリコンオキシナイトライド膜
    を形成する工程と、 前記シリコンオキシナイトライド膜上にシリコン窒化膜
    を形成する工程と、 前記シリコン窒化膜、前記シリコンオキシナイトライド
    膜および前記シリコン酸化膜をエッチングすることによ
    りパターニングする工程と、 前記パターニングによって露出された前記半導体基板の
    表面をエッチングすることにより前記半導体基板の表面
    に凹部を形成する工程と、 前記半導体基板の凹部を選択的に酸化することにより素
    子分離酸化膜を形成する工程とを備えた、半導体装置の
    製造方法。
  5. 【請求項５】 前記シリコン酸化膜は過酸化水素を用い
    て形成する、請求項４に記載の半導体装置の製造方法。
  6. 【請求項６】 前記シリコンオキシナイトライド膜は、
    １．４７以上１．７０以下の屈折率を有している、請求
    項４に記載の半導体装置の製造方法。
  7. 【請求項７】 前記シリコン酸化膜は、１０〜１００Å
    の膜厚を有しており、 前記シリコンオキシナイトライド膜は、前記シリコン酸
    化膜の２〜８倍の膜厚を有しており、 前記シリコン窒化膜は、前記シリコンオキシナイトライ
    ド膜の２〜８倍の膜厚を有している、請求項４に記載の
    半導体装置の製造方法。
  8. 【請求項８】 前記凹部の底面端部の傾斜角は水平面に
    対して４０°以上である、請求項４に記載の半導体装置
    の製造方法。
  9. 【請求項９】 前記凹部の底面端部は丸形形状を有して
    いる、請求項４に記載の半導体装置の製造方法。
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DE19606682A DE19606682C2 (de) 1995-05-16 1996-02-22 Halbleitereinrichtung mit einem Elementisolationsoxidfilm, der eine flache Oberfläche aufweist, und Verfahren zur Herstellung einer solchen Halbleitereinrichtung
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100804458B1 (ko) * 2005-07-01 2008-02-20 샤프 가부시키가이샤 트랜지스터 및 트랜지스터 제조 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323139B1 (en) * 1995-12-04 2001-11-27 Micron Technology, Inc. Semiconductor processing methods of forming photoresist over silicon nitride materials
JP4027447B2 (ja) * 1996-04-24 2007-12-26 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100277878B1 (ko) * 1996-11-08 2001-02-01 김영환 트랜지스터의 구조 및 제조방법
US6424010B2 (en) 1996-11-15 2002-07-23 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having reduced power consumption without a reduction in the source/drain breakdown voltage
KR19980060540A (ko) * 1996-12-31 1998-10-07 김영환 화학 산화막을 이용한 소자분리막 제조방법
TW358236B (en) * 1997-12-19 1999-05-11 Nanya Technology Corp Improved local silicon oxidization method in the manufacture of semiconductor isolation
US6635530B2 (en) * 1998-04-07 2003-10-21 Micron Technology, Inc. Methods of forming gated semiconductor assemblies
JP2002270833A (ja) * 2001-03-14 2002-09-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6949448B2 (en) * 2003-04-01 2005-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Local oxidation of silicon (LOCOS) method employing graded oxidation mask
JP4138601B2 (ja) * 2003-07-14 2008-08-27 セイコーエプソン株式会社 半導体装置の製造方法
US20080099796A1 (en) * 2006-11-01 2008-05-01 Vora Madhukar B Device with patterned semiconductor electrode structure and method of manufacture
CN105405754B (zh) * 2014-06-30 2018-05-25 北大方正集团有限公司 一种半导体硅片及其平坦化方法、制备方法和半导体器件

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3886000A (en) * 1973-11-05 1975-05-27 Ibm Method for controlling dielectric isolation of a semiconductor device
JPS5275989A (en) * 1975-12-22 1977-06-25 Hitachi Ltd Production of semiconductor device
US4271423A (en) * 1979-01-05 1981-06-02 Texas Instruments Incorporated V-groove semiconductor device with buried channel stop
JPH0628281B2 (ja) * 1983-11-02 1994-04-13 ソニー株式会社 半導体装置の製造方法
US4539744A (en) * 1984-02-03 1985-09-10 Fairchild Camera & Instrument Corporation Semiconductor planarization process and structures made thereby
NL8401711A (nl) * 1984-05-29 1985-12-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin plaatselijk een verzonken oxidelaag is aangebracht.
JP2589065B2 (ja) * 1985-02-19 1997-03-12 三洋電機株式会社 半導体集積装置の製造方法
US4717677A (en) * 1985-08-19 1988-01-05 Motorola Inc. Fabricating a semiconductor device with buried oxide
JPS6272145A (ja) * 1985-09-25 1987-04-02 Toshiba Corp Ｍｏｓ集積回路装置およびその製造方法
JPS62263658A (ja) * 1986-05-12 1987-11-16 Toshiba Corp 半導体装置およびその製造方法
JPS6321848A (ja) * 1986-07-16 1988-01-29 Sanyo Electric Co Ltd 素子分離領域の形成方法
NL8700541A (nl) * 1987-03-06 1988-10-03 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een plak silicium plaatselijk wordt voorzien van veldoxidegebieden.
JPH01243447A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体装置の製造方法
JPH02312234A (ja) * 1989-05-26 1990-12-27 Mitsubishi Electric Corp 半導体装置の製造方法
FR2666174B1 (fr) * 1990-08-21 1997-03-21 Sgs Thomson Microelectronics Composant semiconducteur haute tension a faible courant de fuite.
EP0560985A1 (en) * 1991-10-01 1993-09-22 Hitachi, Ltd. Semiconductor integrated circuit device and manufacture thereof
JPH05267619A (ja) * 1992-01-23 1993-10-15 Toshiba Corp 半導体装置および半導体装置の製造方法
JPH05218192A (ja) * 1992-02-05 1993-08-27 Sharp Corp 半導体素子の製造方法
JPH0628282A (ja) * 1992-07-10 1994-02-04 Nec Corp ホットスタンバイシステム
KR970003893B1 (ko) * 1993-10-25 1997-03-22 삼성전자 주식회사 반도체 장치의 소자 분리 방법
KR970008354B1 (ko) * 1994-01-12 1997-05-23 엘지반도체 주식회사 선택적 식각방법
US5548147A (en) * 1994-04-08 1996-08-20 Texas Instruments Incorporated Extended drain resurf lateral DMOS devices
US5508532A (en) * 1994-06-16 1996-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with braded silicon nitride
US5686346A (en) * 1996-03-26 1997-11-11 Advanced Micro Devices, Inc. Method for enhancing field oxide thickness at field oxide perimeters

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100804458B1 (ko) * 2005-07-01 2008-02-20 샤프 가부시키가이샤 트랜지스터 및 트랜지스터 제조 방법
US7560775B2 (en) 2005-07-01 2009-07-14 Sharp Kabushiki Kaisha Transistor and transistor manufacturing method

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