JPH08250716A

JPH08250716A - 半導体装置の製造方法および半導体装置の製造装置

Info

Publication number: JPH08250716A
Application number: JP4757295A
Authority: JP
Inventors: Masaki Yamada; 雅基山田; Kazuya Ouchi; 和也大内; Kyoichi Suguro; 恭一須黒
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-07
Filing date: 1995-03-07
Publication date: 1996-09-27

Abstract

(57)【要約】【目的】シリサイド膜の酸化を防止できるシリサイドプ
ロセスを提供すること。【構成】シリコン基板１１上にチタン膜１７を形成する
工程と、このチタン膜１７上に窒化チタン保護膜１８を
形成する工程と、熱処理により、窒化チタン保護膜１８
とシリコン基板１１とを反応させ、Ｃ５４型の斜方結晶
構造のチタンシリサイド膜１９を形成する工程と、窒化
チタン保護膜１８を除去する工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、金属・半導体化合物膜
を有する半導体装置の製造方法および製造装置に関す
る。

【０００２】

【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。

【０００３】ＬＳＩ単体の性能向上は、集積度を高める
こと、つまり、素子の微細化により実現できる。しか
し、今後の超々大規模集積回路（ＵＬＳＩ）では、単に
縮小則にしたがった微細化では、寄生抵抗の影響から性
能向上は困難である。

【０００４】このような寄生抵抗の影響を低減できる技
術としては、ＭＯＳＦＥＴの場合であれば、サリサイド
技術がある。サリサイド技術によれば、シリサイド膜と
なる高融点金属膜の堆積と熱処理とにより、ソース・ド
レイン領域（不純物拡散層）上に、シリサイド膜を自己
整合的に形成でき、ソース・ドレイン領域の抵抗を１桁
以上低減できる。

【０００５】図１１に、従来のサリサイド技術を用いた
ＭＯＳＦＥＴの製造方法の工程断面を示す。まず、図１
１（ａ）に示すように、シリコン基板１０１の表面にフ
ィールド酸化膜１０２を形成し、次いでこのフィールド
酸化膜１０２により規定された素子形成領域のシリコン
基板１０１上に、ゲート酸化膜１０３、ゲート電極１０
４、ゲート保護膜１０５を形成する。この後、ゲート保
護膜１０５をマスクとして、不純物のイオン注入を行な
って、低濃度の浅いソース・ドレイン領域１０６ａを形
成する。

【０００６】次に同図（ａ）に示すように、ゲート側壁
絶縁膜１０７となるＳｉＮ_X やＳｉＯ₂ などの絶縁膜を
化学気相成長法（ＣＶＤ法）により全面に堆積した後、
この絶縁膜を反応性イオンエッチングにより全面エッチ
ングして、厚さ５０〜１５０ｎｍ程度のゲート側壁絶縁
膜１０７を形成する。

【０００７】次にシリコン基板１０１の表面の汚染物を
酸性やアルカリ性の溶液により除去し、この清浄なシリ
コン基板１０１の表面に薄いシリコン酸化膜を形成した
後、ゲート保護膜１０５およびゲート側壁絶縁膜１０７
をマスクとして、不純物のイオン注入を行なって、高濃
度の深いソース・ドレイン領域１０６ｂを形成する。し
かる後、熱処理（アニール）により不純物を電気的に活
性化させる。

【０００８】次にソース・ドレイン領域１０６ａ，１０
６ｂの表面の上記薄いシリコン酸化膜を希弗酸系のエッ
チング液で除去し、純水により洗浄した後、シリコン基
板１０１を大気に取り出し、窒素を吹き付けながら乾燥
させる。

【０００９】次にシリコン基板１０１を真空装置内にセ
ットした後、図１１（ｂ）に示すように、厚さ２０〜３
０ｎｍ程度の薄いチタン膜１０８、厚さ７０ｎｍ程度の
窒化チタン保護膜１０９をスパッタ法により全面に形成
する。

【００１０】ここで、チタン膜１０８が薄いのは、ソー
ス・ドレイン領域が浅いため、厚いシリサイド膜を形成
すると、接合リークが生じるからである。次にシリコン
基板１０１を真空装置から大気に取り出し、専用のラン
プアニール装置を用いて６００〜７５０℃、３０〜６０
秒間の低温のＲＴＡ（Rapid Thermal Anneal）を行なっ
て、図１１（ｃ）に示すように、ソース・ドレイン領域
１０６ｂの表面にチタンシリサイド（ＴｉＳｉ₂ ）膜１
１０を自己整合的に形成する。

【００１１】ここで、低温のＲＴＡを行なっているの
で、チタン膜１０８には高抵抗の相（Ｃ４９型の斜方結
晶構造）が存在する。ここで、高温のＲＴＡを行なえ
ば、完全に低抵抗の相であるＣ５４型の斜方結晶構造に
相転移できるが、この場合、ブリッジングと呼ばれるシ
リサイドによるソース・ドレイン領域とゲート電極との
短絡という問題が生じる。低抵抗な相（Ｃ５４型の斜方
結晶構造）への相転移温度が上昇するのは、チタン膜１
０８が薄いからである。

【００１２】この後、処理ブースにて硫酸、塩酸および
アンモニア水のいずれかと過酸化水素水との混合液を用
いて、フィールド酸化膜１０２、ゲート保護膜１０５等
の絶縁膜上に残った未反応のチタン膜（不図示）、絶縁
膜とチタン膜１０８との反応生成物（不図示）、窒化チ
タン保護膜１０９をエッチング除去して、ソース・ドレ
イン領域１０６ｂ上に厚さ３５〜６５ｎｍ程度のチタン
シリサイド膜１１０を残す。

【００１３】この段階では、チタンシリサイド膜１１０
はまだ完全には低抵抗相のＣ５４型の斜方結晶構造に相
転移していないので、再度専用のアニール装置を用いて
８５０〜９００℃、２０秒間の高温のＲＴＡを行なっ
て、チタンシリサイド膜１１０を完全に低抵抗相のＣ５
４型の斜方結晶構造にする。

【００１４】しかしながら、この種の従来のサリサイド
技術を用いたＭＯＳＦＥＴの製造方法には以下のような
問題がある。まず、未反応のチタン膜、反応生成物、窒
化チタン保護膜１０９を除去した後に、高温のＲＴＡを
行なって、チタンシリサイド膜１１０を完全に低抵抗相
のＣ５４型の斜方結晶構造にしても、チタンシリサイド
膜１１０による低抵抗化が困難であるという問題があっ
た。

【００１５】また、サリサイド技術を浅いソース・ドレ
イン領域に適用するため、低温のＲＴＡ、高温のＲＴＡ
の二つがＲＴＡが必要になり、プロセスが増加するとい
う問題もある。さらに、必要な装置も多数に及ぶ。例え
ば、前処理装置、乾燥機、スパッタ装置、アニール装置
が必要となる。

【００１６】しかも、装置間でのシリコン基板（ウエ
ハ）の移動に多くの時間がかかり、また、装置が使用さ
れるまでの間に待ち時間が多くなってしまう。その結
果、工期が長くなり装置コストも高くなる。さらに、問
題が起きたときに行なう対策がかなり遅れて打たれるこ
とになる。

【００１７】従来のサリサイド技術によりシリサイド膜
を自己整合的に形成する場合の時間を見積もると、シリ
サイド膜となる高融点金属膜をスパッタする前の前処理
（自然酸化膜の除去）から高温のＲＴＡ終了まで、２５
枚のウエハを処理するのにかかる時間を合計すると、装
置間の待ち時間を別にして５１８分になる。

【００１８】一方、各々のプロセスを部分的にドッキン
グさせる試みは、本発明とは異なる目的であるが提案さ
れている。例えば、シリコン基板の表面上に高融点金属
膜を形成する前に、無水弗酸とメチルアルコールまたは
エチルアルコールとの混合液を蒸発させて、シリコン基
板の表面を処理することにより、シリコン基板の表面の
自然酸化膜を除去する方法が提案されている（特開平６
−２９２３５）。

【００１９】発明者等の検討では、この処理が自然酸化
膜の除去に有効であることを確認しているが、シリコン
基板を大気に取り出したときに、シリコン基板の表面が
再び酸化されることも明らかになり、シリサイド膜によ
る低抵抗化は困難である。

【００２０】大気を構成している気体は、約８０％が窒
素、２０％酸素であるが、水蒸気も存在する。ここで、
水蒸気の分圧が１ｐｐｂ未満であれば、酸素中でもシリ
コン基板の表面は安定である。

【００２１】しかし、水蒸気の分圧が高いと、シリコン
基板の表面を終端しているＨやＦがＯやＯＨで置き換え
られる。このため、シリコン基板の表面の自然酸化膜を
除去した後は、高真空中か、水蒸気分圧の低い不活性ガ
ス雰囲気中を搬送して金属の成膜室までシリコン基板を
運ばなくてはならない。

【００２２】また、自然酸化膜の除去を行なう容器を開
放した時の安全性を考慮すると、無水弗酸とアルコール
との混合液の蒸気により自然酸化膜の除去する場合に
は、容器の内壁や内蔵物に付着したＨＦが蒸発し、この
ＨＦ蒸気により人体が悪影響を受けるという問題があ
る。さらに、ＨＦが付着する場所での金属材料腐食の問
題も生じる。

【００２３】一方、金属膜のスパッタ室と熱処理室とを
搬送系を介し接続して、高融点金属膜とシリサイド膜と
を連続的に形成する方法が提案されている（Proceeding
sof 1lth International VLSI Multilevel Interconnec
tion Conference、p.389(1994)）。

【００２４】これは、シリコン基板の表面を希弗酸によ
り前処理した後に大気に取り出し、スパッタ室でチタン
膜を成膜し、フロッグレッグ（ｆｒｏｇ−ｌｅｇ）方式
の搬送系を用いて熱処理室に移動させた後、窒素中での
６７５℃、１２０秒の熱処理により、シリサイド膜を形
成するという方法である。

【００２５】この方法の場合、シリコン基板の表面の前
処理が湿式処理のため、シリコン基板から水が除去され
る過程で、水ガラスがシリコン基板の表面に析出するの
で、シリコン基板の表面の清浄度の制御が難しい。した
がって、この場合も、シリサイド膜による低抵抗化は困
難である。

【００２６】

【発明が解決しようとする課題】上述の如く、微細化が
進むと、サリサイド技術を用いても、シリサイド膜の表
面の酸化や、シリコン基板の表面の汚染（酸化、水ガラ
スの析出）により、シリサイド膜による低抵抗化が困難
であるという問題があった。

【００２７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、微細化が進んでも、金
属・半導体化合物膜により低抵抗化を図れる半導体装置
の製造方法および製造装置を提供することにある。

【００２８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る半導体装置の製造方法（請求項１）
は、表面に半導体領域を有する基板の該半導体領域上に
金属膜を形成する工程と、この金属膜上に保護膜を形成
する工程と、熱処理により前記金属膜と前記半導体領域
とを反応させ、前記金属膜の構成金属と前記半導体領域
の構成半導体とからなる金属・半導体化合物膜を形成
し、かつこの金属・半導体化合物膜の結晶構造または組
成のうち、前記金属・半導体化合物の耐酸化性が最も高
くなる結晶構造または組成になるように、前記熱処理を
制御する工程と、前記保護膜を除去する工程とを有する
ことを特徴とする。

【００２９】また、本発明に係る他の半導体装置の製造
方法（請求項２）は、上記発明（請求項１）において、
基板がシリコン基板、前記金属・半導体化合物膜がＣ５
４型の斜方結晶構造のＴｉＳｉ₂ 膜であることを特徴と
する。

【００３０】また、本発明に係る他の半導体装置の製造
方法（請求項３）は、上記発明（請求項１）において、
半導体基板がシリコン基板、前記金属・半導体化合物膜
がＣｏＳｉ₂ 膜であることを特徴とする。

【００３１】また、本発明に係る他の半導体装置の製造
方法（請求項４）は、表面に半導体領域を有する基板の
該半導体領域の表面の酸化膜を化学反応により除去する
第１の工程と、前記半導体領域上に金属膜を形成する第
２の工程と、熱処理により前記金属膜と前記半導体領域
とを反応させ、前記金属膜の構成金属と前記半導体領域
の構成半導体とからなる金属・半導体化合物膜を形成す
る第３の工程とを有し、前記第１の工程から第３の工程
までの工程中に、前記基板を大気に晒さないことを特徴
とする。

【００３２】また、本発明に係る他の半導体装置の製造
方法（請求項５）は、上記発明（請求項４）において、
前記第１の工程が、化学反応によるウエット処理を行な
った後、化学反応によるドライ処理を行なう工程である
ことを特徴とする。

【００３３】また、本発明に係る半導体装置の製造装置
（請求項６）は、表面に半導体領域を有する基板の該半
導体領域の表面の酸化膜を化学反応により除去する第１
の処理容器と、この第１の処理容器に気密に接続され、
前記半導体領域上に金属膜を形成する第２の処理容器
と、この第２の処理容器に気密接続され、熱処理により
前記金属膜と前記半導体領域とを反応させ、前記金属膜
の構成金属と前記半導体領域の構成半導体とからなる金
属・半導体化合物膜を形成する第３の処理容器とを備え
たことを特徴とする。

【００３４】

【作用】本発明者等の研究によれば、高抵抗であるＣ４
９型の斜方結晶のチタンシリサイド（ＴｉＳｉ₂ ）は、
低抵抗であるＣ５４型の斜方結晶のチタンシリサイド
（ＴｉＳｉ₂ ）よりも、酸化され易いことが分かった。

【００３５】このため、従来の方法、つまり、窒化チタ
ン保護膜等の除去後に、Ｃ４９型の斜方結晶のチタンシ
リサイド膜をＣ５４型の斜方結晶のチタンシリサイド膜
に変える場合には、窒化チタン保護膜等の除去の際に、
チタンシリサイド膜の表面が強く酸化されるので、Ｃ５
４型の斜方結晶のチタンシリサイド膜に変わっても、低
抵抗化は図れない。

【００３６】また、ＣｏＳｉはＣｏＳｉ₂ よりも高抵抗
で酸化され易いことが分かった。そこで、本発明（請求
項１〜請求項３）は、上記知見に基づき、保護膜の除去
の前に、熱処理により、高耐酸化性の結晶構造または組
成を有する金属・半導体化合物膜を形成するようにして
いる。

【００３７】したがって、本発明（請求項１〜請求項
３）によれば、保護膜を除去する際における金属・半導
体化合物膜の酸化による抵抗上昇を防止できるので、低
抵抗の金属・半導体化合物膜を形成でき、低抵抗化を図
れる。

【００３８】本発明（請求項４、請求項５）によれば、
第１の工程から第３の工程の間に基板が大気に晒される
ことがない。したがって、基板の半導体領域、金属・半
導体化合物膜に自然酸化膜が形成されないので、金属・
半導体化合物膜の抵抗上昇を防止できる。

【００３９】また、本発明（請求項６）によれば、第１
〜第３の処理容器は、処理手順の順に接続されているの
で、第１の処理容器から第２の処理容器、第２の処理容
器から第３の処理容器に基板を搬送する際に、基板を大
気に晒さずに済む。したがって、搬送時に基板の半導体
領域、金属・半導体化合物膜に自然酸化膜が形成されな
いので、金属・半導体化合物膜の抵抗上昇を防止でき
る。

【００４０】

【実施例】以下、図面を参照しながら実施例を説明す
る。（第１の実施例）図１は、本発明の第１の実施例に係る
ＭＯＳＦＥＴの製造方法を示す工程断面図である。

【００４１】まず、図１（ａ）に示すように、単結晶の
シリコン基板１１の表面にフィールド酸化膜１２を熱酸
化により形成する。次に同図（ａ）に示すように、フィ
ールド酸化膜１２により囲まれた素子形成領域のシリコ
ン基板上１１に、ゲート酸化膜１３となるシリコン酸化
膜、下部ゲート電極１４ａとなる多結晶シリコン膜、上
部ゲート電極１４ｂとなるタングステン膜を順次形成し
た後、このタングステン膜上に窒化シリコンからなるマ
スクパターン１４ｃを形成する。

【００４２】次に同図（ａ）に示すように、マスクパタ
ーン１４ｃをエッチングマスクとして、上記シリコン酸
化膜積／多結晶シリコン膜／タングステン膜をエッチン
グして、ゲート酸化膜１３、下部ゲート電極１４ａ、上
部ゲート電極１４ｂを形成する。

【００４３】次に図１（ｂ）に示すように、低濃度の浅
いソース・ドレイン領域１６ａを形成するために、マス
クパターン１４ｃをマスクとして、不純物のイオン注入
を行なう。この後、全面に窒化シリコン膜１５をＣＶＤ
法により形成し、この窒化シリコン膜１５をＲＩＥ等の
異方性エッチングにより全面エッチングし、ゲート部の
側壁に窒化シリコン膜１５を選択的に残置して、ゲート
側壁絶縁膜１５ａを形成する。

【００４４】次に同図（ｂ）に示すように、高濃度の深
いソース・ドレイン領域１６ｂを形成するために、ゲー
ト電極１４およびゲート側壁絶縁膜１５ａをマスクとし
て、不純物のイオン注入を行なった後、アニールにより
ソース・ドレイン領域１６ａ，１６ｂの不純物を活性化
する。

【００４５】次に同図（ｂ）に示すように、シリコン基
板１１の表面の自然酸化膜を弗酸系処理により除去した
後、全面にチタン膜１７、窒化チタン保護膜１８を順次
形成する。窒化チタン保護膜１８は、チタン膜１７の酸
化防止、後工程で形成されるチタンシリサイド膜の表面
が凹凸状になるのを防止するための膜である。

【００４６】次に図１（ｃ）に示すように、大気圧以上
の圧力の不活性ガス雰囲気中で熱処理を行なうことによ
り、シリコン基板１１の露出面に、全てがＣ５４型の斜
方結晶構造のチタンシリサイド（ＴｉＳｉ₂ ）膜１９を
形成する。このとき、シリコン基板１１以外と接触する
チタン膜１７は反応せずに、チタン膜１７ｂ、窒化チタ
ン膜１８として残留する。上記熱処理は、例えば、シリ
コン基板が収容した反応室内にパージガスとしてのＮ₂
ガスを供給しながら行なう。

【００４７】ここで、上記熱処理は、ソース・ドレイン
領域１６ａ，１６ｂの形成方法によって異なる。これは
形成方法の違いによってＣ４９構造とＣ５４構造とが混
在したチタンシリサイド膜１９あるいは全てがＣ５４構
造のチタンシリサイド膜１９が形成されるからである。

【００４８】具体的には、チタン膜１７、窒化チタン保
護膜１８を形成する前に、酸化膜を通してイオン注入
し、活性化アニールを行なってソース・ドレイン領域１
６ａ，１６ｂを形成した場合には、７５０℃、３０秒以
上の熱処理を行なう。

【００４９】また、酸化膜を通してイオン注入し、活性
化アニールを行なわないでソース・ドレイン領域１６
ａ，１６ｂを形成した場合には、７５０℃、４０秒以上
の熱処理を行なう。

【００５０】また、酸化膜なしでイオン注入し、活性化
アニールを行なってソース・ドレイン領域１６ａ，１６
ｂを形成した場合には、７５０℃、２５秒以上の加熱処
理を行なう。

【００５１】また、酸化膜なしでイオン注入し、活性化
アニールを行なわないでソース・ドレイン領域１６ａ，
１６ｂを形成した場合には、７５０℃、２０秒以上の熱
処理を行う。

【００５２】上記熱処理の温度、時間はチタン膜１７の
膜厚によって異なる。図２は、上記熱処理の温度と上記
熱処理の時間とチタン膜１７の膜厚との関係を示す特性
図である。図２から、例えば、チタン膜１７の膜厚が２
０ｎｍであれば、熱処理の温度が７００℃、７５０℃、
８００℃の場合、熱処理の時間はそれぞれ９００秒、３
０秒、１０秒以上となる。

【００５３】次に図１（ｄ）に示すように、Ｈ₂ ＳＯ₄
とＨ₂ Ｏ₂ との１：１の混合液をエッチャントとして用
いて、未反応のチタン膜１７ａ、窒化チタン膜１８を常
温で剥離する。その結果、ソース・ドレイン領域１６ｂ
上に自己整合的にチタンシリサイド（ＴｉＳｉ₂ ）膜１
９が形成される。

【００５４】このとき、チタンシリサイド（ＴｉＳｉ
₂ ）膜１９の表面の酸化量をＡＥＳ分析により調べてみ
た。図３にその分析を示す。なお、図３には従来方法に
よるチタンシリサイド（ＴｉＳｉ₂ ）膜の表面の酸化量
（酸素濃度）も載せてある。

【００５５】図３から、本発明のチタンシリサイド膜
は、どの深さ（チタンシリサイド膜の表面からの深さ）
においても、従来のチタンシリサイド膜よりも、酸化濃
度が低いことが分かる。すなわち、本発明によれば、未
反応のチタン膜１７ａ、窒化チタン膜１８の剥離工程に
おけるチタンシリサイド膜１９の酸化を十分に抑制でき
るようになる。

【００５６】このような効果が得られたのは、未反応の
チタン膜１７ａ、窒化チタン膜１８を剥離する前に、チ
タンシリサイド膜１９の全体が酸化が起こり難い構造で
あるＣ５４型の斜方結晶構造になっているからである。

【００５７】一方、従来方法の場合、未反応のチタン
膜、窒化チタン膜を剥離する前のチタンシリサイド膜は
酸化が起こり易いＣ４９型であるからである。図４は、
本発明の方法、従来方法により得られたチタンシリサイ
ド（ＴｉＳｉ₂ ）膜に施す熱処理の温度（熱処理温度）
とチタンシリサイド（ＴｉＳｉ₂ ）膜の表面に凝集の起
こる時間との関係を示す図である。

【００５８】図４から、本発明のチタンシリサイド膜
は、熱処理温度に関係なく、従来方法のチタンシリサイ
ド膜よりも凝集が起こる時間が長いことが分かる。すな
わち、本発明によれば、耐熱性の高いチタンシリサイド
膜が得られ（例えば、熱処理温度が８００℃であれば、
従来方法に比べて約２倍耐熱性が高くなる）、これによ
り、チタンシリサイド膜形成後の熱工程に制約されるこ
となく、安定したプロセスが可能となる。したがって、
チタンシリサイド膜形成後の熱工程に制約されることな
く、安定したプロセスが可能となる。

【００５９】このような耐熱性向上および上記熱酸化防
止の効果により、ソース・ドレイン領域１６ａ，１６ｂ
（拡散層）の深さが０．１５μｍ以下、チタンシリサイ
ド膜の厚みが０．０５μｍ以下の微細サイズでも、低抵
抗で高耐熱性のＭＯＳＦＥＴの作成が可能となる。

【００６０】なお、本実施例では、シリサイド形成用の
金属膜としてＩＶa 族であるチタン膜を用いたが、Ｖ、
ＶＩa 族の金属元素の膜でも良く、また、ニッケル、パ
ラジウム、白金、コバルト等の遷移金属の膜でも良い。

【００６１】ここで、コバルト（Ｃｏ）膜の場合には、
熱処理により組成比を制御して、低抵抗で酸化され難い
ＣｏＳｉ₂ 膜を形成する。また、本実施例では、保護膜
として窒化チタン（ＴｉＮ）膜を用いたが、チタンタン
グステン（ＴｉＷ）膜等のシリサイド膜に対して選択的
に除去可能で、かつシリサイド形成用の金属膜と反応し
ない膜であれば、金属や金属化合物以外の膜でも良い。

【００６２】また、熱処理の雰囲気は、Ｎ₂ ガスやＡｒ
ガスのような不活性ガス雰囲気に限定されるものでは
く、要はシリサイド膜と反応が起こらないようなガス雰
囲気であれば良い。（第２の実施例）図５は、本発明の第２の実施例に係る
半導体装置の製造装置（半導体製造装置）の概略構成を
示す模式図である。

【００６３】この半導体製造装置は、基本的には枚葉式
であり、大きく分けて、前処理容器２１（第１の処理容
器）と、この前処理容器２１に接続された導入容器２２
と、この導入容器２２に接続された成膜容器２３（第２
の処理容器）と、この成膜容器２３に接続された熱処理
容器２４（第３の処理容器）と、この熱処理容器２４に
接続された剥離容器２５と、この剥離容器２５に接続さ
れた取出し容器２６とから構成されている。

【００６４】すなわち、被処理基体（半導体基板、ウェ
ハ）の処理の順番と、容器の配列の順番とが一致してい
る。また、前処理容器２１、導入容器２２、成膜容器２
３、熱処理容器２４は、剥離容器２５、取出し容器２６
は線状に配置されており、被処理基体は容器の配列方向
に平行にベルトコンベア方式に搬送されるようになって
いる。

【００６５】前処理容器２１は、被処理基体の表面の自
然酸化膜を除去する容器で、自然酸化膜にＨＦ蒸気を当
てるところと、被処理基体を水洗処理するところとから
構成されている。水洗処理に用いる水は、溶存酸素濃度
が１０ｐｐｂ以下に制御された純水である。

【００６６】なお、前処理容器２１の雰囲気は、処理し
た被処理基体が再度酸化されないように、窒素またはＡ
ｒなどの不活性ガス雰囲気であり、酸素分圧は１０ｐｐ
ｂ以下の低分圧に制御されていることが望ましい。

【００６７】次に上記の如く構成された半導体製造装置
を用いたシリサイド膜の形成方法について説明する。図
７はこの形成方法のプロセスフローを示す図である。ま
ず、シリコン基板を前処理容器２１に収容し、３９．６
％濃度のＨＦ蒸気をシリコン基板の表面に垂直方向から
流して、シリコン基板の表面の自然酸化膜を化学反応に
よるドライ処理により除去する。このとき、前処理容器
２１内の圧力は１気圧程度とする。この後、シリコン基
板を水洗処理する。

【００６８】なお、もともとシリコン基板の表面に厚さ
１ｎｍ以上の自然酸化膜が存在すると、ＨＦ蒸気を当て
ても自然酸化膜はシリコン露出部のエッヂ部分に集まっ
てしまう。このエッジ部のシリコン酸化物の粒子は、パ
ーティクルの原因となる。

【００６９】このような不都合を防止するには、シリコ
ン基板にＨＦ蒸気を当て、シリコン基板を水洗処理し、
シリコン基板を乾燥した後、再びシリコン基板にＨＦ蒸
気を当てれば良い。これにより、シリコン露出部分から
シリコン酸化物の粒子を完全に取り除くことができる。

【００７０】これら一連の処理（ＨＦ蒸気処理、水洗処
理、ＨＦ蒸気処理）はそれぞれ別の箇所で行っなても良
いが、前処理容器２１の大きさを小さくするためには、
１箇所で行なうことが望ましい。

【００７１】図１０に、上記一連の処理を１箇所で行な
うことができる前処理容器２１の模式図を示す。図中、
前処理容器２１の下部には、シリコン基板を載置する回
転可能な支持台４２が設けられている。この支持台４２
はシリコン基板をその裏面から吸引し、回転時のシリコ
ン基板の移動を防止できるようになっている。

【００７２】一方、前処理容器２１の上部には、ＨＦ蒸
気を導入するシャワーヘッド４３が設けられており、こ
のシャワーヘッド４３と支持台４２との間には、水洗処
理に使用する水を供給するための水サプライア４４と、
酸素など酸化性のガス不純物が１０ｐｐｂ以下に制御さ
れた高純度の窒素やＡｒ等の不活性ガスを供給するため
のガスサプライア４６が設けられている。

【００７３】水サプライア４４、ガスサプライ４６には
それぞれ第１の回転制御部４５、第２の回転制御部４７
が設けられており、これらにより、自然酸化膜の除去を
行なわないときに、水サプライア４４、ガスサプライ４
６をシリコン基板から離れた所定の位置に待機させてお
くことができる。

【００７４】次に自然酸化膜が除去されたシリコン基板
を大気に晒さずに前処理容器２１から導入容器２２に搬
送した後、この導入容器２２の真空引きを行なう。この
搬送は高真空中または水蒸気分圧の低い不活性ガス雰囲
気中で行なう。

【００７５】次にシリコン基板を大気に晒さずに導入容
器２２から成膜容器２３に搬送した後、この成膜容器２
３内でシリコン基板上にチタン膜、窒化チタン保護膜を
スパッタ法により形成する。この搬送は高真空中または
水蒸気分圧の低い不活性ガス雰囲気中で行なう。

【００７６】このとき、成膜容器２３内の圧力は、例え
ば、１０^-5Ｐａ程度とする。また、上記スパッタは、シ
リコン基板に残存しているＨ，Ｆが除去される条件でも
良いし、除去されない条件でも良い。上記Ｈ，Ｆは自然
酸化膜の除去工程の際に用いたＨＦ蒸気によるものであ
る。

【００７７】次にチタン膜、窒化チタン保護膜が形成さ
れたシリコン基板を大気に晒さずに成膜容器２３から熱
処理容器２４に搬送した後、この熱処理容器２４内でシ
リコン基板を真空加熱（熱処理）を施すことにより、シ
リコン基板の表面にチタンシリサイド膜を形成する。こ
の搬送は高真空中または水蒸気分圧の低い不活性ガス雰
囲気中で行なう。

【００７８】このとき、上記真空加熱の温度、時間は、
例えば、それぞれ、７５０℃、６０秒とし、また、熱処
理容器２４内の圧力は、例えば、１０^-3Ｐａ程度とす
る。また、チタン膜、窒化チタン保護膜の成膜時にＨ，
Ｆを除去しない場合でも、この真空加熱時にＨ，Ｆは除
去される。この真空加熱を減圧雰囲気中で行なう場合に
は取出し容器２５がベント室（Ｌｏａｄｏｕｔ室）と
なる。熱処理を１気圧以上で行うときにはベント室を熱
処理室よりも上流側に設けることが望ましい。

【００７９】次にチタンシリサイド膜が形成されたシリ
コン基板を熱処理容器２４から剥離容器２５に搬送した
後、この剥離容器２５内で、窒化チタン保護膜、未反応
のチタン膜をプラズマ処理等のドライ処理により剥離す
る。

【００８０】最後、取出し室２５からシリコン基板を取
り出して、室顕微鏡検査によりチタンシリサイド膜の良
否判定を行なう。本実施例によれば、各容器が処理手順
の順に接続されているので、自然酸化膜の除去してから
チタンシリサイド膜を形成するまでの工程において、シ
リコン基板を大気に晒さずに済むので、再酸化によるシ
リサイド膜の抵抗上昇を防止できる。

【００８１】また、本実施例の場合、未反応のチタン膜
の剥離がドライ処理によるものなので、希弗酸による従
来のウエット前処理の場合のように、シリコン基板の表
面に水ガラスが析出し、シリコン基板の表面の清浄度の
制御が困難になるという問題は生じない。

【００８２】さらにまた、本実施例の場合、各容器間の
シリコン基板の搬送はベルトコンベア方式によるものな
ので、従来の半導体製造装置、つまり、搬送室の周辺に
クラスタ状にプロセスチャンバを配置し、シリコン基板
の搬送がフロッグレッグ方式のものであるマルチチャン
バ装置に比べて、以下のような利点がある。

【００８３】すなわち、従来のマルチチャンバ装置の場
合、搬送がフロッグレッグ方式によるものなので、チャ
ンバ数が４以上になると、搬送時間が長くなるという問
題がある。また、フロッグレッグを２対以上にすると、
フロッグレッグの移動制御が困難になり、これによって
も、搬送時間が長くなるという問題が生じる。

【００８４】しかし、本実施例のベルトコンベア方式の
移動を用いた半導体製造装置によれば、上記問題は生じ
ない。本実施例の半導体製造装置の搬送時間は従来のマ
ルチチャンバ装置のそれの５０％以下になる。

【００８５】また、本実施例の半導体製造装置を用いて
２５個のシリコン基板を処理する場合、ＨＦ蒸気処理か
ら窒化チタン保護膜および未反応のチタン膜の剥離まで
の工程に要する時間は２００分、顕微鏡検査に要する時
間は１０分であるので、チタンシリサイド膜の形成に係
るプロセス時間は２１０分となる。

【００８６】一方、上記従来のマルチチャンバ装置を用
いて２５個のシリコン基板を処理する場合、チタンシリ
サイド膜の形成に係るプロセス時間は５１８分となる。
この従来のチタンシリサイド膜の形成方法のプロセスフ
ローを図８に示す。

【００８７】図中、前処理（ＮＣＢ）はアルカリ系処理
および希弗酸処理による自然酸化膜の除去を示し、ま
た、ウエットＴｉＮ剥離はＨ₂ ＳＯ₄ とＨ₂ Ｏ₂ との混
合液によるものである。この例の場合、本実施例によれ
ば、チタンシリサイド膜の形成に係るプロセス時間を従
来のそれの４０％程度に短縮できる。（第３の実施例）図６は、本発明の第３の実施例に係る
半導体製造装置の概略構成を示す模式図である。

【００８８】この半導体製造装置は、枚葉式であり、大
きく分けて、前処理容器２１と、この前処理容器２１に
接続された導入容器２２と、この導入容器２２に接続さ
れた第１の成膜容器２３₁ と、この第１の成膜容器２３
₁ に接続された第２の成膜容器２３₂ と、この第２の成
膜容器２３₂ に接続された熱処理容器２４と、この熱処
理容器２４に接続された剥離容器２５と、この剥離容器
２５に接続された取出し容器２６とから構成されてい
る。

【００８９】すなわち、被処理基体（半導体基板、ウェ
ハ）の処理の順番と、容器の配列の順番とが一致してい
る。また、前処理容器２１、導入容器２２、第１の成膜
容器２３₂ 、第２の成膜容器２３₂ 、熱処理容器２４、
剥離容器２５、熱処理容器２６は直線状に配置され、被
処理基体は容器の配列方向に平行にベルトコンベア方式
に搬送されるようになっている。また、この搬送は高真
空中または水蒸気分圧の低い不活性ガス雰囲気中で行な
われる。

【００９０】本実施例の半導体製造装置が第２の実施例
のそれと異なる点は、成膜容器が第１の成膜容器２３₁
と第２の成膜容器２３₂ との２個に増えていることにあ
る。すなわち、本実施例では、チタン膜を成膜する成膜
容器（第１の成膜容器２３₁）と窒化チタン膜を成膜す
る成膜容器（第２の成膜容器２３₂ ）とを別個にするこ
とにより、チタンシリサイド膜の形成に係るプロセス時
間をさらに短縮することにある。

【００９１】また、シリコン基板、ウエハ等の被処理基
体は一枚ずつ処理する。その理由はもっとも時間がかか
るプロセス（導入容器２２および取出し容器２６の真空
引きと（不活性ガスによる大気圧化）で処理スピードが
律速されるからである。

【００９２】次に上記半導体製造装置を用いたチタンシ
リサイド膜の形成方法について説明する。まず、前処理
容器２１内でシリコン基板に２秒間のＨＦ蒸気処理、約
６０秒間の水洗、乾燥、２秒間の再度ＨＦ蒸気処理を順
次施すことにより、シリコン基板の表面の自然酸化膜を
除去するこの前処理にかかる時間は約２分。

【００９３】次に自然酸化膜が除去されたシリコン基板
を大気に晒さずに前処理容器２１から導入容器２２に搬
送した後、この導入容器２２の真空引きを行なう。この
とき、所望の圧力になるまでに約５分かかる。

【００９４】次にシリコン基板を大気に晒さずに導入容
器２２から第１の成膜容器２３₁ に搬送した後、この第
１の成膜容器２３₁ 内でシリコン基板上に厚さ３０ｎｍ
のチタン膜をスパッタ法により形成する。

【００９５】このとき、チタン膜の成膜時間は２０秒で
ある。また、第１の成膜容器２３₁内の圧力は、例え
ば、１０^-5Ｐａ程度とする。次にチタン膜が形成された
シリコン基板を大気に晒さずに第１の成膜容器２３₁ か
ら第２の成膜容器２３₂ に搬送した後、この第２の成膜
容器２３₂ 内でチタン膜上に厚さ７０ｎｍの窒化チタン
膜を形成する。

【００９６】このとき、窒化チタン膜の成膜時間は７０
秒である。また、第２の成膜容器２３₂ 内の圧力は、例
えば、１０^-5Ｐａ程度とする。次にチタン膜、窒化チタ
ン膜が形成されたシリコン基板を第２の成膜容器２３₂
から熱処理容器２４に搬送した後、この熱処理容器２４
内に７５０℃、６０秒の真空加熱を施すことにより、シ
リコン基板の表面にチタンシリサイド膜を形成する。熱
処理容器２４内の圧力は、例えば、１０^-3Ｐａ程度とす
る。

【００９７】次にチタンシリサイド膜が形成されたシリ
コン基板を熱処理容器２４から剥離容器２５に搬送した
後、この剥離容器２５内で、窒化チタン保護膜、未反応
のチタン膜をプラズマ処理等のドライ処理により剥離す
る。

【００９８】具体的には、ＨＣｌまたはＨ₂ 、Ｃｌ₂ ガ
スの反応ガスを放電させて、プラズマを形成し、これに
より、窒化チタン保護膜、未反応のチタン膜を剥離す
る。また、プラズマ（励起したハロゲンラジカルまたは
イオン）のエネルギーが１００〜３００ｅＶ程度になる
ように、反応ガスの圧力、放電時に用いる高周波電力な
どを制御する。エッチング速度は、１００ｎｍ／分であ
り、処理に要する時間は１分弱となる。また、チタンシ
リサイド（ＴｉＳｉ₂ ）膜のエッチング速度は５ｎｍ／
分以下で、十分な選択比が取れる。

【００９９】次にシリコン基板を剥離容器２５から取出
し容器２６に搬送した後、取出し容器２６内の圧力を大
気圧にする。大気圧にするまでの時間は約５分である。
最後に、取出し室２５からシリコン基板を取り出して、
顕微鏡検査によりチタンシリサイド膜の良否判定を行な
う。

【０１００】この連続処理を用いた場合、チタンシリサ
イド膜の形成に係るプロセス時間はウェハ（シリコン基
板）１枚当たり５分強（ロスタイム２分、合計７分）で
ある。したがって、２５枚の処理時間は１７５分で、顕
微鏡検査を含めても１８５分で全ての処理が完了する。
従来よりも６４％の工期短縮になる。

【０１０１】なお、第２、第３の実施例の方法を用いて
形成したチタンシリサイド膜とシリコン基板との界面の
平坦度は極めて良く、膜厚６５ｎｍのチタンシリサイド
膜に対して３σまで含めたバラツキは３％以下（従来は
２０％）であった。

【０１０２】また、シート抵抗は２．０Ω／□と低く
（従来は３．５−２０Ω／□と高い）、８００℃、６０
分の熱処理後においても抵抗上昇は起こらない（従来は
５−１００Ω／□）ことが確認された。

【０１０３】このシート抵抗から比抵抗を見積もると、
１３μΩ・ｃｍという小さい値になり、１００ｎｍ以上
の厚い膜で文献で報告されている最小値と同じ値が得ら
れることになる。

【０１０４】この理由は、シリコン基板の表面から完全
に自然酸化膜を除去し、再酸化を抑制したことと、自然
酸化膜の除去に、酸化性の溶液（硫酸／過酸化水素水、
塩酸／過酸化水素水、アンモニア水／過酸化水素水）で
はなく、化学反応によるドライ処理を用いたからであ
る。

【０１０５】また、上記実施例（第２、第３の実施例）
のシリサイド膜の膜厚およびシート抵抗のばらつきは、
従来のそれの１／６〜１／７程度に低減し、耐熱性も１
００℃以上高くなった。

【０１０６】このような改善により、サリサイド構造の
形成に上記実施例の方法を用いた微細ＭＯＳＦＥＴ（ゲ
ート長：０．１〜０．２５μｍ、ゲート絶縁膜膜厚：４
〜６ｎｍ）は、従来の微細ＭＯＳＦＥＴよりも駆動能力
が３０％以上高くなる。また、このような高駆動能力の
微細ＭＯＳＦＥＴを用いることにより、ＭＰＵなど高速
性を要求されるＬＳＩに対して所望のスピードが得られ
ることが確認された。

【０１０７】なお、本発明は上述した第１〜第３の実施
例に限定されるものではない。例えば、第１の実施例の
チタンシリサイド膜を第２または第３の実施例の半導体
製造装置を用いて形成しても良い。

【０１０８】さらに、上記実施例では、表面に半導体領
域を有する基板としてシリコン基板を用いたが、シリコ
ン酸化膜上にシリコン膜が形成されたいわゆるＳＯＩ
（Silicon On Insulator）基板を用いても良いことは言
うまでもない。

【０１０９】

【発明の効果】以上詳述したように本発明（請求項１〜
請求項３）によれば、保護膜を除去する際における金属
・半導体化合物膜の酸化による抵抗上昇を防止できるの
で、低抵抗の金属・半導体化合物膜を形成できるように
なる。

【０１１０】また、本発明（請求項４〜請求項６）によ
れば、金属・半導体化合物膜の形成に係る工程におい
て、金属・半導体化合物膜に自然酸化膜は形成されない
ので、金属・半導体化合物膜を低抵抗に保つことができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＭＯＳＦＥＴの製
造方法を示す工程断面図

【図２】熱処理温度と形成時間とチタン膜厚との関係を
示す特性図

【図３】本発明のチタンシリサイド膜の表面の酸化量が
従来のそれよりも少ないことを示す図

【図４】本発明のチタンシリサイド膜が従来のそれより
も凝集を起こし難いことを示す図

【図５】本発明の第２の実施例に係る半導体製造装置の
概略構成を示す模式図

【図６】本発明の第３の実施例に係る半導体製造装置の
概略構成を示す模式図

【図７】本発明の第２の実施例に係るシリサイド膜のプ
ロセスフローを示す図

【図８】従来のシリサイド膜のプロセスフローを示す図

【図９】本発明の第３の実施例に係るシリサイド膜のプ
ロセスフローを示す図

【図１０】前処理容器の具体的な構成を示す模式図

【図１１】従来のサリサイド技術を説明するための工程
断面図

【符号の説明】

１１ …シリコン基板１２ …フィールド酸化膜１３ …ゲート酸化膜１４ａ…下部ゲート電極１４ｂ…上部ゲート電極１４ｃ…マスクパターン１５ …窒化シリコン膜１５ａ…ゲート側壁絶縁膜１６ａ…浅いソース・ドレイン領域１６ｂ…深いソース・ドレイン領域１７ …チタン膜１７ａ…未反応のチタン膜１８ …窒化チタン保護膜１９ …チタンシリサイド膜２１ …前処理容器２１（第１の処理容器）２２ …導入容器２３ …成膜容器（第２の処理容器）２３₁ …成膜容器（第２の処理容器）２３₂ …成膜容器（第２の処理容器）２４ …熱処理容器（第３の処理容器）２５ …剥離容器２６ …取出し容器

Claims

【特許請求の範囲】

【請求項１】表面に半導体領域を有する基板の該半導体
領域上に金属膜を形成する工程と、この金属膜上に保護膜を形成する工程と、熱処理により前記金属膜と前記半導体領域とを反応さ
せ、前記金属膜の構成金属と前記半導体領域の構成半導
体とからなる金属・半導体化合物膜を形成し、かつこの
金属・半導体化合物膜の結晶構造または組成のうち、前
記金属・半導体化合物の耐酸化性が最も高くなる結晶構
造または組成になるように、前記熱処理を制御する工程
と、前記保護膜を除去する工程とを有することを特徴とする
半導体装置の製造方法。
【請求項２】前記基板はシリコン基板、前記金属・半導
体化合物膜はＣ５４型の斜方結晶構造のＴｉＳｉ₂ 膜で
あることを特徴とする請求項１に記載の半導体装置の製
造方法。
【請求項３】前記基板はシリコン基板、前記金属・半導
体化合物膜はＣｏＳｉ₂ 膜であることを特徴とする請求
項１に記載の半導体装置の製造方法。
【請求項４】表面に半導体領域を有する基板の該半導体
領域の表面の酸化膜を化学反応により除去する第１の工
程と、前記半導体領域上に金属膜を形成する第２の工程と、熱処理により前記金属膜と前記半導体領域とを反応さ
せ、前記金属膜の構成金属と前記半導体領域の構成半導
体とからなる金属・半導体化合物膜を形成する第３の工
程とを有し、前記第１の工程から第３の工程までの工程中に、前記基
板を大気に晒さないことを特徴とする半導体装置の製造
方法。
【請求項５】前記第１の工程は、化学反応によるウエッ
ト処理を行なった後、化学反応によるドライ処理を行な
う工程であることを特徴とする請求項４に記載の半導体
装置の製造方法。
【請求項６】表面に半導体領域を有する基板の該半導体
領域の表面の酸化膜を化学反応により除去する第１の処
理容器と、この第１の処理容器に気密に接続され、前記半導体領域
上に金属膜を形成する第２の処理容器と、この第２の処理容器に気密接続され、熱処理により前記
金属膜と前記半導体領域とを反応させ、前記金属膜の構
成金属と前記半導体領域の構成半導体とからなる金属・
半導体化合物膜を形成する第３の処理容器とを具備して
なることを特徴とする半導体装置の製造装置。