JPH0752776B2 - 薄膜トランジスタおよびその製造法 - Google Patents
薄膜トランジスタおよびその製造法Info
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- JPH0752776B2 JPH0752776B2 JP60011905A JP1190585A JPH0752776B2 JP H0752776 B2 JPH0752776 B2 JP H0752776B2 JP 60011905 A JP60011905 A JP 60011905A JP 1190585 A JP1190585 A JP 1190585A JP H0752776 B2 JPH0752776 B2 JP H0752776B2
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- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
- C23C14/02—Pretreatment of the material to be coated
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- C23C14/025—Metallic sublayers
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、薄膜電界効果型トランジスタ（以下TFTと略
す）の構造により、より詳細には、アモルファスシリコ
ンを半導体膜に用いたTFTにおいてソース・ドレイン電
極部の抵抗が低く、少数キャリアの応答によるオフ状態
での漏れ電流の少ないTFTの構造に関する。
す）の構造により、より詳細には、アモルファスシリコ
ンを半導体膜に用いたTFTにおいてソース・ドレイン電
極部の抵抗が低く、少数キャリアの応答によるオフ状態
での漏れ電流の少ないTFTの構造に関する。
（従来の技術） まず最初に、従来の構造のTFTについて述べる。第３図
〜第５図は、従来のTFTの構造を示す断面図である。こ
れらのTFTにおいては、絶縁基板10,11,12の上にゲート
電極20,21,22を形成し、さらに、このゲート電極20,21,
22をゲート絶縁膜30,31,32で被覆する。第３図と第４図
に示す構造のTFTにおいては、次に、非ドープアモルフ
ァスシリコン膜40,41をゲート絶縁膜30の全面とゲート
絶縁膜31の中央部のみにそれぞれ形成する。次に、金属
膜をゲート電極20,21の左右の両端部上に形成し、ソー
ス電極50,51及びドレイン電極60,61とする。他方、第５
図に示す構造のTFTにおいては、ゲート絶縁膜32を形成
した後、まず、左右にn+アモルファスシリコン膜72,82
とその上のソース電極52,ドレイン電極62とを形成す
る。最後に非ドープアモルファスシリコン膜42を中央部
にゲート絶縁膜32と両電極52,62との上に形成する。
〜第５図は、従来のTFTの構造を示す断面図である。こ
れらのTFTにおいては、絶縁基板10,11,12の上にゲート
電極20,21,22を形成し、さらに、このゲート電極20,21,
22をゲート絶縁膜30,31,32で被覆する。第３図と第４図
に示す構造のTFTにおいては、次に、非ドープアモルフ
ァスシリコン膜40,41をゲート絶縁膜30の全面とゲート
絶縁膜31の中央部のみにそれぞれ形成する。次に、金属
膜をゲート電極20,21の左右の両端部上に形成し、ソー
ス電極50,51及びドレイン電極60,61とする。他方、第５
図に示す構造のTFTにおいては、ゲート絶縁膜32を形成
した後、まず、左右にn+アモルファスシリコン膜72,82
とその上のソース電極52,ドレイン電極62とを形成す
る。最後に非ドープアモルファスシリコン膜42を中央部
にゲート絶縁膜32と両電極52,62との上に形成する。
（発明の解決すべき問題点） 第３図に示す構造のTFTにおいては、オン状態におい
て、電流のパスが第６図に示すように非ドープアモルフ
ァスシリコン膜40のゲート20側表面以外にも存在する。
すなわち、ゲート電極20とソース電極50との間に印加さ
れるゲート電圧により、アモルファスシリコン膜40のゲ
ート側表面40aに生じた蓄積層の面抵抗（チャンネル抵
抗）Rchのみでは、ドレイン電流が定まらない。また、
ソース電極50と表面40aの蓄積層との間に存在する高抵
抗の非ドープアモルファスシリコン膜40による抵抗（コ
ンタクト抵抗）Rcoが加わるため、オン状態の抵抗が高
くなってしまう。また、ソース・ドレイン電極50,60をA
l等の金属で形成すると、電子，正孔のいずれのキャリ
アに対してもほぼオーミックなコンタクトが得られるた
め、少数キャリアが注入され、その応答によりオフ状態
での漏れ電流が生じる（オフ状態の抵抗が低くな
る。）。この漏れ電流は、非ドープアモルファスシリコ
ン膜40と、ソース・ドレイン電極50,60との間に、例え
ばｎ−チャンネルモードのTFTを作る場合、n+層を介在
させる事により、防止出来るが、この場合、非ドープと
n+の両アモルファスシリコン膜の選択エッチングが必要
となる。しかしながら、選択エッチングされるべき物質
の化学的性質が同一であるため、選択エッチングにおい
て時間管理により被選択エッチング膜の一部を正確な厚
さに除去する事が要求される。一方、TFTのオフ状態の
抵抗を高く保つため非ドープ層40の膜厚を余り厚く出来
ないため、エッチングにより除くべき厚さに対する余裕
はほとんどとれない。このため、広い面積に多数のTFT
を形成することが要求されるアクティブマトリックス型
液晶表示装置に適用する場合には、膜厚のばらつきとエ
ッチング速度のばらつきに対する非ドープ層40の膜厚の
余裕が不足するため、選択エッチングは事実上不可能で
ある。
て、電流のパスが第６図に示すように非ドープアモルフ
ァスシリコン膜40のゲート20側表面以外にも存在する。
すなわち、ゲート電極20とソース電極50との間に印加さ
れるゲート電圧により、アモルファスシリコン膜40のゲ
ート側表面40aに生じた蓄積層の面抵抗（チャンネル抵
抗）Rchのみでは、ドレイン電流が定まらない。また、
ソース電極50と表面40aの蓄積層との間に存在する高抵
抗の非ドープアモルファスシリコン膜40による抵抗（コ
ンタクト抵抗）Rcoが加わるため、オン状態の抵抗が高
くなってしまう。また、ソース・ドレイン電極50,60をA
l等の金属で形成すると、電子，正孔のいずれのキャリ
アに対してもほぼオーミックなコンタクトが得られるた
め、少数キャリアが注入され、その応答によりオフ状態
での漏れ電流が生じる（オフ状態の抵抗が低くな
る。）。この漏れ電流は、非ドープアモルファスシリコ
ン膜40と、ソース・ドレイン電極50,60との間に、例え
ばｎ−チャンネルモードのTFTを作る場合、n+層を介在
させる事により、防止出来るが、この場合、非ドープと
n+の両アモルファスシリコン膜の選択エッチングが必要
となる。しかしながら、選択エッチングされるべき物質
の化学的性質が同一であるため、選択エッチングにおい
て時間管理により被選択エッチング膜の一部を正確な厚
さに除去する事が要求される。一方、TFTのオフ状態の
抵抗を高く保つため非ドープ層40の膜厚を余り厚く出来
ないため、エッチングにより除くべき厚さに対する余裕
はほとんどとれない。このため、広い面積に多数のTFT
を形成することが要求されるアクティブマトリックス型
液晶表示装置に適用する場合には、膜厚のばらつきとエ
ッチング速度のばらつきに対する非ドープ層40の膜厚の
余裕が不足するため、選択エッチングは事実上不可能で
ある。
また、第４図に示す構造のTFTにおいては、前述のTFTの
特性に対するRcoの影響は、非ドープアモルファスシリ
コン層41が厚い場合には無くなる。しかし、薄い場合に
は、第７図にｂで示すような電流パスが現われ、その影
響が無視できなくなるため、特性のぱらつきが生じる。
また、この場合も、第３図の例と同様に、オフ状態の抵
抗を低く保つには、非ドープアモルファスシリコン層41
を薄くする事が必要である。しかし、少数キャリアの注
入を押えるために同様に金属電極51と非ドープアモルフ
ァスシリコン層41との間にn+層を介在させると、やはり
選択エッチングの問題が生じる。
特性に対するRcoの影響は、非ドープアモルファスシリ
コン層41が厚い場合には無くなる。しかし、薄い場合に
は、第７図にｂで示すような電流パスが現われ、その影
響が無視できなくなるため、特性のぱらつきが生じる。
また、この場合も、第３図の例と同様に、オフ状態の抵
抗を低く保つには、非ドープアモルファスシリコン層41
を薄くする事が必要である。しかし、少数キャリアの注
入を押えるために同様に金属電極51と非ドープアモルフ
ァスシリコン層41との間にn+層を介在させると、やはり
選択エッチングの問題が生じる。
次に、第５図に示す構造のTFTにおいては、n+アモルフ
ァスシリコン膜72,82にゲート絶縁膜32上で非ドープア
モルファスシリコン膜42が直接接触しているため、前述
のTFTの特性に対するRcoの影響は全く無くなる。しかし
ながら金属のソース・ドレイン電極52,62が非ドープア
モルファスシリコン膜42と直接接触しているため、少数
キャリアの注入（正孔の応答）は、n+アモルファスシリ
コン72,82を用いても抑える事は出来ない。これは、金
属電極62を除くか、あるいは、非ドープアモルファスシ
リコン膜42に重ならない程度にオフセットすると避けら
れる。後者の場合には、非ドープアモルファスシリコン
膜42とn+アモルファスシリコン層82との選択エッチング
が必要となり、第５図の構造においても特性の良いTFT
を得る事は事実上不可能である。
ァスシリコン膜72,82にゲート絶縁膜32上で非ドープア
モルファスシリコン膜42が直接接触しているため、前述
のTFTの特性に対するRcoの影響は全く無くなる。しかし
ながら金属のソース・ドレイン電極52,62が非ドープア
モルファスシリコン膜42と直接接触しているため、少数
キャリアの注入（正孔の応答）は、n+アモルファスシリ
コン72,82を用いても抑える事は出来ない。これは、金
属電極62を除くか、あるいは、非ドープアモルファスシ
リコン膜42に重ならない程度にオフセットすると避けら
れる。後者の場合には、非ドープアモルファスシリコン
膜42とn+アモルファスシリコン層82との選択エッチング
が必要となり、第５図の構造においても特性の良いTFT
を得る事は事実上不可能である。
本発明の目的は、上記の困難を除き低い電極抵抗による
低いオン状態の抵抗及び少数キャリアの注入を押える事
による高いオフ状態の抵抗をもつ優れた特性のTFTを提
供することである。
低いオン状態の抵抗及び少数キャリアの注入を押える事
による高いオフ状態の抵抗をもつ優れた特性のTFTを提
供することである。
（問題点を解決するための手段） 本願発明に係る薄膜トランジスタは、絶縁基板上に形成
されたゲート電極と、このゲート電極を被覆する第１絶
縁膜と、この第１絶縁膜上に形成される、上記のゲート
電極より狭い幅の第１の伝導型の低不純物濃度の第１半
導体膜と、この第１半導体膜の上面全体を被覆する第２
絶縁膜と、上記の第１半導体膜の側面に接して相互に間
を隔てて形成される一対の第２の伝導型の高不純物濃度
の第２半導体層と、この第２の伝導型の第２半導体層に
それぞれ接して形成される第１電極と第２電極とからな
る。
されたゲート電極と、このゲート電極を被覆する第１絶
縁膜と、この第１絶縁膜上に形成される、上記のゲート
電極より狭い幅の第１の伝導型の低不純物濃度の第１半
導体膜と、この第１半導体膜の上面全体を被覆する第２
絶縁膜と、上記の第１半導体膜の側面に接して相互に間
を隔てて形成される一対の第２の伝導型の高不純物濃度
の第２半導体層と、この第２の伝導型の第２半導体層に
それぞれ接して形成される第１電極と第２電極とからな
る。
また、本願発明に係るトランジスタの製造法は、ゲート
電極を絶縁基板上に形成し、このゲート電極の全表面を
被覆する第１絶縁膜を形成し、この第１絶縁膜の上部
に、第１の伝導型の低不純物濃度の第１半導体膜と、第
２絶縁膜および第１レジスト膜を順次形成し、第１レジ
スト膜のパターニングにより、上記のゲート電極より狭
い幅の第１マスクを形成し、この第１マスクを用いて上
記の第２絶縁膜および第１の伝導型の低不純物濃度の第
１半導体膜を上記の第１絶縁膜までエッチングして、第
１絶縁膜上に、上記のゲート電極より狭い幅の第１半導
体層と第２絶縁層を形成し、上記の第１マスクを除去
し、上記の第２絶縁層と上記の第１絶縁膜の表面の上
に、上記の第１半導体層の側面に接して、第２の伝導型
の高不純物濃度の第２半導体膜、金属膜および第２レジ
スト膜を順次形成し、第２レジスト膜のパターニングに
より、上記の第２絶縁膜より狭い幅の開口部を有する第
２マスクを形成し、この第２マスクを用いて、上記の金
属膜および第２半導体膜を上記の第２の絶縁膜上までエ
ッチングすることを特徴とする。
電極を絶縁基板上に形成し、このゲート電極の全表面を
被覆する第１絶縁膜を形成し、この第１絶縁膜の上部
に、第１の伝導型の低不純物濃度の第１半導体膜と、第
２絶縁膜および第１レジスト膜を順次形成し、第１レジ
スト膜のパターニングにより、上記のゲート電極より狭
い幅の第１マスクを形成し、この第１マスクを用いて上
記の第２絶縁膜および第１の伝導型の低不純物濃度の第
１半導体膜を上記の第１絶縁膜までエッチングして、第
１絶縁膜上に、上記のゲート電極より狭い幅の第１半導
体層と第２絶縁層を形成し、上記の第１マスクを除去
し、上記の第２絶縁層と上記の第１絶縁膜の表面の上
に、上記の第１半導体層の側面に接して、第２の伝導型
の高不純物濃度の第２半導体膜、金属膜および第２レジ
スト膜を順次形成し、第２レジスト膜のパターニングに
より、上記の第２絶縁膜より狭い幅の開口部を有する第
２マスクを形成し、この第２マスクを用いて、上記の金
属膜および第２半導体膜を上記の第２の絶縁膜上までエ
ッチングすることを特徴とする。
（作 用） 電流は、半導体膜の側面のみを通り、第２の伝導型半導
体層を介して流れる。側面から直接チャネルの低抵抗部
に接触することにより、半導体層それ自身の抵抗（コン
タクト抵抗）がオン状態の抵抗に寄与することなく、オ
ン抵抗が小さくなる。また、半導体膜を垂直方向に流れ
る電流が生じないので、半導体膜の厚みの変化による特
性のばらつきは生じない。一方、第１の伝導型の半導体
膜が第２の伝導型の半導体層に直接接し少数キャリアの
注入を押えるため、オフ状態での漏れ電流は生じない。
したがって、オフ状態の抵抗は高くなる。
体層を介して流れる。側面から直接チャネルの低抵抗部
に接触することにより、半導体層それ自身の抵抗（コン
タクト抵抗）がオン状態の抵抗に寄与することなく、オ
ン抵抗が小さくなる。また、半導体膜を垂直方向に流れ
る電流が生じないので、半導体膜の厚みの変化による特
性のばらつきは生じない。一方、第１の伝導型の半導体
膜が第２の伝導型の半導体層に直接接し少数キャリアの
注入を押えるため、オフ状態での漏れ電流は生じない。
したがって、オフ状態の抵抗は高くなる。
さらに、第１半導体層の幅がゲート電極の幅より狭いの
で、半導体層の光励起によるターンオン現象を阻止でき
る。また、第１半導体層とのオーミックコンタクトが不
十分であってもゲート電極と第２半導体層との重畳部分
があるためにゲート電極の電界効果により薄膜トランジ
スタの動作を安定化できる。
で、半導体層の光励起によるターンオン現象を阻止でき
る。また、第１半導体層とのオーミックコンタクトが不
十分であってもゲート電極と第２半導体層との重畳部分
があるためにゲート電極の電界効果により薄膜トランジ
スタの動作を安定化できる。
（実施例） 次に、本発明の実施例を説明する。第１図に、本実施例
の電界効果型TFTの構造を示す。このTFTの製作工程は、
次のとおりである。第２図（ａ）に示すように、絶縁基
板13上にゲート電極23及びゲート絶縁膜33を形成する。
ゲート電極23としては、ヘビードープのポリシリコン,T
a,Ti,Mo,W,Ni,Cr等の半導体や金属膜を用い、ゲート絶
縁膜33としては、Ta2O5，Si3N4，SiO2等を陽極酸化，熱
酸化,CVD,プラズマCVD等の手段で堆積すれば良い。次に
第２図（ｂ）に示すように、第１の伝導型の半導体膜と
して低不純物濃度のアモルファスシリコン膜43′及びSi
3N4膜93′をプラズマCVDにより堆積し、続いてフォトレ
ジストパターン103をゲート電極23の周縁部を除く中央
部をおおって形成する。なお、Si3N4膜93′はSiO2等で
も良い。また、その形成法も、スパッタ,CVD,熱酸化法
等で形成しても良い。次に、第２図（ｃ）に示すよう
に、アモルファスシリコン膜43及びSi3N4膜93をレジス
トパターン103によりエッチングパターン化で形成す
る。こうして、絶縁性の膜93が半導体膜の上面全部を
（側面を除いて）被覆する。レジスト103を剥離した
後、グロー放電により第２の伝導型の半導体膜としてn+
アモルファスシリコン層73′を、スパッタによりMo膜5
3′を順次堆積し、最後に、フォトレジストによりレジ
ストパターン113を形成する。そして最後に、このレジ
スタパターン113を用いてMo膜53′及びn+アモルファス
シリコン層73′を順次エッチングすると、n+アモルファ
スシリコン層73,83、ソース電極53,ドレイン電極63が形
成され、第１図に示す構造のTFTが得られる。
の電界効果型TFTの構造を示す。このTFTの製作工程は、
次のとおりである。第２図（ａ）に示すように、絶縁基
板13上にゲート電極23及びゲート絶縁膜33を形成する。
ゲート電極23としては、ヘビードープのポリシリコン,T
a,Ti,Mo,W,Ni,Cr等の半導体や金属膜を用い、ゲート絶
縁膜33としては、Ta2O5，Si3N4，SiO2等を陽極酸化，熱
酸化,CVD,プラズマCVD等の手段で堆積すれば良い。次に
第２図（ｂ）に示すように、第１の伝導型の半導体膜と
して低不純物濃度のアモルファスシリコン膜43′及びSi
3N4膜93′をプラズマCVDにより堆積し、続いてフォトレ
ジストパターン103をゲート電極23の周縁部を除く中央
部をおおって形成する。なお、Si3N4膜93′はSiO2等で
も良い。また、その形成法も、スパッタ,CVD,熱酸化法
等で形成しても良い。次に、第２図（ｃ）に示すよう
に、アモルファスシリコン膜43及びSi3N4膜93をレジス
トパターン103によりエッチングパターン化で形成す
る。こうして、絶縁性の膜93が半導体膜の上面全部を
（側面を除いて）被覆する。レジスト103を剥離した
後、グロー放電により第２の伝導型の半導体膜としてn+
アモルファスシリコン層73′を、スパッタによりMo膜5
3′を順次堆積し、最後に、フォトレジストによりレジ
ストパターン113を形成する。そして最後に、このレジ
スタパターン113を用いてMo膜53′及びn+アモルファス
シリコン層73′を順次エッチングすると、n+アモルファ
スシリコン層73,83、ソース電極53,ドレイン電極63が形
成され、第１図に示す構造のTFTが得られる。
この構造のTFTにおいては、絶縁膜93が存在するため、
最後の工程において低不純物濃度のアモルファスシリコ
ン層43は保護され、低不純物濃度のアモルファスシリコ
ン層43とn+アモルファスシリコン層73′との選択エッチ
ングは完全に行なう事が出来る。また、電流パスは、第
７図にａで示すものだけであり、TFTの特性（ON電流）
のばらつきは極めて小さくなる。さらに、この構造にお
いては、低不純物濃度のアモルファスシリコン層43のゲ
ート側表面にゲート電圧により誘起された蓄積層とn+層
73,83とが直接接触するため、ソース・ドレイン電極部
分の寄生抵抗Rcoは非常に小さく、オン状態の抵抗は低
い。また、低不純物濃度のアモルファスシリコン膜43と
金属電極53,63の間にはn+アモルファスシリコン層73,83
が必ず存在するため、正孔の注入も押えられ、オフ状態
の抵抗が高くなる。このように、本実施例においては、
従来の種々の困難は除かれ、高いオフ状態の抵抗と低い
オン状態の抵抗を持つスイッチング特性の優れたTFTが
得られる。このTFTは、大表示容量の表示を行なうアク
ティブマトリックス型液晶表示装置のアドレス用素子と
して極めて有用なものである。
最後の工程において低不純物濃度のアモルファスシリコ
ン層43は保護され、低不純物濃度のアモルファスシリコ
ン層43とn+アモルファスシリコン層73′との選択エッチ
ングは完全に行なう事が出来る。また、電流パスは、第
７図にａで示すものだけであり、TFTの特性（ON電流）
のばらつきは極めて小さくなる。さらに、この構造にお
いては、低不純物濃度のアモルファスシリコン層43のゲ
ート側表面にゲート電圧により誘起された蓄積層とn+層
73,83とが直接接触するため、ソース・ドレイン電極部
分の寄生抵抗Rcoは非常に小さく、オン状態の抵抗は低
い。また、低不純物濃度のアモルファスシリコン膜43と
金属電極53,63の間にはn+アモルファスシリコン層73,83
が必ず存在するため、正孔の注入も押えられ、オフ状態
の抵抗が高くなる。このように、本実施例においては、
従来の種々の困難は除かれ、高いオフ状態の抵抗と低い
オン状態の抵抗を持つスイッチング特性の優れたTFTが
得られる。このTFTは、大表示容量の表示を行なうアク
ティブマトリックス型液晶表示装置のアドレス用素子と
して極めて有用なものである。
なお、本実施例において、半導体膜はアモルファスシリ
コンに限定されるものではなく、多結晶シリコン,II−V
I化合物半導体,III−Ｖ化合物半導体,IV−VI化合物ある
いはアモルファスゲルマニウムや多結晶ゲルマニウムを
半導体膜として用いた場合でも有効である事は言うまで
もない。
コンに限定されるものではなく、多結晶シリコン,II−V
I化合物半導体,III−Ｖ化合物半導体,IV−VI化合物ある
いはアモルファスゲルマニウムや多結晶ゲルマニウムを
半導体膜として用いた場合でも有効である事は言うまで
もない。
（発明の効果） 本発明により、オン状態の抵抗が低く、オフ状態の抵抗
が高く、且つ、オン電流の特性のばらつきの少ない薄膜
トランジスタを提供できる。また、薄膜トランジスタの
動作を安定化できる。
が高く、且つ、オン電流の特性のばらつきの少ない薄膜
トランジスタを提供できる。また、薄膜トランジスタの
動作を安定化できる。
また、本発明に係る薄膜トランジスタの製造において、
選択エッチングの必要がない。
選択エッチングの必要がない。
第１図は、本発明の実施例の薄膜トランジスタの構造を
示す模式的な断面図である。 第２図（ａ）〜（ｃ）は、それぞれ本発明の実施例の製
作工程を説明する模式的な断面図である。 第３図〜第５図は、それぞれ従来の薄膜トランジスタの
構造を示す模式的な断面図である。 第６図と第７図は、半導体膜中を流れる電流パスを示す
模式的な断面図である。 10,11,12,13……絶縁基板、 20,21,22,23……ゲート電極、 30,31,32,33……ゲート絶縁膜、 40,41,42,43,43′……低不純物濃度のアモルファスシリ
コン膜、 50,51,52,53,53′,60,61,62,63……金属電極（ソース・
ドレイン電極）、 72,73,73′,82,83……n+アモルファスシリコン層、 93……絶縁膜、 103,113,113……フオトレジスト。
示す模式的な断面図である。 第２図（ａ）〜（ｃ）は、それぞれ本発明の実施例の製
作工程を説明する模式的な断面図である。 第３図〜第５図は、それぞれ従来の薄膜トランジスタの
構造を示す模式的な断面図である。 第６図と第７図は、半導体膜中を流れる電流パスを示す
模式的な断面図である。 10,11,12,13……絶縁基板、 20,21,22,23……ゲート電極、 30,31,32,33……ゲート絶縁膜、 40,41,42,43,43′……低不純物濃度のアモルファスシリ
コン膜、 50,51,52,53,53′,60,61,62,63……金属電極（ソース・
ドレイン電極）、 72,73,73′,82,83……n+アモルファスシリコン層、 93……絶縁膜、 103,113,113……フオトレジスト。
Claims (2)
- 【請求項１】絶縁基板上に形成されたゲート電極と、 このゲート電極を被覆する第１絶縁膜と、 この第１絶縁膜上に形成される、上記のゲート電極より
狭い幅の第１の伝導型の低不純物濃度の第１半導体膜
と、 この第１半導体膜の上面全体を被覆する第２絶縁膜と、 上記の第１半導体膜の側面に接して相互に間を隔てて形
成される一対の第２の伝導型の高不純物濃度の第２半導
体層と、 この第２の伝導型の第２半導体層にそれぞれ接して形成
される第１電極と第２電極とからなる薄膜トランジス
タ。 - 【請求項２】ゲート電極を絶縁基板上に形成し、 このゲート電極の全表面を被覆する第１絶縁膜を形成
し、 この第１絶縁膜の上部に、第１の伝導型の低不純物濃度
の第１半導体膜と、第２絶縁膜および第１レジスト膜を
順次形成し、 第１レジスト膜のパターニングにより、上記のゲート電
極より狭い幅の第１マスクを形成し、この第１マスクを
用いて上記の第２絶縁膜および第１の伝導型の低不純物
濃度の第１半導体膜を上記の第１絶縁膜までエッチング
して、第１絶縁膜上に、上記のゲート電極より狭い幅の
第１半導体層と第２絶縁層を形成し、上記の第１マスク
を除去し、 上記の第２絶縁層と上記の第１絶縁膜の表面の上に、上
記の第１半導体層の側面に接して、第２の伝導型の高不
純物濃度の第２半導体膜、金属膜および第２レジスト膜
を順次形成し、 第２レジスト膜のパターニングにより、上記の第２絶縁
膜より狭い幅の開口部を有する第２マスクを形成し、こ
の第２マスクを用いて、上記の金属膜および第２半導体
膜を上記の第２の絶縁膜上までエッチングする ことを特徴とする薄膜トランジスタの製造法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011905A JPH0752776B2 (ja) | 1985-01-24 | 1985-01-24 | 薄膜トランジスタおよびその製造法 |
| US06/821,457 US4720736A (en) | 1985-01-24 | 1986-01-22 | Amorphous silicon thin film transistor |
| DE19863602124 DE3602124A1 (de) | 1985-01-24 | 1986-01-24 | Amorpher silicium-duennschichttransistor |
| GB08601757A GB2171842B (en) | 1985-01-24 | 1986-01-24 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011905A JPH0752776B2 (ja) | 1985-01-24 | 1985-01-24 | 薄膜トランジスタおよびその製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61171166A JPS61171166A (ja) | 1986-08-01 |
| JPH0752776B2 true JPH0752776B2 (ja) | 1995-06-05 |
Family
ID=11790740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60011905A Expired - Lifetime JPH0752776B2 (ja) | 1985-01-24 | 1985-01-24 | 薄膜トランジスタおよびその製造法 |
Country Status (4)
| Country | Link |
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| JP (1) | JPH0752776B2 (ja) |
| DE (1) | DE3602124A1 (ja) |
| GB (1) | GB2171842B (ja) |
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1985
- 1985-01-24 JP JP60011905A patent/JPH0752776B2/ja not_active Expired - Lifetime
-
1986
- 1986-01-22 US US06/821,457 patent/US4720736A/en not_active Expired - Lifetime
- 1986-01-24 DE DE19863602124 patent/DE3602124A1/de active Granted
- 1986-01-24 GB GB08601757A patent/GB2171842B/en not_active Expired
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| DE3602124C2 (ja) | 1991-12-19 |
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| GB2171842A (en) | 1986-09-03 |
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| GB8601757D0 (en) | 1986-02-26 |
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