JPH07106277A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07106277A JPH07106277A JP24900393A JP24900393A JPH07106277A JP H07106277 A JPH07106277 A JP H07106277A JP 24900393 A JP24900393 A JP 24900393A JP 24900393 A JP24900393 A JP 24900393A JP H07106277 A JPH07106277 A JP H07106277A
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- insulating film
- etching
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Abstract
(57)【要約】
【目的】 コンタクト及び配線層を簡便な方法で形成す
る。 【構成】 絶縁膜１１上に下層１０とのコンタクト孔と
配線層を形成する為の溝との両方を併せ持つレジストパ
ターン２３を形成し、絶縁膜１１を順テーパー状にエッ
チングすることにより特定寸法幅以下の配線層形成用の
パターンでは絶縁膜１１の途中まででエッチングが終了
した形状となる第１の溝と、かつ特定寸法幅以上のコン
タクト孔形成用のパターンでは絶縁膜１１の下地にまで
エッチングが到達した形状となる第２の溝を形成する。 【効果】 微細かつ高信頼性なコンタクト及び配線層を
１回のマスク工程及び１回の埋め込み工程により同時に
しかも簡便に形成し、製造単価を低減することが出来
る。
る。 【構成】 絶縁膜１１上に下層１０とのコンタクト孔と
配線層を形成する為の溝との両方を併せ持つレジストパ
ターン２３を形成し、絶縁膜１１を順テーパー状にエッ
チングすることにより特定寸法幅以下の配線層形成用の
パターンでは絶縁膜１１の途中まででエッチングが終了
した形状となる第１の溝と、かつ特定寸法幅以上のコン
タクト孔形成用のパターンでは絶縁膜１１の下地にまで
エッチングが到達した形状となる第２の溝を形成する。 【効果】 微細かつ高信頼性なコンタクト及び配線層を
１回のマスク工程及び１回の埋め込み工程により同時に
しかも簡便に形成し、製造単価を低減することが出来
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体基板上に接続孔と配線層を同時にかつ
簡便に形成する半導体装置の製造方法に関する。
関し、特に半導体基板上に接続孔と配線層を同時にかつ
簡便に形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置に於ては益々高性能化
・高機能化が進み、それに伴い微細かつ高信頼性な配線
・コンタクトの形成が必要とされている。その手法とし
て、ブランケットＷ−ＣＶＤ法やＣＭＰ（ケミカルメカ
ニカルポリッシング）法、金属の高温フロー法等による
埋め込み配線・埋め込みコンタクトを形成する製造方法
の提案がなされている。
・高機能化が進み、それに伴い微細かつ高信頼性な配線
・コンタクトの形成が必要とされている。その手法とし
て、ブランケットＷ−ＣＶＤ法やＣＭＰ（ケミカルメカ
ニカルポリッシング）法、金属の高温フロー法等による
埋め込み配線・埋め込みコンタクトを形成する製造方法
の提案がなされている。
【０００３】以下図面を参照しながら、上記した従来の
半導体装置の製造方法の一例について説明する。
半導体装置の製造方法の一例について説明する。
【０００４】図４ａ〜ｄは従来の半導体装置の製造方法
の工程断面図を示すものである。半導体基板１０上に絶
縁膜としてＢＰＳＧ膜１１を堆積し、その上にレジスト
パターン２１を形成する（図４ａ）。次にレジストパタ
ーン２１をマスクにドライエッチングによりコンタクト
孔３１を開口してレジスト２１を除去する（図４ｂ）。
その後、ブランケットＷ−ＣＶＤ法により埋め込みコン
タクトを形成する。即ちＣＶＤ法によりＷ膜を全面に形
成した後、全面エッチバックを行い、コンタクト孔３１
のＷ膜４１のみをのこして余分なＷ膜を除去する（図４
ｃ）。その後アルミ合金膜１３を全面に堆積し、レジス
トパターン２２を形成した後（図４ｄ）、レジストパタ
ーン２２をマスクにドライエッチングによりアルミ配線
層１３を形成する（図４ｅ）。
の工程断面図を示すものである。半導体基板１０上に絶
縁膜としてＢＰＳＧ膜１１を堆積し、その上にレジスト
パターン２１を形成する（図４ａ）。次にレジストパタ
ーン２１をマスクにドライエッチングによりコンタクト
孔３１を開口してレジスト２１を除去する（図４ｂ）。
その後、ブランケットＷ−ＣＶＤ法により埋め込みコン
タクトを形成する。即ちＣＶＤ法によりＷ膜を全面に形
成した後、全面エッチバックを行い、コンタクト孔３１
のＷ膜４１のみをのこして余分なＷ膜を除去する（図４
ｃ）。その後アルミ合金膜１３を全面に堆積し、レジス
トパターン２２を形成した後（図４ｄ）、レジストパタ
ーン２２をマスクにドライエッチングによりアルミ配線
層１３を形成する（図４ｅ）。
【０００５】この様に、従来技術では各種埋め込み技術
の採用により工程数が益々増加する一方であり、その為
製造単価の増大が深刻な問題となってきている。
の採用により工程数が益々増加する一方であり、その為
製造単価の増大が深刻な問題となってきている。
【０００６】この様な製造単価の増大に対処する試み
が、Ｊ.Ｌ.Ｙehらによって報告されている(IEEE Procee
ding V-MIC pp.95-100,1988)。Ｊ.Ｌ.Ｙehらによる半導
体装置の製造方法について、図面を参照しながら以下に
説明する。
が、Ｊ.Ｌ.Ｙehらによって報告されている(IEEE Procee
ding V-MIC pp.95-100,1988)。Ｊ.Ｌ.Ｙehらによる半導
体装置の製造方法について、図面を参照しながら以下に
説明する。
【０００７】図５ａ〜ｅはＪ.Ｌ.Ｙehらによる半導体装
置の製造方法の工程断面図を示すものであり、また図６
はそこで用いられるレジストパターン２３の平面図およ
び対応する工程断面図である。
置の製造方法の工程断面図を示すものであり、また図６
はそこで用いられるレジストパターン２３の平面図およ
び対応する工程断面図である。
【０００８】半導体基板１０上に絶縁膜としてＢＰＳＧ
膜１１を堆積し、更にその上にポリシリコン膜１２を堆
積した後、レジストパターン２３を形成する（図５
ａ）。ここでレジストパターン２３は、図６に示した様
にコンタクト形成用の窓と配線層形成用の溝の両方を併
せ持つパターンである。次にレジストパターン２３をマ
スクにドライエッチングによりポリシリコン膜１２及び
ＢＰＳＧ膜１１の一部を開口してレジスト２３を除去す
る（図５ｂ）。その後、ブランケットＷ−ＣＶＤ法によ
りコンタクト部分の側壁及び配線部分のＷ膜４１を残し
て余分なＷ膜を除去する（図５ｃ）。その後、ポリシリ
コン膜１２及び第１のＷ膜４１をマスクにドライエッチ
ングによりコンタクト孔３１を開口し（図５ｄ）、再度
ブランケットＷ−ＣＶＤ法によりコンタクト孔３１を第
２のＷ膜４２により埋め込む（図５ｅ）。
膜１１を堆積し、更にその上にポリシリコン膜１２を堆
積した後、レジストパターン２３を形成する（図５
ａ）。ここでレジストパターン２３は、図６に示した様
にコンタクト形成用の窓と配線層形成用の溝の両方を併
せ持つパターンである。次にレジストパターン２３をマ
スクにドライエッチングによりポリシリコン膜１２及び
ＢＰＳＧ膜１１の一部を開口してレジスト２３を除去す
る（図５ｂ）。その後、ブランケットＷ−ＣＶＤ法によ
りコンタクト部分の側壁及び配線部分のＷ膜４１を残し
て余分なＷ膜を除去する（図５ｃ）。その後、ポリシリ
コン膜１２及び第１のＷ膜４１をマスクにドライエッチ
ングによりコンタクト孔３１を開口し（図５ｄ）、再度
ブランケットＷ−ＣＶＤ法によりコンタクト孔３１を第
２のＷ膜４２により埋め込む（図５ｅ）。
【０００９】従来方法では、コンタクト形成及び配線形
成用に２枚のマスクを要していたのに対し、この方法で
は１枚のマスク工程によりコンタクト及び配線を形成す
ることができ、製造単価を低減することができる。
成用に２枚のマスクを要していたのに対し、この方法で
は１枚のマスク工程によりコンタクト及び配線を形成す
ることができ、製造単価を低減することができる。
【００１０】
【発明が解決しようとする課題】しかしながら、Ｊ.Ｌ.
Ｙehらのような方法では、マスク工程数を低減すること
はできても、ブランケットＷ−ＣＶＤ法による埋め込み
を２回行なう上に、新たにコンタクトエッチングの際エ
ッチング防止膜が必要になる等、総合的には製造単価を
低減することができないという問題点を有していた。
Ｙehらのような方法では、マスク工程数を低減すること
はできても、ブランケットＷ−ＣＶＤ法による埋め込み
を２回行なう上に、新たにコンタクトエッチングの際エ
ッチング防止膜が必要になる等、総合的には製造単価を
低減することができないという問題点を有していた。
【００１１】本発明は上記問題点に鑑み、簡便な方法で
製造単価を低く抑えながらも、微細かつ高信頼性な配線
・コンタクトの形成を行なう半導体装置の製造方法を提
供するものである。
製造単価を低く抑えながらも、微細かつ高信頼性な配線
・コンタクトの形成を行なう半導体装置の製造方法を提
供するものである。
【００１２】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、絶縁膜上に下層
とのコンタクト孔と配線層を形成する為の溝との両方を
併せ持つレジストパターンを形成し、前記絶縁膜を順テ
ーパー状にエッチングすることにより、特定寸法幅以下
の配線層形成用のパターンでは前記絶縁膜の途中までで
エッチングが終了した形状となる第１の溝と、かつ特定
寸法幅以上のコンタクト孔形成用のパターンでは前記絶
縁膜の下地にまでエッチングが到達した形状となる第２
の溝を形成し、前記レジストを除去した後、前記溝を導
電性薄膜により埋め込むことを特徴とする半導体装置の
製造方法を提供するものである。
めに本発明の半導体装置の製造方法は、絶縁膜上に下層
とのコンタクト孔と配線層を形成する為の溝との両方を
併せ持つレジストパターンを形成し、前記絶縁膜を順テ
ーパー状にエッチングすることにより、特定寸法幅以下
の配線層形成用のパターンでは前記絶縁膜の途中までで
エッチングが終了した形状となる第１の溝と、かつ特定
寸法幅以上のコンタクト孔形成用のパターンでは前記絶
縁膜の下地にまでエッチングが到達した形状となる第２
の溝を形成し、前記レジストを除去した後、前記溝を導
電性薄膜により埋め込むことを特徴とする半導体装置の
製造方法を提供するものである。
【００１３】
【作用】本発明は上記した構成によって、コンタクト孔
及び配線層を同時にしかも簡便に形成することができ、
製造単価を低減することとなる。
及び配線層を同時にしかも簡便に形成することができ、
製造単価を低減することとなる。
【００１４】
【実施例】以下本発明の一実施例の半導体装置の製造方
法について、図面を参照しながら説明する。
法について、図面を参照しながら説明する。
【００１５】図１ａ〜ｄは本発明の実施例における半導
体装置の製造方法の工程断面図を示すものである。また
図２ａ〜ｂは本発明の実施例において使用するマスクパ
ターンの平面図及び対応する工程断面図を示すものであ
る。
体装置の製造方法の工程断面図を示すものである。また
図２ａ〜ｂは本発明の実施例において使用するマスクパ
ターンの平面図及び対応する工程断面図を示すものであ
る。
【００１６】半導体基板１０上に絶縁膜としてＢＰＳＧ
膜１１を９００nm堆積し、９００℃３０分の熱処理を行
なった後、レジストパターン２３を形成する（図１
ａ）。次にレジストパターン２３をマスクにＢＰＳＧ膜
１１をドライエッチングする（図１ｂ）。その際、エッ
チング中に発生する反応物の側壁への堆積が多い条件で
エッチングを行うことにより、ＢＰＳＧ膜１１は順テー
パー状にエッチングされ、溝が形成される。その後レジ
ストパターン２３を除去した後、ＣＶＤ法により全面に
Ｗ膜４１を1.0μm堆積し（図１ｃ）、全面エッチバック
することにより、ＢＰＳＧ膜１１に形成された溝部分を
残して不要なＷ膜を除去して埋め込みコンタクト及び埋
め込み配線層を形成する（図１ｄ）。
膜１１を９００nm堆積し、９００℃３０分の熱処理を行
なった後、レジストパターン２３を形成する（図１
ａ）。次にレジストパターン２３をマスクにＢＰＳＧ膜
１１をドライエッチングする（図１ｂ）。その際、エッ
チング中に発生する反応物の側壁への堆積が多い条件で
エッチングを行うことにより、ＢＰＳＧ膜１１は順テー
パー状にエッチングされ、溝が形成される。その後レジ
ストパターン２３を除去した後、ＣＶＤ法により全面に
Ｗ膜４１を1.0μm堆積し（図１ｃ）、全面エッチバック
することにより、ＢＰＳＧ膜１１に形成された溝部分を
残して不要なＷ膜を除去して埋め込みコンタクト及び埋
め込み配線層を形成する（図１ｄ）。
【００１７】レジストパターン２３は図２ａに示した様
に、コンタクト形成用の窓と配線層形成用の溝の両方を
併せ持つパターンであり、かつコンタクト孔部分の短辺
の長さ（図２のｘに相当）が配線層形成用の溝の幅（図
２のｙに相当）の２倍以上の大きさ、すなわちｘ≧２ｙ
とする。ここで例えば配線層形成用の溝の幅ｙが0.6μm
で膜厚９００nmのＢＰＳＧ膜をテーパー角度６０度で順
テーパー状にエッチングするとすれば、エッチングはＢ
ＰＳＧ膜の膜厚３００nmを残して停止する。この時、コ
ンタクト孔部分の短辺の長さｘを配線層形成用の溝の幅
ｙの２倍即ち1.2μmとすれば、コンタクト形成用の窓の
部分は0.3μmの開口部を有して確実に下地までエッチン
グされることになる。
に、コンタクト形成用の窓と配線層形成用の溝の両方を
併せ持つパターンであり、かつコンタクト孔部分の短辺
の長さ（図２のｘに相当）が配線層形成用の溝の幅（図
２のｙに相当）の２倍以上の大きさ、すなわちｘ≧２ｙ
とする。ここで例えば配線層形成用の溝の幅ｙが0.6μm
で膜厚９００nmのＢＰＳＧ膜をテーパー角度６０度で順
テーパー状にエッチングするとすれば、エッチングはＢ
ＰＳＧ膜の膜厚３００nmを残して停止する。この時、コ
ンタクト孔部分の短辺の長さｘを配線層形成用の溝の幅
ｙの２倍即ち1.2μmとすれば、コンタクト形成用の窓の
部分は0.3μmの開口部を有して確実に下地までエッチン
グされることになる。
【００１８】本第１の実施例によれば、微細かつ高信頼
性な配線・コンタクトの形成を、１回のマスク工程及び
１回の埋め込み工程によって形成することができ、その
結果製造単価を著しく低減することができる。
性な配線・コンタクトの形成を、１回のマスク工程及び
１回の埋め込み工程によって形成することができ、その
結果製造単価を著しく低減することができる。
【００１９】以下本発明の第２の実施例について図面を
参照しながら説明する。図３ａ〜ｄは本発明の第２の実
施例を示す半導体装置の製造方法の工程断面図である。
参照しながら説明する。図３ａ〜ｄは本発明の第２の実
施例を示す半導体装置の製造方法の工程断面図である。
【００２０】半導体基板１０上に絶縁膜としてＢＰＳＧ
膜１１を今度は１２００nm堆積し、９００℃３０分の熱
処理を行なった後、レジストパターン２３を形成する
（図３ａ）。ここでレジストパターン２３は、上記第１
の実施例の場合と同じパターンである。次にレジストパ
ターン２３をマスクにＢＰＳＧ膜１１を２段階でドライ
エッチングする。第１の条件では異方性を保ったまま垂
直に３００nmエッチングし（図３ｂ）、次に第２の条件
ではエッチング中に発生する反応物の側壁への堆積が多
い条件として、ＢＰＳＧ膜１１を順テーパー状にエッチ
ングし、溝を形成する（図３ｃ）。その後レジストパタ
ーン２３を除去した後、ＣＶＤ法により全面にＷ膜を1.
0μm堆積し、全面エッチバックすることにより、ＢＰＳ
Ｇ膜１１に形成された溝部分を残して不要なＷ膜を除去
して埋め込みコンタクト及び埋め込み配線層４１を形成
する（図３ｄ）。
膜１１を今度は１２００nm堆積し、９００℃３０分の熱
処理を行なった後、レジストパターン２３を形成する
（図３ａ）。ここでレジストパターン２３は、上記第１
の実施例の場合と同じパターンである。次にレジストパ
ターン２３をマスクにＢＰＳＧ膜１１を２段階でドライ
エッチングする。第１の条件では異方性を保ったまま垂
直に３００nmエッチングし（図３ｂ）、次に第２の条件
ではエッチング中に発生する反応物の側壁への堆積が多
い条件として、ＢＰＳＧ膜１１を順テーパー状にエッチ
ングし、溝を形成する（図３ｃ）。その後レジストパタ
ーン２３を除去した後、ＣＶＤ法により全面にＷ膜を1.
0μm堆積し、全面エッチバックすることにより、ＢＰＳ
Ｇ膜１１に形成された溝部分を残して不要なＷ膜を除去
して埋め込みコンタクト及び埋め込み配線層４１を形成
する（図３ｄ）。
【００２１】本第２の実施例によっても、上記第１の実
施例と同様に微細かつ高信頼性な配線・コンタクトの形
成を、１回のマスク工程及び１回の埋め込み工程によっ
て形成することができ、その結果製造単価を著しく低減
することができる。更にはＢＰＳＧ膜１１のエッチング
を２段階で行うことにより、ＢＰＳＧ膜の膜厚を任意に
設定することができ、かつ埋め込み配線部分の断面積を
大きくして配線抵抗を低減し、素子の高速化を図ること
が出来る。
施例と同様に微細かつ高信頼性な配線・コンタクトの形
成を、１回のマスク工程及び１回の埋め込み工程によっ
て形成することができ、その結果製造単価を著しく低減
することができる。更にはＢＰＳＧ膜１１のエッチング
を２段階で行うことにより、ＢＰＳＧ膜の膜厚を任意に
設定することができ、かつ埋め込み配線部分の断面積を
大きくして配線抵抗を低減し、素子の高速化を図ること
が出来る。
【００２２】なお、第１及び第２の実施例において、半
導体基板との層間絶縁膜としてＢＰＳＧ膜を用いたが、
ＳiＯ2膜やＰＳＧ膜、ＳｉＮ膜、有機樹脂膜等の絶縁性
膜或はそれらの多層膜としてもよい。また配線膜として
Ｗ膜を用いたが、その他の高融点金属や高融点金属合
金、或は高温アルミスパッタやそれらのメルトフロー及
びそれらの多層膜としてもよい。
導体基板との層間絶縁膜としてＢＰＳＧ膜を用いたが、
ＳiＯ2膜やＰＳＧ膜、ＳｉＮ膜、有機樹脂膜等の絶縁性
膜或はそれらの多層膜としてもよい。また配線膜として
Ｗ膜を用いたが、その他の高融点金属や高融点金属合
金、或は高温アルミスパッタやそれらのメルトフロー及
びそれらの多層膜としてもよい。
【００２３】また、第１及び第２の実施例では半導体基
板とのコンタクト及び直上の配線層を例に説明したが、
多層配線の場合でも同様であることは言うまでもない。
板とのコンタクト及び直上の配線層を例に説明したが、
多層配線の場合でも同様であることは言うまでもない。
【００２４】
【発明の効果】以上のように、本発明は絶縁膜上に下層
とのコンタクト孔と配線層を形成する為の溝との両方を
併せ持つレジストパターンを形成し、前記絶縁膜を順テ
ーパー状にエッチングすることにより特定寸法幅以下の
配線層形成用のパターンでは前記絶縁膜の途中まででエ
ッチングが終了した形状となる第１の溝と、かつ特定寸
法幅以上のコンタクト孔形成用のパターンでは前記絶縁
膜の下地にまでエッチングが到達した形状となる第２の
溝を形成し、前記レジストを除去した後、前記溝を導電
性薄膜により埋め込むことにより、コンタクト孔及び配
線層を同時にしかも簡便に形成することができ、製造単
価を低減することができる。
とのコンタクト孔と配線層を形成する為の溝との両方を
併せ持つレジストパターンを形成し、前記絶縁膜を順テ
ーパー状にエッチングすることにより特定寸法幅以下の
配線層形成用のパターンでは前記絶縁膜の途中まででエ
ッチングが終了した形状となる第１の溝と、かつ特定寸
法幅以上のコンタクト孔形成用のパターンでは前記絶縁
膜の下地にまでエッチングが到達した形状となる第２の
溝を形成し、前記レジストを除去した後、前記溝を導電
性薄膜により埋め込むことにより、コンタクト孔及び配
線層を同時にしかも簡便に形成することができ、製造単
価を低減することができる。
【図１】本発明の第１の実施例における半導体装置の製
造方法の工程断面図
造方法の工程断面図
【図２】本発明の第１の実施例における半導体装置の製
造方法に使用するマスクパターンの平面図及び対応する
工程断面図
造方法に使用するマスクパターンの平面図及び対応する
工程断面図
【図３】本発明の第２の実施例における半導体装置の製
造方法の工程断面図
造方法の工程断面図
【図４】従来の半導体装置の製造方法の工程断面図
【図５】Ｊ.Ｌ.Ｙehらによる従来の半導体装置の製造方
法の工程断面図
法の工程断面図
【図６】Ｊ.Ｌ.Ｙehらによる従来の半導体装置の製造方
法に使用するマスクパターンの平面図及び対応する工程
断面図
法に使用するマスクパターンの平面図及び対応する工程
断面図
１０ 半導体基板 １１ ＢＰＳＧ膜 １２ ポリシリコン膜 １３ アルミ配線層 ２１、２２、２３ レジストパターン ３１ コンタクト孔 ４１、４２ Ｗ膜 ５１ 側壁堆積物
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西尾 幹夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (3)
- 【請求項１】半導体基板上に、絶縁膜を形成する工程
と、 その絶縁膜上に抜きパターンでかつパターンの短辺の幅
が少なくとも２種類以上であるレジストパターンを形成
する工程と、 前記レジストパターンをマスクに前記絶縁膜を順テーパ
ー状にエッチングすることにより、特定寸法幅以下のパ
ターンでは前記絶縁膜の途中まででエッチングが終了し
た形状となる第１の溝と、かつ特定寸法幅以上のパター
ンでは前記絶縁膜の下地にまでエッチングが到達した形
状となる第２の溝を形成する工程と、 前記レジストを除去した後、前記第１および第２の溝を
導電性薄膜により埋め込む工程とを備えた半導体装置の
製造方法。 - 【請求項２】前記絶縁膜のエッチングを少なくとも２段
階で行う事とし、初めに下地が露出しない程度に垂直に
エッチングし、その後前記絶縁膜をテーパー状にエッチ
ングすることにより溝を形成することを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】前記第２の溝の幅が、前記第１の溝の幅の
２倍以上であることを特徴する請求項１または２記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24900393A JPH07106277A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24900393A JPH07106277A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106277A true JPH07106277A (ja) | 1995-04-21 |
Family
ID=17186569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24900393A Pending JPH07106277A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106277A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365937B1 (ko) * | 1995-12-29 | 2003-03-03 | 주식회사 하이닉스반도체 | 구리금속배선형성방법 |
| KR100367496B1 (ko) * | 1995-12-15 | 2003-03-03 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀형성방법 |
| KR100515075B1 (ko) * | 1998-06-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체소자의 매립배선 형성방법 |
| KR100550776B1 (ko) * | 1999-07-27 | 2006-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
-
1993
- 1993-10-05 JP JP24900393A patent/JPH07106277A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100365937B1 (ko) * | 1995-12-29 | 2003-03-03 | 주식회사 하이닉스반도체 | 구리금속배선형성방법 |
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