JPH0682682B2 - Method of manufacturing thin film transistor array - Google Patents
Method of manufacturing thin film transistor arrayInfo
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、液晶マトリックスドットディスプレイの各表
示画素の表示スイッチに使用する薄膜トランジスタ（以
下TFTと略す）アレイの製造方法に関するものである。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a thin film transistor (hereinafter abbreviated as TFT) array used for a display switch of each display pixel of a liquid crystal matrix dot display.
（従来の技術） 近年、TFTアレイは、薄型ポータブルテレビジョンを液
晶により作成するため、表示品位の向上を目的として、
非晶質半導体層または多結晶半導体を利用して開発され
ている。(Prior Art) In recent years, since a TFT array is made of a liquid crystal for a thin portable television, it is intended to improve display quality.
It is developed by using an amorphous semiconductor layer or a polycrystalline semiconductor.
第９図および第10図は従来のTFTアレイの一絵素の断面
図である。同図において、21は絶縁基板、22は非晶質半
導体層、23はゲート絶縁体層、24はソース電極、25はド
レイン電極、26はゲート電極、27は絵素電極である。9 and 10 are cross-sectional views of one pixel of a conventional TFT array. In the figure, 21 is an insulating substrate, 22 is an amorphous semiconductor layer, 23 is a gate insulator layer, 24 is a source electrode, 25 is a drain electrode, 26 is a gate electrode, and 27 is a pixel electrode.
従来のTFTアレイの電極形成工程において、ゲート電極
と、ソース、ドレイン電極を形成する際、同一工程でな
く、別々の工程で行ない、その工程の間に薄膜を形成す
る工程が入っていた。In the conventional TFT array electrode forming process, the gate electrode and the source / drain electrodes are not formed in the same process but in separate processes, and a thin film is formed between the processes.
（発明が解決しようとする問題点） 上記の構成においては、ソース電極24、ドレイン電極25
とゲート電極26が非晶質半導体層22とゲート絶縁体層23
とを隔てて縦方向に重なっているため、非晶質半導体層
22、ゲート絶縁体層23のピンホール等によりゲート電極
26に電圧を印加したときに、ソース電極24、ドレイン電
極25へ電流が流れてしまいゲートリークの現象が生じや
すい。さらに、電極の重なりのためゲート電極26に余分
な浮遊容量が、第11図に示すようにゲート電極26に付随
することになる。そのため液晶マトリックス表示デバイ
ス等に使用する場合、液晶表示画素28に入力されている
信号が、パルス的に印加されるゲート電圧が浮遊容量29
を通して、悪影響を受けてしまう欠点を有していた。(Problems to be Solved by the Invention) In the above configuration, the source electrode 24 and the drain electrode 25
And the gate electrode 26 includes the amorphous semiconductor layer 22 and the gate insulator layer 23.
Since it is vertically overlapped with the amorphous semiconductor layer,
22, the gate electrode by the pinhole of the gate insulator layer 23
When a voltage is applied to 26, a current flows through the source electrode 24 and the drain electrode 25, and the phenomenon of gate leakage easily occurs. Further, due to the overlapping of the electrodes, extra stray capacitance is attached to the gate electrode 26 as shown in FIG. Therefore, when used in a liquid crystal matrix display device or the like, a signal input to the liquid crystal display pixel 28 has a gate voltage applied in a pulsed manner with a floating capacitance 29
There was a drawback that it was adversely affected.
本発明の目的は、従来の欠点を解消し、ゲートリークお
よびゲート電極に付随する浮遊容量を減少するTFTアレ
イの製造方法を提供することである。It is an object of the present invention to provide a method of manufacturing a TFT array that overcomes the drawbacks of the prior art and reduces stray capacitance associated with gate leakage and gate electrodes.
（問題点を解決するための手段） 本発明のTFTアレイの製造方法は、TFT素子部のソース、
ドレイン電極とゲート電極とを、同一形状のn+非晶質半
導体層と第１金属部の積層を同一工程で形成し、さらに
その上に異なる形状で構成する第２金属部も同一工程で
形成するものである。(Means for Solving Problems) A method of manufacturing a TFT array according to the present invention includes a TFT element source,
A drain electrode and a gate electrode are formed by laminating an n + amorphous semiconductor layer and a first metal part having the same shape in the same step, and a second metal part having a different shape is further formed thereon in the same step. To do.
また、ソース、ドレイン電極とゲート電極に使用する第
１金属部と、ゲート絶縁体層に使用する目的の絶縁体層
をマスクにして、機能部分の非晶質半導体層の島化を行
ない、同時に所定の位置に形成されている絶縁体層をマ
スクにして、クロスオーバー部分の非晶質半導体層の島
化を行なうものである。In addition, the first metal portion used for the source / drain electrodes and the gate electrode and the intended insulator layer used for the gate insulator layer are used as a mask to perform islanding of the amorphous semiconductor layer in the functional portion, and at the same time, With the insulating layer formed at a predetermined position as a mask, the amorphous semiconductor layer at the crossover portion is islanded.
さらに、ソース、ドレイン電極と、ゲート電極の一部に
使用するn+半導体層の形成に際し、第１金属部をマスク
にすると同時に、島化したゲート絶縁体層の段差を利用
してn+半導体層の不要部をエッチング除去するものであ
る。Further, when forming the n + semiconductor layer used for the source and drain electrodes and a part of the gate electrode, the first metal portion is used as a mask, and at the same time, the step of the islanded gate insulator layer is used to make the n + semiconductor layer. The unnecessary portion of the layer is removed by etching.
（作用） 本発明により、TFT部分のソース、ドレイン電極とゲー
ト電極との間に非晶質シリコンと絶縁体層の薄膜が縦方
向に存在しないため、ゲートリークも浮遊容量も軽減す
ることができる。(Function) According to the present invention, since the amorphous silicon and the thin film of the insulating layer do not exist in the vertical direction between the source / drain electrode and the gate electrode of the TFT portion, the gate leak and the stray capacitance can be reduced. .
また、クロスオーバー部に関しては、成膜された非晶質
半導体層とゲート絶縁体層の上のn+非晶質半導体層およ
び第１金属をエッチングせずに残してもよく、こうする
ことによりダメージを受けることが少なく、重大欠陥で
あるゲート・ソース電極間のショートも軽減することが
できる。Regarding the crossover portion, the formed amorphous semiconductor layer, the n + amorphous semiconductor layer and the first metal on the gate insulator layer may be left without being etched. It is less likely to be damaged, and it is possible to reduce a serious short circuit between the gate and source electrodes.
（実施例） 本発明の一実施例を第１図ないし第８図に基づいて説明
する。第１図は本発明のTFTアレイの断面図であり、第
２図は同TFTアレイの平面図の一部である。(Embodiment) An embodiment of the present invention will be described with reference to FIGS. 1 to 8. FIG. 1 is a sectional view of a TFT array of the present invention, and FIG. 2 is a part of a plan view of the TFT array.
第１図において、１は絶縁基板、２は非晶質半導体層、
３は絶縁体層、４はn+半導体層、５は第１金属部、６は
ソース電極、６′はドレイン電極、７はゲート電極、８
は接触電極であり、９は絵素電極である。In FIG. 1, 1 is an insulating substrate, 2 is an amorphous semiconductor layer,
3 is an insulator layer, 4 is an n + semiconductor layer, 5 is a first metal part, 6 is a source electrode, 6'is a drain electrode, 7 is a gate electrode, 8
Is a contact electrode, and 9 is a pixel electrode.
第２図において、10はバスバー電極であり、11はクロス
オーバー部である。In FIG. 2, 10 is a bus bar electrode and 11 is a crossover portion.
第１および第２図に示すTFTアレイの作成工程を（１）
ないし（７）に順次説明する。Steps for making the TFT array shown in FIGS. 1 and 2 are (1)
(7) to (7) will be sequentially described.
（１）第３図（ａ）および（ｂ）は、第１工程を示す断
面図および平面図である。同図において絶縁基板１上
に、絵素電極９およびマトリックスアレイ形成用のバス
バー電極10を形成する。(1) FIGS. 3A and 3B are a sectional view and a plan view showing the first step. In the figure, a pixel electrode 9 and a bus bar electrode 10 for forming a matrix array are formed on an insulating substrate 1.
（２）第４図は、第２工程を示す断面図である。同図に
おいて、非晶質半導体層２、およびゲート絶縁体層３を
プラズマCVD法により、第３図で得られた基板上に成膜
する。(2) FIG. 4 is a sectional view showing the second step. In the figure, the amorphous semiconductor layer 2 and the gate insulator layer 3 are formed on the substrate obtained in FIG. 3 by the plasma CVD method.
（３）第５図（ａ）および（ｂ）は、第３工程を示す断
面図および平面図である。同図において、ゲート絶縁体
層３を、クロスオーバー部11、およびTFT機能部12に所
定の形状でパターニングする。(3) FIGS. 5A and 5B are a sectional view and a plan view showing the third step. In the figure, the gate insulator layer 3 is patterned in the crossover portion 11 and the TFT function portion 12 in a predetermined shape.
（４）第６図は第４工程を示す断面図である。同図にお
いて、n+半導体層４をプラズマCVD法で上記基板上全面
に作成し、さらに、n+半導体層４の上面全面に第１金属
部５を蒸着等で作成する。この場合、ゲート絶縁体層３
の表面と他の部分のn+半導体層は第６図の4aのように連
絡されている。(4) FIG. 6 is a sectional view showing the fourth step. In the figure, the n + semiconductor layer 4 is formed on the entire surface of the substrate by the plasma CVD method, and further, the first metal portion 5 is formed on the entire upper surface of the n + semiconductor layer 4 by vapor deposition or the like. In this case, the gate insulator layer 3
The n + semiconductor layer on the surface of the substrate and other portions are connected as shown by 4a in FIG.
（５）第７図（ａ）および（ｂ）は第５工程を示す断面
図および平面図である。同図に示すように、第１金属部
５をソース電極６、ドレイン電極６′とゲート電極７全
体にレジスト13をかけてパターニング形成する。(5) FIGS. 7A and 7B are a sectional view and a plan view showing the fifth step. As shown in the figure, the first metal part 5 is formed by patterning the source electrode 6, the drain electrode 6'and the entire gate electrode 7 by applying a resist 13.
（６）第８図（ａ）および（ｂ）は、第６工程を示す断
面図および平面図である。上記のようにパターニングし
た第１金属部５をマスクにしてn+半導体層４を、また上
記パターニングされたゲート絶縁体層３をマスクにして
非晶質半導体層２と、ゲート絶縁体層３の側面に薄く形
成されたn+半導体層4aをエッチング除去し、TFT部、ク
ロスオーバー部11およびソース電極６、ドレイン電極
６′、ゲート電極７（これらを第２金属部という）を同
時に作成する。(6) FIGS. 8A and 8B are a sectional view and a plan view showing the sixth step. Using the first metal portion 5 patterned as described above as a mask, the n + semiconductor layer 4 and the patterned gate insulator layer 3 as a mask are used to mask the amorphous semiconductor layer 2 and the gate insulator layer 3. The n + semiconductor layer 4a thinly formed on the side surface is removed by etching to simultaneously form the TFT portion, the crossover portion 11, the source electrode 6, the drain electrode 6'and the gate electrode 7 (these are referred to as the second metal portion).
（７）第７工程は、上記基板で作成されたTFTアレイを
マトリックスアレイにするため、第１金属部５をパター
ニングして、第１図に示すように形成して完成する。(7) The seventh step is completed by patterning the first metal part 5 and forming it as shown in FIG. 1 in order to make the TFT array formed on the substrate into a matrix array.
（発明の効果） 本発明によれば、TFT部のソース電極、ドレイン電極と
ゲート電極を同時に形成することにより、電極間に縦方
向に薄膜が存在しないため、ゲートリークおよび浮遊容
量を軽減することができる効果がある。(Effect of the invention) According to the present invention, since the thin film does not exist in the vertical direction between the electrodes by simultaneously forming the source electrode, the drain electrode and the gate electrode of the TFT portion, it is possible to reduce the gate leak and the stray capacitance. There is an effect that can be.
さらに、ゲートのバスバー電極と、ソース電極とのクロ
スオーバー部に関しても、成膜された非晶質半導体層と
ゲート絶縁体層の上のn+非晶質半導体層および第１金属
をエッチングせずに残すことにより、ダメージを受ける
ことが少なく、重大欠陥であるゲート・ソース電極間の
ショートも軽減することができる効果もある。Further, also with respect to the crossover portion between the bus bar electrode of the gate and the source electrode, the n + amorphous semiconductor layer and the first metal on the formed amorphous semiconductor layer and the gate insulator layer are not etched. Leaving the gate electrode on the surface of the gate electrode is less likely to cause damage, and has the effect of reducing a serious short circuit between the gate and source electrodes.
第１図は本発明の一実施例によるTFTアレイの断面図、
第２図は同平面図、第３図ないし第８図は同TFTアレイ
の製造工程図、第９図および第10図は従来のTFTアレイ
の断面図、第11図は液晶マトリックスディスプレイの等
価回路の一部である。 1,21……絶縁基板、2,22……非晶質半導体層、3,23……
ゲート絶縁体層、４……n+半導体層、５……第１金属
部、6,24……ソース電極、６′,25……ドレイン電極、
７……ゲート電極、８……接触電極、9,27……絵素電
極、10……バスバー電極、11……クロスオーバー部、12
……TFT機能部、13……レジスト。FIG. 1 is a sectional view of a TFT array according to an embodiment of the present invention,
FIG. 2 is the same plan view, FIGS. 3 to 8 are manufacturing process diagrams of the same TFT array, FIGS. 9 and 10 are sectional views of a conventional TFT array, and FIG. 11 is an equivalent circuit of a liquid crystal matrix display. Is part of. 1,21 …… Insulating substrate, 2,22 …… Amorphous semiconductor layer, 3,23 ……
Gate insulator layer, 4 ... n + semiconductor layer, 5 ... first metal part, 6,24 ... source electrode, 6 ', 25 ... drain electrode,
7 ... Gate electrode, 8 ... Contact electrode, 9,27 ... Pixel electrode, 10 ... Busbar electrode, 11 ... Crossover part, 12
...... TFT function part, 13 …… resist.
Claims (1)
に、非晶質半導体層及び絶縁体層を順次連続して形成す
る第１の工程と、 前記絶縁体層をパターニングして薄膜トランジスタ部の
ゲート絶縁体層及びクロスオーバー部の絶縁体層を残す
第２の工程と、 パターニングした前記絶縁体層及び露出した非晶質半導
体層の表面を覆うように不純物を含む非晶質半導体層及
び第１の金属層を順次形成した後、薄膜トランジスタ部
を残して他の部分の前記第１の金属層及び不純物を含む
非晶質半導体層を除去する第３の工程と、 パターニングした前記第１の金属層及びゲート絶縁体層
と、クロスオーバー部の絶縁体層をマスクとして、露出
した非晶質半導体層を除去すると共に、前記第１の金属
層をマスクとして前記ゲート絶縁体層の側面に形成され
た不純物を含む非晶質半導体層を除去する第４の工程
と、 パターニングした前記第１の金属層のソース・ドレイン
電極及びゲート電極に対応する部分と、クロスオーバー
部に第２の金属層からなる電極配線部を形成する第５の
工程とからなり、 薄膜トランジスタ部のソース・ドレイン電極とゲート電
極を並列的に配置したことを特徴とする薄膜トランジス
タアレイの製造方法。1. A first step of sequentially forming an amorphous semiconductor layer and an insulator layer on an insulating substrate on which necessary electrode portions are formed in advance, and a thin film transistor portion by patterning the insulator layer. A second step of leaving the gate insulator layer and the insulator layer of the crossover part, and an amorphous semiconductor layer containing impurities so as to cover the surfaces of the patterned insulator layer and the exposed amorphous semiconductor layer, and After sequentially forming the first metal layer, a third step of removing the first metal layer and the amorphous semiconductor layer containing impurities in other portions while leaving the thin film transistor portion, and the patterned first The exposed amorphous semiconductor layer is removed using the metal layer and the gate insulator layer and the insulator layer at the crossover portion as a mask, and the first metal layer is formed on the side surface of the gate insulator layer as a mask. It A fourth step of removing the amorphous semiconductor layer containing impurities, a portion of the patterned first metal layer corresponding to the source / drain electrode and the gate electrode, and a second metal layer in the crossover portion. And a fifth step of forming an electrode wiring part of the thin film transistor array, wherein the source / drain electrode and the gate electrode of the thin film transistor part are arranged in parallel.
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Publications (2)
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| JPS61234076A JPS61234076A (en) | 1986-10-18 |
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| JP60074186A Expired - Fee Related JPH0682682B2 (en) | 1985-04-10 | 1985-04-10 | Method of manufacturing thin film transistor array |
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1985
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