JPH06202934A - プログラム可能なタイミングを有するメモリコントローラ - Google Patents
プログラム可能なタイミングを有するメモリコントローラInfo
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- JPH06202934A JPH06202934A JP5239006A JP23900693A JPH06202934A JP H06202934 A JPH06202934 A JP H06202934A JP 5239006 A JP5239006 A JP 5239006A JP 23900693 A JP23900693 A JP 23900693A JP H06202934 A JPH06202934 A JP H06202934A
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- timing control
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 プログラム可能なタイミングを有するメモリ
信号をメモリコントローラから得られ、かつ異なるクロ
ック周波数とメモリタイミング条件を有するシステムに
適用できるプログラム可能なタイミングを有するメモリ
コントローラを提供することを目的とする。 【構成】 メモリコントローラ内の制御レジスタ３０Ａ
のタイミング制御ビット２６〜３１からの値に応じて、
メモリコントローラ内のＤＲＡＭ制御ユニット２４のセ
レクタ３２，３４，３６，３８，４０，４２のいずれか
がタイミング制御パラメータを選択して、これに対応し
てタイミング制御ユニット３３，３５，３７，３９，４
１，４３のうちのいずれかがタイミング制御パラメータ
と、アドレス信号及び制御信号を含むメモリ信号とによ
り、メモリコントローラのタイミングのプログラム可能
なタイミング制御信号を発生する。
信号をメモリコントローラから得られ、かつ異なるクロ
ック周波数とメモリタイミング条件を有するシステムに
適用できるプログラム可能なタイミングを有するメモリ
コントローラを提供することを目的とする。 【構成】 メモリコントローラ内の制御レジスタ３０Ａ
のタイミング制御ビット２６〜３１からの値に応じて、
メモリコントローラ内のＤＲＡＭ制御ユニット２４のセ
レクタ３２，３４，３６，３８，４０，４２のいずれか
がタイミング制御パラメータを選択して、これに対応し
てタイミング制御ユニット３３，３５，３７，３９，４
１，４３のうちのいずれかがタイミング制御パラメータ
と、アドレス信号及び制御信号を含むメモリ信号とによ
り、メモリコントローラのタイミングのプログラム可能
なタイミング制御信号を発生する。
Description
【０００１】
【産業上の利用分野】この発明は、広義にはデータ処理
システムに関し、より詳細には、プログラム可能なタイ
ミングを有するメモリコントローラに関する。
システムに関し、より詳細には、プログラム可能なタイ
ミングを有するメモリコントローラに関する。
【０００２】
【従来の技術】典型的なコンピュータシステムでは、中
央処理装置がメモリコントローラを介して主メモリに接
続されている。メモリコントローラは中央処理装置から
物理アドレスを受け取り、このアドレスをメモリ中の装
置にコンパチブルな形式に変換する。さらに、メモリコ
ントローラはメモリのための制御信号を提供する。典型
的なダイナミックランダムアクセスメモリ（以下ＤＲＡ
Ｍと言う）は行アドレスと列アドレスが各メモリに順次
ストローブされる多重化アドレス指定法を用いる。メモ
リコントローラは多重化動作用の信号を提供する。メモ
リに供給される信号は適正な動作のためには厳密なタイ
ミング条件を満たさねばならない。
央処理装置がメモリコントローラを介して主メモリに接
続されている。メモリコントローラは中央処理装置から
物理アドレスを受け取り、このアドレスをメモリ中の装
置にコンパチブルな形式に変換する。さらに、メモリコ
ントローラはメモリのための制御信号を提供する。典型
的なダイナミックランダムアクセスメモリ（以下ＤＲＡ
Ｍと言う）は行アドレスと列アドレスが各メモリに順次
ストローブされる多重化アドレス指定法を用いる。メモ
リコントローラは多重化動作用の信号を提供する。メモ
リに供給される信号は適正な動作のためには厳密なタイ
ミング条件を満たさねばならない。
【０００３】
【発明が解決しようとする課題】メモリコントローラ集
積回路（以下ＩＣと言う）は特定の種類のメモリととも
に動作するようにカスタム設計されることが多い。残念
ながら、かかるメモリコントローラＩＣの開発費用は非
常に高い。メモリコントローラＩＣによって提供される
メモリ信号のタイミングは固定されているため、かかる
カスタムメモリコントローラＩＣはその設計目的となっ
たメモリあるいは同じタイミング条件を有するメモリに
のみ用いることができる。したがって、メモリの設計者
に可能な選択としては、新しいシステム設計に既存のメ
モリシステムを用いるか、あるいは高い費用をかけて新
しいカスタムメモリコントローラＩＣを開発することで
あった。したがって、異なるタイミング条件を有するメ
モリに用いることができる十分なフレキシビリティを有
するメモリコントローラを提供することが望まれる。
積回路（以下ＩＣと言う）は特定の種類のメモリととも
に動作するようにカスタム設計されることが多い。残念
ながら、かかるメモリコントローラＩＣの開発費用は非
常に高い。メモリコントローラＩＣによって提供される
メモリ信号のタイミングは固定されているため、かかる
カスタムメモリコントローラＩＣはその設計目的となっ
たメモリあるいは同じタイミング条件を有するメモリに
のみ用いることができる。したがって、メモリの設計者
に可能な選択としては、新しいシステム設計に既存のメ
モリシステムを用いるか、あるいは高い費用をかけて新
しいカスタムメモリコントローラＩＣを開発することで
あった。したがって、異なるタイミング条件を有するメ
モリに用いることができる十分なフレキシビリティを有
するメモリコントローラを提供することが望まれる。
【０００４】従来のメモリコントローラＩＣに対する別
の制約は、同じＤＲＡＭチップを用いてもタイミングを
変更することができないことである。したがって、メモ
リ信号の速度を増すことができない。
の制約は、同じＤＲＡＭチップを用いてもタイミングを
変更することができないことである。したがって、メモ
リ信号の速度を増すことができない。
【０００５】
【課題を解決するための手段】この発明によれば、メモ
リへのアクセスを制御するためのメモリコントローラは
物理アドレスに応じてメモリにアクセスするためのアド
レス信号と制御信号を含むメモリ信号を生成する手段と
メモリのタイミング条件を定義する所定のタイミング制
御情報に応じてメモリ信号のタイミングをプログラムす
る手段とを有する。
リへのアクセスを制御するためのメモリコントローラは
物理アドレスに応じてメモリにアクセスするためのアド
レス信号と制御信号を含むメモリ信号を生成する手段と
メモリのタイミング条件を定義する所定のタイミング制
御情報に応じてメモリ信号のタイミングをプログラムす
る手段とを有する。
【０００６】このプログラミングするための手段は好適
には１つあるいはそれ以上のタイミング制御ビットを記
憶するための手段とこのタイミング制御ビットに応じて
所定のタイミング制御パラメータ群からタイミング制御
信号を選択するセレクタ手段を有する。このプログラミ
ングするための手段は好適にはさらにタイミング制御パ
ラメータと選択されたメモリ信号とに応じてタイミング
制御信号を生成するための手段を有する。タイミング制
御信号はメモリ信号のタイミングを制御する。このタイ
ミング制御信号を生成するための手段は好適には選択さ
れたメモリ信号における所定の事象後の経過時間を判定
するための手段とこの所定の事象後の経過時間がタイミ
ング制御パラメータに等しいときタイミング制御信号を
生成するための手段とを有する。
には１つあるいはそれ以上のタイミング制御ビットを記
憶するための手段とこのタイミング制御ビットに応じて
所定のタイミング制御パラメータ群からタイミング制御
信号を選択するセレクタ手段を有する。このプログラミ
ングするための手段は好適にはさらにタイミング制御パ
ラメータと選択されたメモリ信号とに応じてタイミング
制御信号を生成するための手段を有する。タイミング制
御信号はメモリ信号のタイミングを制御する。このタイ
ミング制御信号を生成するための手段は好適には選択さ
れたメモリ信号における所定の事象後の経過時間を判定
するための手段とこの所定の事象後の経過時間がタイミ
ング制御パラメータに等しいときタイミング制御信号を
生成するための手段とを有する。
【０００７】
【作用】この発明によれば、行アドレスストローブ、列
アドレスストローブ、行アドレスおよび列アドレスのよ
うなメモリ信号はプログラム可能なタイミングを有す
る。さらに、（メモリコントローラの内部信号である）
読み出しデータのラッチ制御はプログラム可能なタイミ
ングを有する。このメモリコントローラのプログラム可
能な機能によってメモリコントローラをタイミング条件
の異なるメモリに用いることができ、またメモリインタ
ーフェースにおけるタイミングの調整に用いることがで
きる。タイミング制御ビットは好適にはシステムの初期
設定時にメモリコントローラの制御レジスタにロードさ
れる。タイミング制御ビットから得られたタイミング制
御パラメータはシステムクロックサイクルの倍数でタイ
ミングを指定する。
アドレスストローブ、行アドレスおよび列アドレスのよ
うなメモリ信号はプログラム可能なタイミングを有す
る。さらに、（メモリコントローラの内部信号である）
読み出しデータのラッチ制御はプログラム可能なタイミ
ングを有する。このメモリコントローラのプログラム可
能な機能によってメモリコントローラをタイミング条件
の異なるメモリに用いることができ、またメモリインタ
ーフェースにおけるタイミングの調整に用いることがで
きる。タイミング制御ビットは好適にはシステムの初期
設定時にメモリコントローラの制御レジスタにロードさ
れる。タイミング制御ビットから得られたタイミング制
御パラメータはシステムクロックサイクルの倍数でタイ
ミングを指定する。
【０００８】
【実施例】この発明によれば、メモリコントローラはプ
ログラム可能なタイミングを有するアドレス信号と制御
信号を提供する。この発明のメモリコントローラは異な
るクロック周波数とメモリタイミング条件を有するシス
テムに用いることができる。
ログラム可能なタイミングを有するアドレス信号と制御
信号を提供する。この発明のメモリコントローラは異な
るクロック周波数とメモリタイミング条件を有するシス
テムに用いることができる。
【０００９】図１はこの発明の実施に適したデータ処理
システム１０のブロック図である。データ処理システム
１０はこのデータ処理システムの動作を指示するマイク
ロプロセッサ１２を有する。マイクロプロセッサ１２は
トランザクションバス１４に接続されており、このバス
を介してデータ処理システム１０の他の構成要素と通信
する。データ処理システム１０はさらにメモリコントロ
ーラ１６とメモリ１８を含むメモリサブシステムを有す
る。メモリコントローラ１６はトランザクションバス１
４に接続され、メモリ１８へのアクセスを制御する。メ
モリ１８は多重化されたアドレスラインを有するダイナ
ミックランダムアクセスメモリである。メモリコントロ
ーラは状態情報と制御情報を保持するレジスタ２６Ａと
メモリ１８中のＤＲＡＭチップと直接インターフェース
するダイナミックランダムアクセスメモリ（以下ＤＲＡ
Ｍと言う）制御ユニット２４を有する。データ処理シス
テム１０はさらにＩ／Ｏコントローラ２０とＩ／Ｏ装置
２２を含む入力／出力（Ｉ／Ｏ）サブシステムを有す
る。Ｉ／Ｏコントローラ２０はトランザクションバス１
４に接続され、Ｉ／Ｏ装置２２へのアクセスを制御す
る。
システム１０のブロック図である。データ処理システム
１０はこのデータ処理システムの動作を指示するマイク
ロプロセッサ１２を有する。マイクロプロセッサ１２は
トランザクションバス１４に接続されており、このバス
を介してデータ処理システム１０の他の構成要素と通信
する。データ処理システム１０はさらにメモリコントロ
ーラ１６とメモリ１８を含むメモリサブシステムを有す
る。メモリコントローラ１６はトランザクションバス１
４に接続され、メモリ１８へのアクセスを制御する。メ
モリ１８は多重化されたアドレスラインを有するダイナ
ミックランダムアクセスメモリである。メモリコントロ
ーラは状態情報と制御情報を保持するレジスタ２６Ａと
メモリ１８中のＤＲＡＭチップと直接インターフェース
するダイナミックランダムアクセスメモリ（以下ＤＲＡ
Ｍと言う）制御ユニット２４を有する。データ処理シス
テム１０はさらにＩ／Ｏコントローラ２０とＩ／Ｏ装置
２２を含む入力／出力（Ｉ／Ｏ）サブシステムを有す
る。Ｉ／Ｏコントローラ２０はトランザクションバス１
４に接続され、Ｉ／Ｏ装置２２へのアクセスを制御す
る。
【００１０】図２はメモリコントローラ１６（図１）の
一部のブロック図である。特に、図２はレジスタ２６Ａ
（図１）の制御レジスタ３０ＡとＤＲＡＭ制御ユニット
２４（図２）を示す。制御レジスタ３０ＡとＤＲＡＭ制
御ユニット２４はメモリ１８に提供されるアドレス信号
と制御信号のタイミングを決定する。制御レジスタ３０
Ａはメモリサブシステムの構成に用いられる制御ビット
を保持する。制御レジスタ３０Ａは合計３２ビットを保
持するが、特にこの発明に関係するのはタイミング制御
ビット２６−３１だけである。タイミング制御ビット２
６は短列アドレスストローブ（以下ＳＣＡＳと言う）ビ
ット、タイミング制御ビット２７は初期列アドレススト
ローブ（以下ＥＣＡＳと言う）ビット、タイミング制御
ビット２８はストレッチリフレッシュサイクル（以下Ｓ
ＲＦＲＳＨと言う）ビット、タイミング制御ビット２９
は行アドレスストローブプリチャージ（以下ＲＡＳＰＣ
と言う）ビット、タイミング制御ビット３０Ａは初期行
アドレスストローブ（以下ＥＲＡＳと言う）ビット、タ
イミング制御ビット３１は列アドレスストローブプリチ
ャージ（以下ＣＡＳＰＣと言う）ビットである。これら
のタイミング制御ビットの重要性については次に詳細に
論じる。制御レジスタ３０Ａはシステムが電源投入され
るときに読み出し専用メモリ（図示せず）からの情報を
用いて初期設定される。
一部のブロック図である。特に、図２はレジスタ２６Ａ
（図１）の制御レジスタ３０ＡとＤＲＡＭ制御ユニット
２４（図２）を示す。制御レジスタ３０ＡとＤＲＡＭ制
御ユニット２４はメモリ１８に提供されるアドレス信号
と制御信号のタイミングを決定する。制御レジスタ３０
Ａはメモリサブシステムの構成に用いられる制御ビット
を保持する。制御レジスタ３０Ａは合計３２ビットを保
持するが、特にこの発明に関係するのはタイミング制御
ビット２６−３１だけである。タイミング制御ビット２
６は短列アドレスストローブ（以下ＳＣＡＳと言う）ビ
ット、タイミング制御ビット２７は初期列アドレススト
ローブ（以下ＥＣＡＳと言う）ビット、タイミング制御
ビット２８はストレッチリフレッシュサイクル（以下Ｓ
ＲＦＲＳＨと言う）ビット、タイミング制御ビット２９
は行アドレスストローブプリチャージ（以下ＲＡＳＰＣ
と言う）ビット、タイミング制御ビット３０Ａは初期行
アドレスストローブ（以下ＥＲＡＳと言う）ビット、タ
イミング制御ビット３１は列アドレスストローブプリチ
ャージ（以下ＣＡＳＰＣと言う）ビットである。これら
のタイミング制御ビットの重要性については次に詳細に
論じる。制御レジスタ３０Ａはシステムが電源投入され
るときに読み出し専用メモリ（図示せず）からの情報を
用いて初期設定される。
【００１１】ＤＲＡＭ制御ユニット２４は制御レジスタ
３０Ａに含まれるタイミング制御ビット２６−３１の値
に基づいてメモリアドレス信号と制御信号のタイミング
制御パラメータを選択するセレクタ３２，３４，３６，
３８，４０および４２を有する。各タイミング制御ビッ
トには別々のセレクタが設けられる。セレクタは制御レ
ジスタ３０ＡからのＳＣＡＳビットをライン５０ａ，５
０ｂ，５０ｃおよび５０ｄ上の４つのタイミング制御パ
ラメータを生成するための選択ビットとして用いるＳＣ
ＡＳセレクタ３２を有する。ＥＣＡＳセレクタ３４は制
御レジスタ３０ＡからのＥＣＡＳビットをライン５２
ａ，５２ｂ，５２ｃおよび５２ｄ上のタイミング制御パ
ラメータを生成するための選択ビットとして用いる。同
様に、ＳＲＦＲＳＨセレクタ３６は制御レジスタ３０Ａ
からのＳＲＦＲＳＨビットをライン５４ａ，５４ｂ，５
４ｃおよび５４ｄ上のタイミング制御パラメータを生成
するための選択ビットとして用いる。ＲＡＳＰＣセレク
タ３８，ＥＲＡＳセレクタ４０およびＣＡＳＰＣセレク
タ４２は制御レジスタ３０ＡからのＲＡＳＰＣビット，
ＥＲＡＳビットおよびＣＡＳＰＣビットをライン５６，
５８および６０上のタイミング制御パラメータを生成す
るための選択ビットとして用いる。
３０Ａに含まれるタイミング制御ビット２６−３１の値
に基づいてメモリアドレス信号と制御信号のタイミング
制御パラメータを選択するセレクタ３２，３４，３６，
３８，４０および４２を有する。各タイミング制御ビッ
トには別々のセレクタが設けられる。セレクタは制御レ
ジスタ３０ＡからのＳＣＡＳビットをライン５０ａ，５
０ｂ，５０ｃおよび５０ｄ上の４つのタイミング制御パ
ラメータを生成するための選択ビットとして用いるＳＣ
ＡＳセレクタ３２を有する。ＥＣＡＳセレクタ３４は制
御レジスタ３０ＡからのＥＣＡＳビットをライン５２
ａ，５２ｂ，５２ｃおよび５２ｄ上のタイミング制御パ
ラメータを生成するための選択ビットとして用いる。同
様に、ＳＲＦＲＳＨセレクタ３６は制御レジスタ３０Ａ
からのＳＲＦＲＳＨビットをライン５４ａ，５４ｂ，５
４ｃおよび５４ｄ上のタイミング制御パラメータを生成
するための選択ビットとして用いる。ＲＡＳＰＣセレク
タ３８，ＥＲＡＳセレクタ４０およびＣＡＳＰＣセレク
タ４２は制御レジスタ３０ＡからのＲＡＳＰＣビット，
ＥＲＡＳビットおよびＣＡＳＰＣビットをライン５６，
５８および６０上のタイミング制御パラメータを生成す
るための選択ビットとして用いる。
【００１２】ライン５０ａ−５０ｄ，５２ａ−５２ｄ，
５４ａ−５４ｄ，５６，５８および６０上のタイミング
制御パラメータはそれぞれタイミング制御ユニット３
３，３５，３７，３９，４１および４３に入力される。
これらのタイミング制御ユニットはタイミング制御パラ
メータをメモリ１８に供給されるアドレス信号および制
御信号のタイミングを制御するタイミング制御信号に変
換する。タイミング制御ユニットの動作を次に説明す
る。タイミング制御ユニット３３，３５，３７，３９，
４１および４３は状態機械４６へのタイミング制御信号
を提供する。状態機械４６はまたトランザクションバス
１４上の入力を受け取り、アドレス信号と制御信号をメ
モリ１８に提供する。一般に、状態機械４６の構成と動
作はここに説明するようなプログラム可能なタイミング
制御信号を受け取ることを除いて、従来のメモリコント
ローラと同様である。その結果、メモリ１８に供給され
るアドレス信号と制御信号はプログラム可能なタイミン
グを有する。メモリ１８への出力信号には行アドレスス
トローブ（ＲＡＳ），列アドレスストローブ（ＣＡ
Ｓ），行アドレス，列アドレスおよび書き込みデータが
ある。メモリ１８からメモリコントローラに読み込まれ
るデータをラッチする内部読み出しデータラッチ信号も
またプログラム可能なタイミングを有する。
５４ａ−５４ｄ，５６，５８および６０上のタイミング
制御パラメータはそれぞれタイミング制御ユニット３
３，３５，３７，３９，４１および４３に入力される。
これらのタイミング制御ユニットはタイミング制御パラ
メータをメモリ１８に供給されるアドレス信号および制
御信号のタイミングを制御するタイミング制御信号に変
換する。タイミング制御ユニットの動作を次に説明す
る。タイミング制御ユニット３３，３５，３７，３９，
４１および４３は状態機械４６へのタイミング制御信号
を提供する。状態機械４６はまたトランザクションバス
１４上の入力を受け取り、アドレス信号と制御信号をメ
モリ１８に提供する。一般に、状態機械４６の構成と動
作はここに説明するようなプログラム可能なタイミング
制御信号を受け取ることを除いて、従来のメモリコント
ローラと同様である。その結果、メモリ１８に供給され
るアドレス信号と制御信号はプログラム可能なタイミン
グを有する。メモリ１８への出力信号には行アドレスス
トローブ（ＲＡＳ），列アドレスストローブ（ＣＡ
Ｓ），行アドレス，列アドレスおよび書き込みデータが
ある。メモリ１８からメモリコントローラに読み込まれ
るデータをラッチする内部読み出しデータラッチ信号も
またプログラム可能なタイミングを有する。
【００１３】一般に、図２の構成要素は次のように動作
する。制御レジスタ３０Ａのタイミング制御ビット２６
−３１はそれぞれ「０」あるいは「１」の値を取る。制
御レジスタ３０Ａのタイミング制御ビット２６−３１の
取る値が対応するセレクタ３２，３４，３６，３８，４
０および４２に入力され、適当なタイミング制御パラメ
ータが選択される。次に、タイミング制御パラメータが
対応するタイミング制御ユニット３３，３５，３７，３
９，４１および４３に入力される。タイミング制御ユニ
ットはタイミング制御パラメータと選択されたメモリ信
号を用いてタイミング制御信号を生成する。タイミング
制御信号によって次に説明するようにＣＡＳ，ＲＡＳあ
るいはデータラッチといったメモリ信号の１つが発生し
たり、消えたりする。状態機械４６はタイミング制御信
号とトランザクションバス１４上で受け取られた情報に
したがってメモリ１８を制御するための信号を生成す
る。制御レジスタ３０Ａのタイミング制御ビット２６−
３１の位置にロードされるタイミング制御ビットの値を
選択することによって、メモリコントローラのタイミン
グがプログラムされる。それぞれの場合に、タイミング
はシステムクロックサイクルの倍数でプログラムされ
る。
する。制御レジスタ３０Ａのタイミング制御ビット２６
−３１はそれぞれ「０」あるいは「１」の値を取る。制
御レジスタ３０Ａのタイミング制御ビット２６−３１の
取る値が対応するセレクタ３２，３４，３６，３８，４
０および４２に入力され、適当なタイミング制御パラメ
ータが選択される。次に、タイミング制御パラメータが
対応するタイミング制御ユニット３３，３５，３７，３
９，４１および４３に入力される。タイミング制御ユニ
ットはタイミング制御パラメータと選択されたメモリ信
号を用いてタイミング制御信号を生成する。タイミング
制御信号によって次に説明するようにＣＡＳ，ＲＡＳあ
るいはデータラッチといったメモリ信号の１つが発生し
たり、消えたりする。状態機械４６はタイミング制御信
号とトランザクションバス１４上で受け取られた情報に
したがってメモリ１８を制御するための信号を生成す
る。制御レジスタ３０Ａのタイミング制御ビット２６−
３１の位置にロードされるタイミング制御ビットの値を
選択することによって、メモリコントローラのタイミン
グがプログラムされる。それぞれの場合に、タイミング
はシステムクロックサイクルの倍数でプログラムされ
る。
【００１４】図３はＳＣＡＳセレクタ３２をより詳細に
示す。ＳＣＡＳセレクタ３２は４つのマルチプレクサ６
２，６４，６６および６８を有する。マルチプレクサ６
２，６４，６６および６８はそれぞれ２つの入力を有す
る。入力のうち１つはマルチプレクサへの選択入力が
「１」であるとき（図３のラベル「１」参照）選択さ
れ、他の入力は選択入力が「０」であるとき（図３のラ
ベル「０」参照）選択される。
示す。ＳＣＡＳセレクタ３２は４つのマルチプレクサ６
２，６４，６６および６８を有する。マルチプレクサ６
２，６４，６６および６８はそれぞれ２つの入力を有す
る。入力のうち１つはマルチプレクサへの選択入力が
「１」であるとき（図３のラベル「１」参照）選択さ
れ、他の入力は選択入力が「０」であるとき（図３のラ
ベル「０」参照）選択される。
【００１５】マルチプレクサ６２はＣＡＳ動作時間を２
クロックサイクルあるいは３クロックサイクルのいずれ
かに選択する。ＳＣＡＳビットが「１」である場合、Ｃ
ＡＳ動作時間は２サイクルに選択される。ＳＣＡＳビッ
トが「０」である場合、ＣＡＳ動作時間は３サイクルに
選択される。マルチプレクサ６２によって選択されるタ
イミング制御パラメータ（たとえば２サイクルあるいは
３サイクル）はタイミング制御ユニット３３（図２）へ
のライン５０ａ上に出力される。
クロックサイクルあるいは３クロックサイクルのいずれ
かに選択する。ＳＣＡＳビットが「１」である場合、Ｃ
ＡＳ動作時間は２サイクルに選択される。ＳＣＡＳビッ
トが「０」である場合、ＣＡＳ動作時間は３サイクルに
選択される。マルチプレクサ６２によって選択されるタ
イミング制御パラメータ（たとえば２サイクルあるいは
３サイクル）はタイミング制御ユニット３３（図２）へ
のライン５０ａ上に出力される。
【００１６】マルチプレクサ６４はＣＡＳ信号が発せら
れた後、列アドレスがどれだけの期間保持されるかを決
定する。ＳＣＡＳビットが「１」である場合、列アドレ
スは１サイクル保持される。ＳＣＡＳビットが「０」で
ある場合、列アドレスは２サイクル保持される。選択さ
れたタイミング制御パラメータはタイミング制御ユニッ
ト３３（図２）へのライン５０ｂ上に出力される。
れた後、列アドレスがどれだけの期間保持されるかを決
定する。ＳＣＡＳビットが「１」である場合、列アドレ
スは１サイクル保持される。ＳＣＡＳビットが「０」で
ある場合、列アドレスは２サイクル保持される。選択さ
れたタイミング制御パラメータはタイミング制御ユニッ
ト３３（図２）へのライン５０ｂ上に出力される。
【００１７】マルチプレクサ６６は最初のＣＡＳ信号の
発信と読み出しデータラッチ信号の各発信の間の時間を
制御する。ＳＣＡＳビットが「１」である場合、ＣＡＳ
信号と読み出しデータラッチ信号は１サイクルの間隔が
ある。ＳＣＡＳビットが「０」である場合、ＣＡＳ信号
と読み出しデータラッチ信号は２サイクルの間隔があ
る。選択されたタイミング制御パラメータはタイミング
制御ユニット３３（図２）へのライン５０ｃ上に出力さ
れる。
発信と読み出しデータラッチ信号の各発信の間の時間を
制御する。ＳＣＡＳビットが「１」である場合、ＣＡＳ
信号と読み出しデータラッチ信号は１サイクルの間隔が
ある。ＳＣＡＳビットが「０」である場合、ＣＡＳ信号
と読み出しデータラッチ信号は２サイクルの間隔があ
る。選択されたタイミング制御パラメータはタイミング
制御ユニット３３（図２）へのライン５０ｃ上に出力さ
れる。
【００１８】マルチプレクサ６８はＣＡＳ信号が発せら
れた後、書き込みデータがどれだけの期間保持されるか
を決定する。ＳＣＡＳビットが「１」である場合、書き
込みデータは０サイクル保持される。ＳＣＡＳビットが
「０」である場合、書き込みデータは１サイクル保持さ
れる。選択されたタイミング制御パラメータはタイミン
グ制御ユニット３３（図２）へのライン５０ｄ上に出力
される。
れた後、書き込みデータがどれだけの期間保持されるか
を決定する。ＳＣＡＳビットが「１」である場合、書き
込みデータは０サイクル保持される。ＳＣＡＳビットが
「０」である場合、書き込みデータは１サイクル保持さ
れる。選択されたタイミング制御パラメータはタイミン
グ制御ユニット３３（図２）へのライン５０ｄ上に出力
される。
【００１９】図４はＥＣＡＳセレクタ３４をより詳細に
示す。ＥＣＡＳセレクタ３４は４つのマルチプレクサ７
０，７２，７４および７６を有する。制御レジスタ３０
（図２）中のＥＣＡＳビットはマルチプレクサ７０，７
２，７４および７６（図４）のそれぞれに対する選択入
力である。マルチプレクサ７０はＲＡＳ信号の発信とＣ
ＡＳ信号の発信の間の遅延を選択する。ＥＣＡＳビット
が「１」である場合、遅延は３サイクルであり、ＥＣＡ
Ｓビットが「０」である場合、遅延は４サイクルであ
る。選択された遅延はタイミング制御ユニット３５（図
２）へのライン５２ａ上に出力される。
示す。ＥＣＡＳセレクタ３４は４つのマルチプレクサ７
０，７２，７４および７６を有する。制御レジスタ３０
（図２）中のＥＣＡＳビットはマルチプレクサ７０，７
２，７４および７６（図４）のそれぞれに対する選択入
力である。マルチプレクサ７０はＲＡＳ信号の発信とＣ
ＡＳ信号の発信の間の遅延を選択する。ＥＣＡＳビット
が「１」である場合、遅延は３サイクルであり、ＥＣＡ
Ｓビットが「０」である場合、遅延は４サイクルであ
る。選択された遅延はタイミング制御ユニット３５（図
２）へのライン５２ａ上に出力される。
【００２０】マルチプレクサ７２（図４）はＲＡＳ信号
の発信と行アドレスから列アドレスへのアドレスライン
の切り換えの間のサイクル数を選択する。ＥＣＡＳビッ
トが「１」である場合、ＲＡＳ信号の発信と行アドレス
から列アドレスへのアドレスラインの切り換えの間は２
サイクルである。ＥＣＡＳビットが「０」である場合、
これらの事象は３サイクル離れている。選択されたサイ
クル数はタイミング制御ユニット３５（図２）へのライ
ン５２ｂ上に出力される。
の発信と行アドレスから列アドレスへのアドレスライン
の切り換えの間のサイクル数を選択する。ＥＣＡＳビッ
トが「１」である場合、ＲＡＳ信号の発信と行アドレス
から列アドレスへのアドレスラインの切り換えの間は２
サイクルである。ＥＣＡＳビットが「０」である場合、
これらの事象は３サイクル離れている。選択されたサイ
クル数はタイミング制御ユニット３５（図２）へのライ
ン５２ｂ上に出力される。
【００２１】マルチプレクサ７４（図４）は読み出しサ
イクル中のＣＡＳ信号の発信と読み出し・修正・書き込
みサイクルにおけるＣＡＳ信号の発信の間の間隔を選択
する。ＥＣＡＳビットが「１」である場合、遅延は６サ
イクルであり、ＥＣＡＳビットが「０」である場合、遅
延は７サイクルである。選択されたサイクル数はタイミ
ング制御ユニット３５（図２）へのライン５２ｃ上に出
力される。
イクル中のＣＡＳ信号の発信と読み出し・修正・書き込
みサイクルにおけるＣＡＳ信号の発信の間の間隔を選択
する。ＥＣＡＳビットが「１」である場合、遅延は６サ
イクルであり、ＥＣＡＳビットが「０」である場合、遅
延は７サイクルである。選択されたサイクル数はタイミ
ング制御ユニット３５（図２）へのライン５２ｃ上に出
力される。
【００２２】マルチプレクサ７６（図４）は書き込みサ
イクル中のＣＡＳ信号の発信と読み出し・修正・書き込
みサイクルにおけるＣＡＳ信号の発信の間の遅延を選択
する。この遅延は３サイクルあるいは４サイクルのいず
れかである。マルチプレクサ７６はＥＣＡＳビットが
「１」の値を有するときこの遅延を３サイクルとして選
択し、ビットが「０」の値を有するとき遅延を４サイク
ルとして選択する。選択された遅延はタイミング制御ユ
ニット３５（図２）へのライン５２ｄ上に出力される。
イクル中のＣＡＳ信号の発信と読み出し・修正・書き込
みサイクルにおけるＣＡＳ信号の発信の間の遅延を選択
する。この遅延は３サイクルあるいは４サイクルのいず
れかである。マルチプレクサ７６はＥＣＡＳビットが
「１」の値を有するときこの遅延を３サイクルとして選
択し、ビットが「０」の値を有するとき遅延を４サイク
ルとして選択する。選択された遅延はタイミング制御ユ
ニット３５（図２）へのライン５２ｄ上に出力される。
【００２３】図５はＳＲＦＲＳＨセレクタ３６をより詳
細に示す。ＳＲＦＲＳＨセレクタ３６はＲＡＳリフレッ
シュサイクル前のＣＡＳのタイミング制御パラメータの
選択に用いられる。ＲＡＳリフレッシュサイクル前のＣ
ＡＳはメモリ１８のＤＲＡＭチップの内容がリフレッシ
ュされるタイミングサイクルである。ＳＲＦＲＳＨセレ
クタ３６はＣＡＳ信号がＲＡＳ信号に先行するサイクル
数を決定する。ＳＲＦＲＳＨビットが「１」である場
合、ＣＡＳ信号はＲＡＳのセットアップに２サイクルま
で先行し、ＳＲＦＲＳＨビットが「０」である場合、Ｃ
ＡＳ信号はＲＡＳのセットアップに３サイクルまで先行
する。選択されたサイクル数はタイミング制御ユニット
３７（図２）へのライン５４ａ上に出力される。
細に示す。ＳＲＦＲＳＨセレクタ３６はＲＡＳリフレッ
シュサイクル前のＣＡＳのタイミング制御パラメータの
選択に用いられる。ＲＡＳリフレッシュサイクル前のＣ
ＡＳはメモリ１８のＤＲＡＭチップの内容がリフレッシ
ュされるタイミングサイクルである。ＳＲＦＲＳＨセレ
クタ３６はＣＡＳ信号がＲＡＳ信号に先行するサイクル
数を決定する。ＳＲＦＲＳＨビットが「１」である場
合、ＣＡＳ信号はＲＡＳのセットアップに２サイクルま
で先行し、ＳＲＦＲＳＨビットが「０」である場合、Ｃ
ＡＳ信号はＲＡＳのセットアップに３サイクルまで先行
する。選択されたサイクル数はタイミング制御ユニット
３７（図２）へのライン５４ａ上に出力される。
【００２４】セレクタ３６はマルチプレクサ８０を有す
る。マルチプレクサ８０はＣＡＳ信号がリフレッシュサ
イクルの前に充電されるサイクル数を選択する。ＳＲＦ
ＲＳＨビットが「１」である場合、ＣＡＳ信号は３サイ
クル充電され、ＳＲＦＲＳＨビットが「０」である場
合、ＣＡＳ信号は４サイクル充電される。選択されたタ
イミング制御パラメータはタイミング制御ユニット３７
へのライン５４ｂ上に出力される。
る。マルチプレクサ８０はＣＡＳ信号がリフレッシュサ
イクルの前に充電されるサイクル数を選択する。ＳＲＦ
ＲＳＨビットが「１」である場合、ＣＡＳ信号は３サイ
クル充電され、ＳＲＦＲＳＨビットが「０」である場
合、ＣＡＳ信号は４サイクル充電される。選択されたタ
イミング制御パラメータはタイミング制御ユニット３７
へのライン５４ｂ上に出力される。
【００２５】また、ＳＲＦＲＳＨセレクタ３６はＲＡＳ
信号の発信後ＣＡＳ信号が保持される期間を決定するマ
ルチプレクサ８２を有する。ＳＲＦＲＳＨが「１」の値
を有する場合、ＣＡＳ信号は３サイクル保持され、ＳＲ
ＦＲＳＨビットが「０」の値を有する場合、ＣＡＳ信号
は４サイクル保持される。選択されたタイミング制御パ
ラメータはタイミング制御ユニット３７へのライン５４
ｃ上に出力される。
信号の発信後ＣＡＳ信号が保持される期間を決定するマ
ルチプレクサ８２を有する。ＳＲＦＲＳＨが「１」の値
を有する場合、ＣＡＳ信号は３サイクル保持され、ＳＲ
ＦＲＳＨビットが「０」の値を有する場合、ＣＡＳ信号
は４サイクル保持される。選択されたタイミング制御パ
ラメータはタイミング制御ユニット３７へのライン５４
ｃ上に出力される。
【００２６】最後に、ＳＲＦＲＳＨセレクタ３６はＲＡ
Ｓ信号の動作時間を選択するマルチプレクサ８４を有す
る。ＳＲＦＲＳＨが「１」の値を有する場合、ＲＡＳ動
作時間は５サイクルであり、ＳＲＦＲＳＨビットが
「０」の値を有する場合、ＲＡＳ動作時間は７サイクル
である。選択された動作時間はタイミング制御ユニット
３７（図２）へのライン５４ｄ上に出力される。
Ｓ信号の動作時間を選択するマルチプレクサ８４を有す
る。ＳＲＦＲＳＨが「１」の値を有する場合、ＲＡＳ動
作時間は５サイクルであり、ＳＲＦＲＳＨビットが
「０」の値を有する場合、ＲＡＳ動作時間は７サイクル
である。選択された動作時間はタイミング制御ユニット
３７（図２）へのライン５４ｄ上に出力される。
【００２７】図６はＲＡＳＰＣセレクタ３８，ＥＲＡＳ
セレクタ４０およびＣＡＳＰＣ４２をより詳細に示す。
ＲＡＳＰＣセレクタ３８はその選択入力としてＲＡＳＰ
Ｃビットを有するマルチプレクサ９０からなる。マルチ
プレクサ９０はＲＡＳ信号充電の長さとして４サイクル
（ＲＡＳＰＣビットが「１」であるとき）あるいは６サ
イクル（ＲＡＳＰＣビットが「０」であるとき）のいず
れかに選択する。選択されたサイクル長がタイミング制
御ユニット３９（図２）へのライン５６上に出力され
る。
セレクタ４０およびＣＡＳＰＣ４２をより詳細に示す。
ＲＡＳＰＣセレクタ３８はその選択入力としてＲＡＳＰ
Ｃビットを有するマルチプレクサ９０からなる。マルチ
プレクサ９０はＲＡＳ信号充電の長さとして４サイクル
（ＲＡＳＰＣビットが「１」であるとき）あるいは６サ
イクル（ＲＡＳＰＣビットが「０」であるとき）のいず
れかに選択する。選択されたサイクル長がタイミング制
御ユニット３９（図２）へのライン５６上に出力され
る。
【００２８】ＥＲＡＳセレクタ４０（図６）は行アドレ
スがアドレスラインに置かれる時間とＲＡＳ信号の発信
の間の遅延を決定するマルチプレクサ９２を有する。Ｅ
ＲＡＳビットはマルチプレクサ９２への選択入力であ
る。ＥＲＡＳビットが「１」であるとき出力は０であ
り、ＥＲＡＳビットが「０」であるとき出力は１であ
る。選択された出力はライン５８（図６）上をタイミン
グ制御ユニット４１（図２）に送られる。
スがアドレスラインに置かれる時間とＲＡＳ信号の発信
の間の遅延を決定するマルチプレクサ９２を有する。Ｅ
ＲＡＳビットはマルチプレクサ９２への選択入力であ
る。ＥＲＡＳビットが「１」であるとき出力は０であ
り、ＥＲＡＳビットが「０」であるとき出力は１であ
る。選択された出力はライン５８（図６）上をタイミン
グ制御ユニット４１（図２）に送られる。
【００２９】ＣＡＳＰＣセレクタ４２（図６）は高速ペ
ージモードアクセス中のＣＡＳ信号の充電の長さを決定
するマルチプレクサ９４を有する。ＣＡＳＰＣビットは
マルチプレクサ９４への選択入力である。ＣＡＳ充電の
長さはＣＡＳＰＣビットが「１」であるとき１サイクル
あるいはＣＡＳＰＣビットが「０」であるとき２サイク
ルのいずれかである。選択された充電長さはタイミング
制御ユニット４３（図２）へのライン６０上の出力であ
る。
ージモードアクセス中のＣＡＳ信号の充電の長さを決定
するマルチプレクサ９４を有する。ＣＡＳＰＣビットは
マルチプレクサ９４への選択入力である。ＣＡＳ充電の
長さはＣＡＳＰＣビットが「１」であるとき１サイクル
あるいはＣＡＳＰＣビットが「０」であるとき２サイク
ルのいずれかである。選択された充電長さはタイミング
制御ユニット４３（図２）へのライン６０上の出力であ
る。
【００３０】代表的なタイミング制御ユニットのブロッ
ク図を図７に示す。図７に示す回路は小さな変更がある
だけで各タイミング制御パラメータに共通である。状態
機械４６からのメモリ制御信号がカウンタ４７をイネー
ブルする。カウンタ４７はシステムクロックによってイ
ンクリメントされ、入力メモリ信号が特定の状態
（「１」あるいは「０」等）であるクロックサイクルの
数をカウントするように構成されている。。たとえば、
メモリ信号はＣＡＳ信号であり、カウンタ４７はＣＡＳ
信号が動作状態であるクロックサイクルの数を判定する
ことができる。カウンタ４７は入力メモリ信号が特定の
状態であったクロックサイクルの数を表わす２進数であ
る。カウンタ４７の出力はコンパレータ４９の１つの入
力に供給される。対応するセレクタ（図３から図６）か
らのタイミング制御パラメータはコンパレータ４９の他
の入力に供給される。カウンタ４７がＣＡＳ信号の動作
時間を判定する上述した例では、セレクタ６２（図３）
の出力はコンパレータ４９に入力される。上述したよう
なタイミング制御パラメータはＣＡＳ信号の動作時間が
２サイクルであるか３サイクルであるかを決定する。コ
ンパレータ４９はカウンタ４７の出力が対応するタイミ
ング制御パラメータに等しいと判定すると、状態機械４
６に状態変更出力信号を提供する。次に、状態機械はタ
イミング制御パラメータによって決定されたようにＣＡ
Ｓ信号を２サイクルあるいは３サイクルで終了する。
ク図を図７に示す。図７に示す回路は小さな変更がある
だけで各タイミング制御パラメータに共通である。状態
機械４６からのメモリ制御信号がカウンタ４７をイネー
ブルする。カウンタ４７はシステムクロックによってイ
ンクリメントされ、入力メモリ信号が特定の状態
（「１」あるいは「０」等）であるクロックサイクルの
数をカウントするように構成されている。。たとえば、
メモリ信号はＣＡＳ信号であり、カウンタ４７はＣＡＳ
信号が動作状態であるクロックサイクルの数を判定する
ことができる。カウンタ４７は入力メモリ信号が特定の
状態であったクロックサイクルの数を表わす２進数であ
る。カウンタ４７の出力はコンパレータ４９の１つの入
力に供給される。対応するセレクタ（図３から図６）か
らのタイミング制御パラメータはコンパレータ４９の他
の入力に供給される。カウンタ４７がＣＡＳ信号の動作
時間を判定する上述した例では、セレクタ６２（図３）
の出力はコンパレータ４９に入力される。上述したよう
なタイミング制御パラメータはＣＡＳ信号の動作時間が
２サイクルであるか３サイクルであるかを決定する。コ
ンパレータ４９はカウンタ４７の出力が対応するタイミ
ング制御パラメータに等しいと判定すると、状態機械４
６に状態変更出力信号を提供する。次に、状態機械はタ
イミング制御パラメータによって決定されたようにＣＡ
Ｓ信号を２サイクルあるいは３サイクルで終了する。
【００３１】図７に示す回路は各タイミング制御パラメ
ータとそれらに対応するメモリ信号に共通である。タイ
ミング制御パラメータが選択された信号の持続時間を示
す場合がある。選択された信号はカウンタ４７に入力さ
れ、その持続時間が判定される。所望の持続時間に達し
たとき、選択された信号は状態変更信号に応じて状態機
械によって終了される。他の場合には、タイミング制御
パラメータは第１の信号中の所定の事象と第２の信号中
の所定の事象の間の経過時間を示す。たとえば、タイミ
ング制御パラメータは動作状態あるいは非動作状態にな
る第１の信号と動作状態あるいは非動作状態になる第２
の信号の間の遅延を示す場合がある。この場合、第１の
信号はカウンタ４７に入力され、対応するセレクタから
のタイミング制御パラメータはコンパレータ４９に入力
される。コンパレータ４９は状態機械４６に状態変更信
号を提供し、第２の信号を開始あるいは終了させる。
ータとそれらに対応するメモリ信号に共通である。タイ
ミング制御パラメータが選択された信号の持続時間を示
す場合がある。選択された信号はカウンタ４７に入力さ
れ、その持続時間が判定される。所望の持続時間に達し
たとき、選択された信号は状態変更信号に応じて状態機
械によって終了される。他の場合には、タイミング制御
パラメータは第１の信号中の所定の事象と第２の信号中
の所定の事象の間の経過時間を示す。たとえば、タイミ
ング制御パラメータは動作状態あるいは非動作状態にな
る第１の信号と動作状態あるいは非動作状態になる第２
の信号の間の遅延を示す場合がある。この場合、第１の
信号はカウンタ４７に入力され、対応するセレクタから
のタイミング制御パラメータはコンパレータ４９に入力
される。コンパレータ４９は状態機械４６に状態変更信
号を提供し、第２の信号を開始あるいは終了させる。
【００３２】上述したように、制御レジスタ３０Ａ（図
２）中の６つのタイミング制御ビット（ビット２６−３
１）を設定することによって、製造者あるいは設計者は
特定のシステムのメモリタイミングに対応することがで
きる。たとえば、あるシステムの製造者がメモリコント
ローラ１６が高速動作モードでページ単位の読み出しを
行うことを必要とすると仮定する。この例では、図８は
ＲＡＳ信号１００，ＣＡＳ信号１０２，アドレス信号１
０４，およびデータラッチ信号１０６のタイミングを示
す。このタイミングを確立するために、製造者は制御レ
ジスタ３０Ａ（図１）中のＳＣＡＳビット（タイミング
制御ビット２６），ＥＣＡＳビット（タイミング制御ビ
ット２７），ＲＡＳＰＣビット（タイミング制御ビット
２９），ＥＲＡＳビット（タイミング制御ビット３０）
およびＣＡＳＰＣビット（タイミング制御ビット３１）
をそれぞれ「１」の値を有するように設定する。
２）中の６つのタイミング制御ビット（ビット２６−３
１）を設定することによって、製造者あるいは設計者は
特定のシステムのメモリタイミングに対応することがで
きる。たとえば、あるシステムの製造者がメモリコント
ローラ１６が高速動作モードでページ単位の読み出しを
行うことを必要とすると仮定する。この例では、図８は
ＲＡＳ信号１００，ＣＡＳ信号１０２，アドレス信号１
０４，およびデータラッチ信号１０６のタイミングを示
す。このタイミングを確立するために、製造者は制御レ
ジスタ３０Ａ（図１）中のＳＣＡＳビット（タイミング
制御ビット２６），ＥＣＡＳビット（タイミング制御ビ
ット２７），ＲＡＳＰＣビット（タイミング制御ビット
２９），ＥＲＡＳビット（タイミング制御ビット３０）
およびＣＡＳＰＣビット（タイミング制御ビット３１）
をそれぞれ「１」の値を有するように設定する。
【００３３】制御ビットの設定によって図８に示すタイ
ミングがどのように実施されるかを理解するために、図
３−図６に示すセレクタ３２，３４，３６，３８，４０
および４２を参照する。図３に示すように、ＳＣＡＳビ
ット２６はＳＣＡＳセレクタ３２のマルチプレクサ６
２，６４，６６および６８への選択入力である。ＳＣＡ
Ｓビットは「１」であるため、マルチプレクサ６２，６
４，６６および６８のそれぞれの第１入力（「１」で示
すもの）が選択される。したがって、マルチプレクサ６
２はＣＡＳ信号を２サイクルの動作状態に選択する。図
８には、ＣＡＳ信号１０２の動作期間の一例が期間１１
４として示されている。
ミングがどのように実施されるかを理解するために、図
３−図６に示すセレクタ３２，３４，３６，３８，４０
および４２を参照する。図３に示すように、ＳＣＡＳビ
ット２６はＳＣＡＳセレクタ３２のマルチプレクサ６
２，６４，６６および６８への選択入力である。ＳＣＡ
Ｓビットは「１」であるため、マルチプレクサ６２，６
４，６６および６８のそれぞれの第１入力（「１」で示
すもの）が選択される。したがって、マルチプレクサ６
２はＣＡＳ信号を２サイクルの動作状態に選択する。図
８には、ＣＡＳ信号１０２の動作期間の一例が期間１１
４として示されている。
【００３４】ＳＣＡＳビットが「１」であるため、マル
チプレクサ６４は列アドレスをＣＡＳ信号の発信後１サ
イクル保持されるように選択する（図８の期間１１４参
照）。
チプレクサ６４は列アドレスをＣＡＳ信号の発信後１サ
イクル保持されるように選択する（図８の期間１１４参
照）。
【００３５】ＳＣＡＳビットの「１」の値はマルチプレ
クサ６６および６８（図３）にも入力される。マルチプ
レクサ６６において、ＣＡＳ信号と読み出しデータラッ
チ発信の間の時間が１サイクルに設定される。図８にお
いて、期間１２０はサイクル４の始めのＣＡＳ信号１０
２の発信とサイクル５の始めのデータラッチ信号１０６
の発信との間の間隔を示す。これらの事象の間の間隔は
１サイクルである。マルチプレクサ６８の出力は読み出
し動作中には用いられず、書き込み動作中に用いられ
る。したがって、マルチプレクサ６８の動作は図８の例
については説明しない。
クサ６６および６８（図３）にも入力される。マルチプ
レクサ６６において、ＣＡＳ信号と読み出しデータラッ
チ発信の間の時間が１サイクルに設定される。図８にお
いて、期間１２０はサイクル４の始めのＣＡＳ信号１０
２の発信とサイクル５の始めのデータラッチ信号１０６
の発信との間の間隔を示す。これらの事象の間の間隔は
１サイクルである。マルチプレクサ６８の出力は読み出
し動作中には用いられず、書き込み動作中に用いられ
る。したがって、マルチプレクサ６８の動作は図８の例
については説明しない。
【００３６】ＥＣＡＳビットを「１」に設定すると、マ
ルチプレクサ７０，７２，７４および７６のための図４
に示すタイミング制御パラメータが選択される。ＥＣＡ
Ｓビットの「１」の値はマルチプレクサ７０に送られ、
ＲＡＳ信号の発信とＣＡＳ信号の発信との間の３サイク
ルの遅延が選択される。図８には、サイクル１の始めの
ＲＡＳ信号１００の発信とサイクル４の始めのＣＡＳ信
号１０２の発信との間の遅延を期間１１０で示す。
ルチプレクサ７０，７２，７４および７６のための図４
に示すタイミング制御パラメータが選択される。ＥＣＡ
Ｓビットの「１」の値はマルチプレクサ７０に送られ、
ＲＡＳ信号の発信とＣＡＳ信号の発信との間の３サイク
ルの遅延が選択される。図８には、サイクル１の始めの
ＲＡＳ信号１００の発信とサイクル４の始めのＣＡＳ信
号１０２の発信との間の遅延を期間１１０で示す。
【００３７】ＥＣＡＳビットはまたマルチプレクサ７２
にも入力され、ＲＡＳ信号の発信と行アドレスから列ア
ドレスへの切り換えの間の時間が選択される。２サイク
ルの期間が選択される。図８において、ＲＡＳ信号１０
０がまずサイクル１中に発信され、行アドレスから列ア
ドレスへの切り換えがサイクル３の始めに発生する。し
たがって、図８の期間１１２は２サイクルである。
にも入力され、ＲＡＳ信号の発信と行アドレスから列ア
ドレスへの切り換えの間の時間が選択される。２サイク
ルの期間が選択される。図８において、ＲＡＳ信号１０
０がまずサイクル１中に発信され、行アドレスから列ア
ドレスへの切り換えがサイクル３の始めに発生する。し
たがって、図８の期間１１２は２サイクルである。
【００３８】ＥＣＡＳビット２７とマルチプレクサ７４
および７６の効果は図８の例の核心には関係しない。し
たがって、この選択の効果についてはここでは説明しな
い。マルチプレクサ７８，８０，８２および８４（図
５）のＳＲＦＲＳＨビットの効果もまた無関係であり、
この例に関しては説明しない。
および７６の効果は図８の例の核心には関係しない。し
たがって、この選択の効果についてはここでは説明しな
い。マルチプレクサ７８，８０，８２および８４（図
５）のＳＲＦＲＳＨビットの効果もまた無関係であり、
この例に関しては説明しない。
【００３９】図８に示す例では、ＲＡＳＰＣビット、Ｅ
ＲＡＳビット、およびＣＡＳＰＣビットはすべて“１”
の値を有する。図６に示すように、ＲＡＳＰＣビットの
「１」の値はマルチプレクサ９０に入力され、このマル
チプレクサ９０はＲＡＳ信号の充電時間の長さを４サイ
クルと選択する。したがって、ＲＡＳ信号１００中の期
間１１８は４サイクルである。同様に、ＥＲＡＳビット
は、行アドレスがアドレスラインに加えられる時間とＲ
ＡＳ信号が最初に発信される時間の間の１サイクルの遅
延に対する追加遅延なしを選択する（図８の期間１２１
参照）。マルチプレクサ９２は典型的な１サイクルの遅
延があることを示すゼロの出力を選択する。１の出力が
選択されると、遅延は１サイクルから２サイクルに増え
る。
ＲＡＳビット、およびＣＡＳＰＣビットはすべて“１”
の値を有する。図６に示すように、ＲＡＳＰＣビットの
「１」の値はマルチプレクサ９０に入力され、このマル
チプレクサ９０はＲＡＳ信号の充電時間の長さを４サイ
クルと選択する。したがって、ＲＡＳ信号１００中の期
間１１８は４サイクルである。同様に、ＥＲＡＳビット
は、行アドレスがアドレスラインに加えられる時間とＲ
ＡＳ信号が最初に発信される時間の間の１サイクルの遅
延に対する追加遅延なしを選択する（図８の期間１２１
参照）。マルチプレクサ９２は典型的な１サイクルの遅
延があることを示すゼロの出力を選択する。１の出力が
選択されると、遅延は１サイクルから２サイクルに増え
る。
【００４０】最後に、ＣＡＳＰＣビットの「１」の値が
マルチプレクサ９４（図６）に入力されて、ＣＡＳ信号
充電時間の長さが１サイクルに選択される。図８におい
て、期間１１６はＣＡＳ信号充電時間１０２に対応す
る。
マルチプレクサ９４（図６）に入力されて、ＣＡＳ信号
充電時間の長さが１サイクルに選択される。図８におい
て、期間１１６はＣＡＳ信号充電時間１０２に対応す
る。
【００４１】図９は低速動作モードのページ読み出し中
のＲＡＳ信号１００，ＣＡＳ信号１０２，アドレス信号
１０４およびデータラッチ信号１０６の例を示す。この
例では、ＳＣＡＳビット，ＥＣＡＳビット，ＲＡＳＰＣ
ビット，ＥＲＡＳビットおよびＣＡＳＰＣビットはすべ
て「０」に設定されている。したがって、マルチプレク
サ６２，６４，６６（図３），７０，７２（図４）９
０，９２および９４（図６）はすべて図８の例で選択さ
れた値と異なる値を選択する。
のＲＡＳ信号１００，ＣＡＳ信号１０２，アドレス信号
１０４およびデータラッチ信号１０６の例を示す。この
例では、ＳＣＡＳビット，ＥＣＡＳビット，ＲＡＳＰＣ
ビット，ＥＲＡＳビットおよびＣＡＳＰＣビットはすべ
て「０」に設定されている。したがって、マルチプレク
サ６２，６４，６６（図３），７０，７２（図４）９
０，９２および９４（図６）はすべて図８の例で選択さ
れた値と異なる値を選択する。
【００４２】ＳＣＡＳビットが「０」である場合、ＣＡ
Ｓ信号の動作時間は３サイクルである（図３のマルチプ
レクサ６２参照）。図９の期間１２８はＣＡＳ信号１０
２の動作時間に対応する。ＳＣＡＳビットの「０」の値
もまた列アドレスがＣＡＳ信号の発信後２サイクル保持
されることを示す（図３のマルチプレクサ６４参照）。
図９の期間１３２は列アドレスの保持時間が２サイクル
であることを示す。さらに、ＳＣＡＳビット値「０」
は、ＣＡＳ信号の最初の発信と読み出しデータラッチの
発信の間の時間を２サイクルと指定する（図３のマルチ
プレクサ６６参照）。期間１３２はＣＡＳ信号１０２の
最初の発信と読み出しデータラッチ信号１０６の発信の
間の時間に対応する。
Ｓ信号の動作時間は３サイクルである（図３のマルチプ
レクサ６２参照）。図９の期間１２８はＣＡＳ信号１０
２の動作時間に対応する。ＳＣＡＳビットの「０」の値
もまた列アドレスがＣＡＳ信号の発信後２サイクル保持
されることを示す（図３のマルチプレクサ６４参照）。
図９の期間１３２は列アドレスの保持時間が２サイクル
であることを示す。さらに、ＳＣＡＳビット値「０」
は、ＣＡＳ信号の最初の発信と読み出しデータラッチの
発信の間の時間を２サイクルと指定する（図３のマルチ
プレクサ６６参照）。期間１３２はＣＡＳ信号１０２の
最初の発信と読み出しデータラッチ信号１０６の発信の
間の時間に対応する。
【００４３】ＥＲＡＳビットは「０」の値を有するた
め、ＲＡＳ信号の最初の発信とＣＡＳ信号の最初の発信
の間の遅延の長さは４サイクルである（図４のマルチプ
レクサ７０参照）。図９において、ＲＡＳ信号１００と
ＣＡＳ信号１０２の間の遅延は期間１２４によって示
す。また、ＲＡＳ信号の最初の発信と行アドレスから列
アドレスへの切り換えの間の時間は３サイクルである
（図４のマルチプレクサ７２参照）。図９の期間１２６
はＲＡＳ信号１００の発信とアドレス信号１０４の行ア
ドレスから列アドレスへの切り換えの間の時間を示す。
め、ＲＡＳ信号の最初の発信とＣＡＳ信号の最初の発信
の間の遅延の長さは４サイクルである（図４のマルチプ
レクサ７０参照）。図９において、ＲＡＳ信号１００と
ＣＡＳ信号１０２の間の遅延は期間１２４によって示
す。また、ＲＡＳ信号の最初の発信と行アドレスから列
アドレスへの切り換えの間の時間は３サイクルである
（図４のマルチプレクサ７２参照）。図９の期間１２６
はＲＡＳ信号１００の発信とアドレス信号１０４の行ア
ドレスから列アドレスへの切り換えの間の時間を示す。
【００４４】図９の例においてＲＡＳＰＣビットは
「０」の値を有するものとして設定されているため、Ｒ
ＡＳ信号の充電の長さは６サイクルである（図６のマル
チプレクサ９０参照）。図９の期間１３４はＲＡＳ信号
１００の充電時間を表わす。さらに、ＥＲＡＳビットは
「０」の値を有するため、アドレスラインに行アドレス
が加えられる時間とＲＡＳ信号の最初の発信の間には追
加の遅延サイクル（期間１２２）がある（図６のマルチ
プレクサ９２参照）。したがって、図９において、行ア
ドレスがサイクル０中に始めにアドレスラインに置か
れ、ＲＡＳ信号１００がまずサイクル２中に発信され
る。最後に、ＣＡＳＰＣビットが「０」の値を有するた
め、ＣＡＳ信号は２サイクルの充電期間を有する（図６
のマルチプレクサ９４参照）。ＣＡＳ信号１０２上の充
電期間を図９に期間１３０として示す。
「０」の値を有するものとして設定されているため、Ｒ
ＡＳ信号の充電の長さは６サイクルである（図６のマル
チプレクサ９０参照）。図９の期間１３４はＲＡＳ信号
１００の充電時間を表わす。さらに、ＥＲＡＳビットは
「０」の値を有するため、アドレスラインに行アドレス
が加えられる時間とＲＡＳ信号の最初の発信の間には追
加の遅延サイクル（期間１２２）がある（図６のマルチ
プレクサ９２参照）。したがって、図９において、行ア
ドレスがサイクル０中に始めにアドレスラインに置か
れ、ＲＡＳ信号１００がまずサイクル２中に発信され
る。最後に、ＣＡＳＰＣビットが「０」の値を有するた
め、ＣＡＳ信号は２サイクルの充電期間を有する（図６
のマルチプレクサ９４参照）。ＣＡＳ信号１０２上の充
電期間を図９に期間１３０として示す。
【００４５】これらの例は、制御レジスタ３０Ａ（図
２）のビット２６−３１の設定によって製造者あるいは
設計者はタイミングを調整してこのメモリコントローラ
１６（図１）が用いられるメモリの条件を整合させるこ
とができることを示す。図８と図９の２つの例は網羅的
なものではなく、例として掲げるにすぎない。当業者に
は他のさまざまな組合せを用いうることが理解されるで
あろう。
２）のビット２６−３１の設定によって製造者あるいは
設計者はタイミングを調整してこのメモリコントローラ
１６（図１）が用いられるメモリの条件を整合させるこ
とができることを示す。図８と図９の２つの例は網羅的
なものではなく、例として掲げるにすぎない。当業者に
は他のさまざまな組合せを用いうることが理解されるで
あろう。
【００４６】以上に図示・説明したプログラム可能なメ
モリコントローラは各タイミング制御パラメータについ
て２つの選択可能な値を有する。当業者には、３つ以上
の選択可能なタイミング制御パラメータ値を用い得るこ
とが理解されるであろう。この場合、セレクタは３つ以
上の入力と２つ以上の制御ビットを有する。さらに、図
７に示すタイミング制御ユニットはタイミング制御パラ
メータのタイミング制御信号への変換にさまざまな回路
を用いることができる。
モリコントローラは各タイミング制御パラメータについ
て２つの選択可能な値を有する。当業者には、３つ以上
の選択可能なタイミング制御パラメータ値を用い得るこ
とが理解されるであろう。この場合、セレクタは３つ以
上の入力と２つ以上の制御ビットを有する。さらに、図
７に示すタイミング制御ユニットはタイミング制御パラ
メータのタイミング制御信号への変換にさまざまな回路
を用いることができる。
【００４７】一実施例において、ここに図示・説明した
メモリコントローラは自動化された設計技術を用いて大
規模集積回路に実施される。所望の回路機能を記述する
式が所定の設計基準にしたがってこれらの機能を実施す
るコンピュータプログラムに入力される。したがって、
実際の回路の実施態様はここに図示・説明したものと異
なる場合がある。
メモリコントローラは自動化された設計技術を用いて大
規模集積回路に実施される。所望の回路機能を記述する
式が所定の設計基準にしたがってこれらの機能を実施す
るコンピュータプログラムに入力される。したがって、
実際の回路の実施態様はここに図示・説明したものと異
なる場合がある。
【００４８】以上、この発明の現在考えられる好適な実
施例を図示・説明したが、当業者には特許請求の範囲に
定義するこの発明の範囲から離れることなくさまざまな
変更や修正を行いうることは明らかであろう。
施例を図示・説明したが、当業者には特許請求の範囲に
定義するこの発明の範囲から離れることなくさまざまな
変更や修正を行いうることは明らかであろう。
【００４９】
【発明の効果】以上詳細に説明したように、この発明に
よれば、メモリコントローラのレジスタを制御する制御
レジスタの所定のタイミング制御ビットの値に応じて対
応するセレクタでタイミング制御パラメータを選択し、
タイミング制御ユニットでこの選択したタイミング制御
パラメータとアドレス信号および制御信号を含むメモリ
信号とからメモリコントローラのタイミングのプログラ
ム可能なタイミング制御信号を出力するように構成した
ので、プログラム可能なタイミングを有するメモリ信号
をメモリコントローラから得られるとともに、異なるク
ロック周波数とメモリタイミング条件を有するシステム
に用いることができると言う効果を奏する。
よれば、メモリコントローラのレジスタを制御する制御
レジスタの所定のタイミング制御ビットの値に応じて対
応するセレクタでタイミング制御パラメータを選択し、
タイミング制御ユニットでこの選択したタイミング制御
パラメータとアドレス信号および制御信号を含むメモリ
信号とからメモリコントローラのタイミングのプログラ
ム可能なタイミング制御信号を出力するように構成した
ので、プログラム可能なタイミングを有するメモリ信号
をメモリコントローラから得られるとともに、異なるク
ロック周波数とメモリタイミング条件を有するシステム
に用いることができると言う効果を奏する。
【図１】この発明の好適な実施例に実施するために適す
るデータ処理システムのブロック図である。
るデータ処理システムのブロック図である。
【図２】図１のメモリコントローラ１６の一部のブロッ
ク図である。
ク図である。
【図３】図２のＳＣＡＳセレクタ３２のより詳細なブロ
ック図である。
ック図である。
【図４】図２のＥＣＡＳセレクタ３４のより詳細なブロ
ック図である。
ック図である。
【図５】図２のＳＲＦＲＳＨセレクタ３６のより詳細な
ブロック図である。
ブロック図である。
【図６】図２のＲＡＳＰＣセレクタ３８，ＥＲＡＳセレ
クタ４０およびＣＡＳＰＣセレクタ４２のより詳細なブ
ロック図である。
クタ４０およびＣＡＳＰＣセレクタ４２のより詳細なブ
ロック図である。
【図７】図２のタイミング制御ユニットの一つのブロッ
ク図である。
ク図である。
【図８】高速動作モードの使用例のＲＡＳ，ＣＡＳ，ア
ドレス信号とラッチ信号の実施タイミング図である。
ドレス信号とラッチ信号の実施タイミング図である。
【図９】低速動作モードにおけるＲＡＳ，ＣＡＳ，アド
レス信号およびデータラッチ信号の実施タイミング図で
ある。
レス信号およびデータラッチ信号の実施タイミング図で
ある。
１０ データ処理システム １２ マイクロプロセッサ １４ トランザクションバス １６ メモリコントローラ １８ メモリ ２０ Ｉ／Ｏコントローラ ２２ Ｉ／Ｏ装置 ２４ ＤＲＡＭ制御ユニット ２６〜３１ タイミング制御ビット ２６Ａ レジスタ ３０Ａ 制御レジスタ ３２ ＳＣＡＳセレクタ ３３，３５，３７，３９，４１，４３ タイミング制御
ユニット ３４ ＥＣＡＳセレクタ ３６ ＳＲＦＲＳＨセレクタ ３８ ＲＡＳＰＣセレクタ ４０ ＣＡＳＰＣセレクタ ４６ 状態機械 ４７ カウンタ ４９ コンパレータ
ユニット ３４ ＥＣＡＳセレクタ ３６ ＳＲＦＲＳＨセレクタ ３８ ＲＡＳＰＣセレクタ ４０ ＣＡＳＰＣセレクタ ４６ 状態機械 ４７ カウンタ ４９ コンパレータ
Claims (1)
- 【請求項１】 物理アドレスに応じてメモリにアクセス
するためのアドレス信号と制御信号を含むメモリ信号を
生成するための手段（４６）と、前記メモリのタイミン
グ条件を定義する所定のタイミング制御情報に応じて前
記メモリ信号のタイミングをプログラムするための手段
（２６−３１，３２−４３）とからなるプログラム可能
なタイミングを有するメモリコントローラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US938,901 | 1992-08-31 | ||
| US07/938,901 US5418924A (en) | 1992-08-31 | 1992-08-31 | Memory controller with programmable timing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06202934A true JPH06202934A (ja) | 1994-07-22 |
| JP3521941B2 JP3521941B2 (ja) | 2004-04-26 |
Family
ID=25472168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23900693A Expired - Lifetime JP3521941B2 (ja) | 1992-08-31 | 1993-08-31 | プログラム可能なタイミングを有するメモリコントローラ及びメモリアクセス制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5418924A (ja) |
| JP (1) | JP3521941B2 (ja) |
| DE (1) | DE4307564C2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002181902A (ja) * | 2000-12-19 | 2002-06-26 | Advantest Corp | 半導体デバイス試験装置 |
| US7096349B1 (en) * | 2002-12-16 | 2006-08-22 | Advanced Micro Devices, Inc. | Firmware algorithm for initializing memory modules for optimum performance |
| US7725665B2 (en) | 2004-06-30 | 2010-05-25 | Renesas Technology Corp. | Data processor |
| JP2022501710A (ja) * | 2018-09-20 | 2022-01-06 | エーティーアイ・テクノロジーズ・ユーエルシーAti Technologies Ulc | メモリタイミングパラメータの動的構成 |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530944A (en) * | 1991-02-27 | 1996-06-25 | Vlsi Technology, Inc. | Intelligent programmable dram interface timing controller |
| TW390446U (en) * | 1992-10-01 | 2000-05-11 | Hudson Soft Co Ltd | Information processing system |
| US5522069A (en) * | 1993-04-30 | 1996-05-28 | Zenith Data Systems Corporation | Symmetric multiprocessing system with unified environment and distributed system functions |
| US5809340A (en) * | 1993-04-30 | 1998-09-15 | Packard Bell Nec | Adaptively generating timing signals for access to various memory devices based on stored profiles |
| US5552991A (en) * | 1993-12-09 | 1996-09-03 | Pitney Bowes Inc. | Control system for an electronic pastage meter having a programmable application specific intergrated circuit |
| US5737566A (en) * | 1993-12-20 | 1998-04-07 | Motorola, Inc. | Data processing system having a memory with both a high speed operating mode and a low power operating mode and method therefor |
| US5918242A (en) * | 1994-03-14 | 1999-06-29 | International Business Machines Corporation | General-purpose customizable memory controller |
| EP0700001B1 (en) * | 1994-08-31 | 1999-11-03 | Motorola, Inc. | Method for synchronously accessing memory |
| US5727005A (en) * | 1994-08-31 | 1998-03-10 | Le; Chinh H. | Integrated circuit microprocessor with programmable memory access interface types |
| JP3595942B2 (ja) * | 1994-11-07 | 2004-12-02 | 日本テキサス・インスツルメンツ株式会社 | プログラマブルｒａｓ／ｃａｓ発生回路 |
| US5694585A (en) * | 1994-11-10 | 1997-12-02 | International Business Machines Corporation | Programmable memory controller and data terminal equipment |
| US5504877A (en) * | 1994-11-29 | 1996-04-02 | Cordata, Inc. | Adaptive DRAM timing set according to sum of capacitance valves retrieved from table based on memory bank size |
| AU5368696A (en) * | 1995-03-22 | 1996-10-08 | Ast Research, Inc. | Rule-based dram controller |
| US5687393A (en) * | 1995-06-07 | 1997-11-11 | International Business Machines Corporation | System for controlling responses to requests over a data bus between a plurality of master controllers and a slave storage controller by inserting control characters |
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| SE512773C2 (sv) * | 1998-10-28 | 2000-05-08 | Imsys Ab | Metod och anordning för kontroll/access av DRAM-minnen |
| KR100389916B1 (ko) * | 2000-08-28 | 2003-07-04 | 삼성전자주식회사 | 메모리 모듈 및 메모리 컨트롤러 |
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| DE10231954B4 (de) | 2002-07-15 | 2006-03-02 | Infineon Technologies Ag | Schaltungsbaustein mit Zeitsteuerung |
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Family Cites Families (4)
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| US5276856A (en) * | 1989-09-28 | 1994-01-04 | Pixel Semiconductor, Inc. | Memory controller flexible timing control system and method |
-
1992
- 1992-08-31 US US07/938,901 patent/US5418924A/en not_active Expired - Lifetime
-
1993
- 1993-03-10 DE DE4307564A patent/DE4307564C2/de not_active Expired - Lifetime
- 1993-08-31 JP JP23900693A patent/JP3521941B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4307564A1 (de) | 1994-03-03 |
| JP3521941B2 (ja) | 2004-04-26 |
| US5418924A (en) | 1995-05-23 |
| DE4307564C2 (de) | 1998-03-19 |
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