JPH0620116B2 - ゲート電極およびｃｍｏｓ集積回路の製造方法 - Google Patents
ゲート電極およびｃｍｏｓ集積回路の製造方法Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高融点金属ケイ化物とドープされたポリシ
リコンとの二重層から成るゲート電極の製造方法に関す
るものである。このゲート電極は主として相補型ＭＯＳ
ＦＥＴ（ＣＭＯＳ）集積回路に対するもので、そのソー
ス・ドレン領域はゲート電極の形成後このゲート電極を
マスクとするイオン注入によつて作られる。
リコンとの二重層から成るゲート電極の製造方法に関す
るものである。このゲート電極は主として相補型ＭＯＳ
ＦＥＴ（ＣＭＯＳ）集積回路に対するもので、そのソー
ス・ドレン領域はゲート電極の形成後このゲート電極を
マスクとするイオン注入によつて作られる。
集積ＭＯＳ回路においてアクセス時間とスイツチング時
間を短縮するため、最近の技術ではｎ＋ポリシリコン層
の代りにリンを高ドープされたポリシリコンに高融金属
ケイ化物例えば二ケイ化タンタル、二ケイ化タングステ
ン又はケイ化モリブデンをかぶせた二重層が使用され
る。この種の二重層はポリサイドと呼ばれ、その特性は
文献「ジヤーナル、バキユーム、サイエンス、テクノロ
ジー（Ｊ．Vac.Sci. Technol）」１７(４)、１９８０年
７／８月、ｐ．７７５〜７９２）によつて知ることがで
きる。
間を短縮するため、最近の技術ではｎ＋ポリシリコン層
の代りにリンを高ドープされたポリシリコンに高融金属
ケイ化物例えば二ケイ化タンタル、二ケイ化タングステ
ン又はケイ化モリブデンをかぶせた二重層が使用され
る。この種の二重層はポリサイドと呼ばれ、その特性は
文献「ジヤーナル、バキユーム、サイエンス、テクノロ
ジー（Ｊ．Vac.Sci. Technol）」１７(４)、１９８０年
７／８月、ｐ．７７５〜７９２）によつて知ることがで
きる。
ポリシリコン中のリン濃度が高いと比較的厚い酸化膜が
その上に形成され、ポリシリコン・シリサイド境界面の
再現性が悪くなる。その結果ニケイ化金属の精確な化学
量論組成の調製に必要なインターフエース反応を妨げ、
ポリサイドのエツチ特性と酸化特性の外に後続温度処理
に際してリンの減損にも影響を及ぼす。ポリサイド層内
のリン含有量の変動又はその場所による差異はエツチン
グの再現性を悪くし、特に加熱再酸化に際してポリサイ
ドの損傷を招く。この外にも比較的厚いポリシリコン層
はポリシリコン平面に不必要に高い段が生ずる原因とな
る。文献「ジヤーナル、エレクトロケミカル、ソサイエ
テイ（J.Electrochem.Soc.）」Vol.１２９，No.６（１
９８２）、ｐ．１３０７〜１３１２に明かされているよ
うに薄い層では酸化膜の破段が多い。更にポリシリコン
層には２種類の導電型を作るのは容易でないためＣＭＯ
Ｓ回路ではｐチャネル特性が比較的悪くなる（不利な仕
事関数）。一つのチツプの上に金属ケイ化物無しにｎ＋
ポリシリコンとｐ＋ポリシリコンを使用するとｎチヤネ
ルとｐチヤネルのＭＯＳＦＥＴに対して有利な仕事関数
のゲートが与えられるが、ｎ＋ポリシリコンとｐ＋ポリ
シリコン間の金属ブリツジの製作とそれに対するマスキ
ング工程段の追加が必要となる。
その上に形成され、ポリシリコン・シリサイド境界面の
再現性が悪くなる。その結果ニケイ化金属の精確な化学
量論組成の調製に必要なインターフエース反応を妨げ、
ポリサイドのエツチ特性と酸化特性の外に後続温度処理
に際してリンの減損にも影響を及ぼす。ポリサイド層内
のリン含有量の変動又はその場所による差異はエツチン
グの再現性を悪くし、特に加熱再酸化に際してポリサイ
ドの損傷を招く。この外にも比較的厚いポリシリコン層
はポリシリコン平面に不必要に高い段が生ずる原因とな
る。文献「ジヤーナル、エレクトロケミカル、ソサイエ
テイ（J.Electrochem.Soc.）」Vol.１２９，No.６（１
９８２）、ｐ．１３０７〜１３１２に明かされているよ
うに薄い層では酸化膜の破段が多い。更にポリシリコン
層には２種類の導電型を作るのは容易でないためＣＭＯ
Ｓ回路ではｐチャネル特性が比較的悪くなる（不利な仕
事関数）。一つのチツプの上に金属ケイ化物無しにｎ＋
ポリシリコンとｐ＋ポリシリコンを使用するとｎチヤネ
ルとｐチヤネルのＭＯＳＦＥＴに対して有利な仕事関数
のゲートが与えられるが、ｎ＋ポリシリコンとｐ＋ポリ
シリコン間の金属ブリツジの製作とそれに対するマスキ
ング工程段の追加が必要となる。
ポリシリコン層の厚さに関する最少限の要求は二ケイ化
モリブデン（MoSi２）を含むポリサイドの製作の場合、
最初未ドープポリシリコンを使用して二ケイ化モリブデ
ンの析出後にリンのイオン注入によリドープすることに
よつて緩和される。これによつてポリシリコンとシリサ
イドの間に生ずる酸化膜の厚さが減少する。又有害なイ
ンターフエース反応が均等反応に置き換えられ、ゲート
酸化膜の損傷は最早生じない。これらの点の詳細は文献
「ＶＬＳＩ技術に関する１９８３年シンポジウムの技術
論文要約」（Digest of techn.papers of the １９８３
Symposium on VLSI- technology, Hawai）のPaper７−
７、ｐ．９８／９９に記載されている。
モリブデン（MoSi２）を含むポリサイドの製作の場合、
最初未ドープポリシリコンを使用して二ケイ化モリブデ
ンの析出後にリンのイオン注入によリドープすることに
よつて緩和される。これによつてポリシリコンとシリサ
イドの間に生ずる酸化膜の厚さが減少する。又有害なイ
ンターフエース反応が均等反応に置き換えられ、ゲート
酸化膜の損傷は最早生じない。これらの点の詳細は文献
「ＶＬＳＩ技術に関する１９８３年シンポジウムの技術
論文要約」（Digest of techn.papers of the １９８３
Symposium on VLSI- technology, Hawai）のPaper７−
７、ｐ．９８／９９に記載されている。
冒頭に挙げた種類の方法は特開昭６０−７２２５９号公
報に記載されているものであるが、そこではｐチヤネル
特性は有利な仕事関係を示すケイ化物ゲートの使用によ
り低いしきい値電圧の下に改善されるが、ポリシリコン
・SiO２間境界面のよく知られた良好なＭＯＳ特性は断
念しなければならない。
報に記載されているものであるが、そこではｐチヤネル
特性は有利な仕事関係を示すケイ化物ゲートの使用によ
り低いしきい値電圧の下に改善されるが、ポリシリコン
・SiO２間境界面のよく知られた良好なＭＯＳ特性は断
念しなければならない。
この発明の目的は、再現性の悪いポリシリコン・シリサ
イド境界面の形成を伴うことなく一つのチツプ上にｎ+
ポリシリコン（ｎチヤネル）とｐ+ポリシリコン（ｐチ
ヤネル）のポリサイドゲートを大きな技術的負担無しに
作ることができる方法を提供することである。更にデバ
イスのプレーナ化の妨害となる厚い層の析出が避けられ
るようにすることもこの発明の目的である。
イド境界面の形成を伴うことなく一つのチツプ上にｎ+
ポリシリコン（ｎチヤネル）とｐ+ポリシリコン（ｐチ
ヤネル）のポリサイドゲートを大きな技術的負担無しに
作ることができる方法を提供することである。更にデバ
イスのプレーナ化の妨害となる厚い層の析出が避けられ
るようにすることもこの発明の目的である。
この目的は冒頭に挙げた方法において次の工程を採用す
ることによつて達成される。
ることによつて達成される。
(a) まず未ドープポリシリコンの層をゲート酸化膜で
覆われた基板表面に析出させる。
覆われた基板表面に析出させる。
(b) その上に金属ケイ化物層を形成させる。
(c) このポリサイド二重層に構造を作る。
(d) 他方の導電型部分をマスクしてそれぞれのソース
・ドレン領域にイオン注入し、その際金属ケイ化物層も
対応してドープする。
・ドレン領域にイオン注入し、その際金属ケイ化物層も
対応してドープする。
(e) 中間酸化膜の析出後熱処理によつてイオン注入に
よつて入れられたドーパントを金属ケイ化物からポリシ
リコン内に拡散侵入させる。
よつて入れられたドーパントを金属ケイ化物からポリシ
リコン内に拡散侵入させる。
この発明によればｎ+ポリシリコンを含むポリサイドゲ
ートを備えるＣＭＯＳ過程が著しく簡単化され、２回の
ソース・ドレン・イオン注入によりｎチヤネルならびに
ｐチヤネルトランジスタのゲートのケイ化物に注入され
たドーパント例えばヒ素、リン又はホウ素が続いて行わ
れる温度処理によりケイ化物の下に置かれたポリシリコ
ンに押し込まれる。ポリシリコンのｎ+部分とｐ+部分は
予め金属ケイ化物によつて短絡されている。二ケイ化タ
ンタルを使用する場合ケイ化物からシリコンへのドーパ
ントの拡散侵入は二次イオン質量分析と電気測定によつ
て確認されている。リンを使用する場合にはドライブイ
ンに際してケイ化物表面を通してのドーパントの逸出を
阻止するためドライブインに先立つてケイ化物表面を酸
化膜で覆う必要がある。ホウ素を使用する場合には熱酸
化によつて作られた酸化物を完全に除去する必要がある
が、これは例えばケイ化物析出装置内で過剰エツチする
ことによつて実施される。例えばスパツタリング過程に
よる場合にはスパツタエツチする。
ートを備えるＣＭＯＳ過程が著しく簡単化され、２回の
ソース・ドレン・イオン注入によりｎチヤネルならびに
ｐチヤネルトランジスタのゲートのケイ化物に注入され
たドーパント例えばヒ素、リン又はホウ素が続いて行わ
れる温度処理によりケイ化物の下に置かれたポリシリコ
ンに押し込まれる。ポリシリコンのｎ+部分とｐ+部分は
予め金属ケイ化物によつて短絡されている。二ケイ化タ
ンタルを使用する場合ケイ化物からシリコンへのドーパ
ントの拡散侵入は二次イオン質量分析と電気測定によつ
て確認されている。リンを使用する場合にはドライブイ
ンに際してケイ化物表面を通してのドーパントの逸出を
阻止するためドライブインに先立つてケイ化物表面を酸
化膜で覆う必要がある。ホウ素を使用する場合には熱酸
化によつて作られた酸化物を完全に除去する必要がある
が、これは例えばケイ化物析出装置内で過剰エツチする
ことによつて実施される。例えばスパツタリング過程に
よる場合にはスパツタエツチする。
金属ケイ化物の析出後にポリシリコンのドーピングを行
うとポリシリコンと金属ケイ化物とを装置に空気を入れ
ることなく順次に析出させることができる。これは例え
ばシリコンとタンタル／シリコンとの同時蒸着あるいは
シリコンと二ケイ化タンタルとの同時スパツタリングあ
るいはシリコンの気相析出（ＣＶＤ）と二ケイ化タンタ
ルのＣＶＤの併用によつて実現する。これによつて清純
で酸化物を含まない境界層が再現性良く形成される。最
後のＣＶＤ法の併用は最高純度のシリコンとケイ化物と
の間の最純境界面と最良の縁端被覆の実現を可能にす
る。
うとポリシリコンと金属ケイ化物とを装置に空気を入れ
ることなく順次に析出させることができる。これは例え
ばシリコンとタンタル／シリコンとの同時蒸着あるいは
シリコンと二ケイ化タンタルとの同時スパツタリングあ
るいはシリコンの気相析出（ＣＶＤ）と二ケイ化タンタ
ルのＣＶＤの併用によつて実現する。これによつて清純
で酸化物を含まない境界層が再現性良く形成される。最
後のＣＶＤ法の併用は最高純度のシリコンとケイ化物と
の間の最純境界面と最良の縁端被覆の実現を可能にす
る。
この発明によるＣＭＯＳ−ポリサイド過程の利点は次の
ようにまとめることができる。
ようにまとめることができる。
(1) ポリシリコン・SiO２境界面の永続維持。
(2) ポリシリコンとケイ化物の同時析出可能性。
(3) ポリシリコンとケイ化物間に酸化膜の発生が最小
であるか皆無であること。
であるか皆無であること。
(4) 薄いポリシリコン膜による良好なプレーナ化（段
の高さが僅小）。
の高さが僅小）。
(5) ｎ+ならびｐ+拡散領域への埋込み接触の可能性。
(6) ドーパント濃度の変動が無くケイ化物・ポリシリ
コン境界面の異る品質のためポリサイド構造化と再酸化
が容易となる。
コン境界面の異る品質のためポリサイド構造化と再酸化
が容易となる。
(7) 一つのチツプ上にｐ+型とｎ+型ポリサイドの実現
が簡略化され、ゲート材料の仕事関数がトランジスタの
型式に適合する。
が簡略化され、ゲート材料の仕事関数がトランジスタの
型式に適合する。
(8) ｐ+ポリシリコンをゲート材料とすることにより仕
事関数が適正なものとなり、ｐチヤネル特性が最良とな
る。
事関数が適正なものとなり、ｐチヤネル特性が最良とな
る。
これらは(7)と(8)に挙げた利点を除きNMOS過程において
も発揮される。
も発揮される。
この発明の実施態様は特許請求の範囲第２項乃至第６項
に、ＣＭＯＳ集積回路の製造方法は特許請求の範囲第７
項に、その実施態様は第８項および第９項に示されてい
る。
に、ＣＭＯＳ集積回路の製造方法は特許請求の範囲第７
項に、その実施態様は第８項および第９項に示されてい
る。
この発明による製造工程の主要段階においてのデバイス
の断面を示す第１図乃至第５図についてＣＭＯＳ製造過
程を説明する。
の断面を示す第１図乃至第５図についてＣＭＯＳ製造過
程を説明する。
第１図において、ｎ+ドープシリコン結晶１、ｎ-ドープ
エピタキシヤル層２、層２内に作られたｐ-型皿状領域
５とｎ型皿状領域８、これらの領域の上に形成されたフ
イールド酸化膜区域７から成るデバイスの上に全面的に
設けられたゲート酸化膜１５の厚さが３０ｎｍに調整さ
れる。これに続いてこの発明の方法の第一段階として未
ドープポリシリコン層３をＣＶＤ法により例えば５０ｎ
ｍの厚さに析出させ、その上に二ケイ化タンタル層４を
同じくＣＶＤ法により厚さ約２００ｎｍに析出させる。
最初のポリシリコン層はこの発明により未ドープである
から、層３，４は一つの製造設備内において空気に触れ
ることなく順次に析出させることができる。これによつ
て酸化物を含まない清純な境界層を再現性良く作ること
ができる。
エピタキシヤル層２、層２内に作られたｐ-型皿状領域
５とｎ型皿状領域８、これらの領域の上に形成されたフ
イールド酸化膜区域７から成るデバイスの上に全面的に
設けられたゲート酸化膜１５の厚さが３０ｎｍに調整さ
れる。これに続いてこの発明の方法の第一段階として未
ドープポリシリコン層３をＣＶＤ法により例えば５０ｎ
ｍの厚さに析出させ、その上に二ケイ化タンタル層４を
同じくＣＶＤ法により厚さ約２００ｎｍに析出させる。
最初のポリシリコン層はこの発明により未ドープである
から、層３，４は一つの製造設備内において空気に触れ
ることなく順次に析出させることができる。これによつ
て酸化物を含まない清純な境界層を再現性良く作ること
ができる。
第２図において、未ドープポリシリコン３と二ケイ化タ
ンタル４から成るポリサイド層の構造化は、フォトレジ
ストマスクを使用し反応性のイオン・エツチング例えば
塩素・三塩化ホウ素混合エツチングによつて実施され
る。二ケイ化タンタル層４，１４の結晶化は９００℃２
０分間の熱処理によつて実施され、第２図に示した構造
となる。
ンタル４から成るポリサイド層の構造化は、フォトレジ
ストマスクを使用し反応性のイオン・エツチング例えば
塩素・三塩化ホウ素混合エツチングによつて実施され
る。二ケイ化タンタル層４，１４の結晶化は９００℃２
０分間の熱処理によつて実施され、第２図に示した構造
となる。
第３図においてゲート３，４；１３，１４の構造化に続
いてｐ型皿状領域５内のｎチヤネルトランジスタの区域
を覆うフオトレジスト構造６が設けられ、ｎ型皿状領域
８内にｐチャネル・トランジスタのソース・ドレン領域
１１を作るホウ素イオン注入９が注入イオン面密度５×
１０15ｃｍ-2、イオンエネルギー２５ｋｅＶをもつて実
施される。その際同時にホウ素がｐチヤネル・トランジ
スタのケイ化タンタル層１４にも注入される。
いてｐ型皿状領域５内のｎチヤネルトランジスタの区域
を覆うフオトレジスト構造６が設けられ、ｎ型皿状領域
８内にｐチャネル・トランジスタのソース・ドレン領域
１１を作るホウ素イオン注入９が注入イオン面密度５×
１０15ｃｍ-2、イオンエネルギー２５ｋｅＶをもつて実
施される。その際同時にホウ素がｐチヤネル・トランジ
スタのケイ化タンタル層１４にも注入される。
第４図において、フオトレジスト構造６を溶解除去した
後ｎ型皿状領域８内のｐチャネル・トランジスタ区域を
覆うフオトレジスト構造１０が設けられ、イオン面密度
５×１０15ｃｍ-2、エネルギー８０ｋｅＶのヒ素イオン
注入１７によりｎチヤネル・トランジスタのソース・ド
レン領域１２が作られ、その際同時にケイ化タンタル層
４がドープされる。
後ｎ型皿状領域８内のｐチャネル・トランジスタ区域を
覆うフオトレジスト構造１０が設けられ、イオン面密度
５×１０15ｃｍ-2、エネルギー８０ｋｅＶのヒ素イオン
注入１７によりｎチヤネル・トランジスタのソース・ド
レン領域１２が作られ、その際同時にケイ化タンタル層
４がドープされる。
第５図において、フオトレジスト構造１０を除去し、厚
さ７００ｎｍのSiO２中間酸化膜１６を設けた後窒素・
水素雰囲気中９００℃、６０分の熱処理により注入され
たホウ素イオンとヒ素イオンの押し込み（９，１７）が
実施される。これによつてｐチヤネル・トランジスタの
ソース・ドレン領域１１とｎチヤネル・トランジスタの
ソース・ドレン領域１２が形成され、同時にケイ化タン
タル層４，１４からポリシリコン層３，１３へのドーパ
ントの拡散侵入が実現する。
さ７００ｎｍのSiO２中間酸化膜１６を設けた後窒素・
水素雰囲気中９００℃、６０分の熱処理により注入され
たホウ素イオンとヒ素イオンの押し込み（９，１７）が
実施される。これによつてｐチヤネル・トランジスタの
ソース・ドレン領域１１とｎチヤネル・トランジスタの
ソース・ドレン領域１２が形成され、同時にケイ化タン
タル層４，１４からポリシリコン層３，１３へのドーパ
ントの拡散侵入が実現する。
以後のデバイス製造過程例えば接触孔の形成、金属導体
路面の作製等は公知のＣＭＯＳ製造工程に従つて行われ
る。
路面の作製等は公知のＣＭＯＳ製造工程に従つて行われ
る。
第１図乃至第５図はこの発明の製造工程の主要段階にお
いてのデバイスの断面構造を示すもので、１はシリコン
結晶基板、２はエピタキシヤル成長層、７はフイールド
酸化膜、３と１３はポリシリコン層、４と１４は二ケイ
化タンタル層、１１はｐチヤネル・トランジスタのソー
ス・ドレン領域、１２はｎチヤネル・トランジスタのソ
ース・ドレン領域、１５はゲート酸化膜、１６は中間酸
化膜である。
いてのデバイスの断面構造を示すもので、１はシリコン
結晶基板、２はエピタキシヤル成長層、７はフイールド
酸化膜、３と１３はポリシリコン層、４と１４は二ケイ
化タンタル層、１１はｐチヤネル・トランジスタのソー
ス・ドレン領域、１２はｎチヤネル・トランジスタのソ
ース・ドレン領域、１５はゲート酸化膜、１６は中間酸
化膜である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784 7514−4Ｍ Ｈ０１Ｌ 21/88 Ｑ
Claims (9)
- 【請求項１】次の工程： (a) 未ドープポリシリコン層（３、１３）をゲート酸
化膜（１５）で覆われた基板表面（１、２、５、７、
８）に析出させる、 (b) その上に金属ケイ化物層（４、１４）をとりつけ
る、 (c) ポリシリコン層（３、１３）と金属ケイ化物層
（４、１４）から成る二重層に構造を作る、 (d) それぞれマスク（６、１０）を使用するイオン注
入によりソース・ドレイン領域（１１、１２）を異るチ
ャネル型に対応してドープし、その際金属ケイ化物層
（４、１４）もそれに応じてドープする、 (e) 中間酸化膜（１６）の析出後熱処理によりイオン
注入（９、１７）によって入れられたドーパントを金属
ケイ化物層（４、１４）からポリシリコン層（３、１
３）に拡散侵入させる によることを特徴とする高融点金属ケイ化物とドープさ
れたポリシリコンとの二重層から成るゲート電極の製造
方法。 - 【請求項２】ポリシリコン層（３、１３）と金属ケイ化
物層（４、１４）から成る二重層が蒸着、スパッタリン
グ又はＣＶＤ法によって作られることを特徴とする特許
請求の範囲第１項記載の方法。 - 【請求項３】未ドープポリシリコン層（３、１３）の厚
さを３００ｎｍ以下に調整することを特徴とする特許請
求の範囲第１項又は２項記載の方法。 - 【請求項４】未ドープポリシリコン層（３、１３）の厚
さを２０ｎｍから３００ｎｍの間に調整し、金属ケイ化
物層（４、１４）の厚さを１００乃至４００ｎｍの範囲
に調整することを特徴とする特許請求の範囲第１項乃至
第３項の一つに記載の方法。 - 【請求項５】金属ケイ化物としてタンタル、モリブデ
ン、タングステン又はチタンの二ケイ化物が使用される
ことを特徴とする特許請求の範囲第１項乃至第４項の一
つに記載の方法。 - 【請求項６】イオン注入（９、１７）に対してヒ素、リ
ンおよびホウ素がドーパントとして使用されることを特
徴とする特許請求の範囲第１項乃至第５項の一つに記載
の方法。 - 【請求項７】次の工程： (a) ゲート酸化膜（１５）を備え、ｎ又はｐ皿状区域
（５、８）とフィールド酸化膜区域（７）を含む基板
（１、２）上に未ドープのポリシリコン層（３）を約５
０ｎｍの厚さに析出させる、 (b) 二ケイ化タンタルの層（４）を２００ｎｍ程度の
厚さに析出させる、 (c) ポリシリコン層（３、１３）と二ケイ化タンタル
層（４、１４）から成る二重層にフォトリソグラフィに
より構造を作る、 (d) ９００℃付近の温度の熱処理を実施して二ケイ化
タンタル（４、１４）を結晶化する、 (e) ｎチャネル区域を被覆する第一フォトレジスト過
程（６）を実施する、 (f) ｐチャネルトランジスタのソース・ドレン領域
（１１）の形成とケイ化タンタル層（１４）のホウ素ド
ーピングのため注入面密度５×１０15ｃｍ-2、エネルギ
ー２５ｋｅＶでホウ素イオン注入（９）を実施する、 (g) 第一フォトレジスト・マスク（６）の溶解除去後
ｐチャネル区域の被覆のため第二フォトレジスト過程
（１０）を実施する、 (h) ｎチャネル・トランジスタのソース・ドレン領域
（１２）の形成とケイ化タンタル層（４）のｎ＋ドーピ
ングのためヒ素又はリンイオン注入（１７）を面密度５
×１０15ｃｍ-2、エネルギー８０ｋｅＶで実施する、 (i) 中間酸化膜（１６）を７００ｎｍ程度の厚さに設
ける、 (j) 工程段(f)と(h)で注入されたイオンのうち特にケ
イ化タンタル層（４、１４）からのものをその下のポリ
シリコン層（３、１３）内に拡張侵入させるため９００
℃付近の温度の熱処理を実施する によることを特徴とするｎチャネルトランジスタとｐチ
ャネルトランジスタとを含むＣＭＯＳ集積回路の製造方
法。 - 【請求項８】ポリシリコン層（３、１３）と二ケイ化タ
ンタル層（４、１４）から成る二重層がＣＶＤ法によっ
て作られることを特徴とする特許請求の範囲第７項記載
の方法。 - 【請求項９】工程段(j)における熱処理が窒素・水素雰
囲気中少なくとも６０分間実施されることを特徴とする
特許請求の範囲第７項又は第８項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3419034 | 1984-05-22 | ||
| DE3419034.1 | 1984-05-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254766A JPS60254766A (ja) | 1985-12-16 |
| JPH0620116B2 true JPH0620116B2 (ja) | 1994-03-16 |
Family
ID=6236550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60109184A Expired - Fee Related JPH0620116B2 (ja) | 1984-05-22 | 1985-05-21 | ゲート電極およびｃｍｏｓ集積回路の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4640844A (ja) |
| EP (1) | EP0163871B1 (ja) |
| JP (1) | JPH0620116B2 (ja) |
| AT (1) | ATE33323T1 (ja) |
| CA (1) | CA1228681A (ja) |
| DE (1) | DE3562060D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4740479A (en) * | 1985-07-05 | 1988-04-26 | Siemens Aktiengesellschaft | Method for the manufacture of cross-couplings between n-channel and p-channel CMOS field effect transistors of static write-read memories |
| US4782033A (en) * | 1985-11-27 | 1988-11-01 | Siemens Aktiengesellschaft | Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate |
| EP0244496B1 (de) * | 1986-05-06 | 1991-01-16 | Ibm Deutschland Gmbh | Maske für die Ionen-, Elektronen- oder Röntgenstrahllithographie und Verfahren zur ihrer Herstellung |
| DE3765844D1 (de) * | 1986-06-10 | 1990-12-06 | Siemens Ag | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen. |
| WO1988007767A1 (en) * | 1987-03-30 | 1988-10-06 | Eastman Kodak Company | Charge-coupled device with dual layer electrodes |
| US4933994A (en) * | 1987-06-11 | 1990-06-19 | General Electric Company | Method for fabricating a self-aligned lightly doped drain semiconductor device with silicide |
| US4764481A (en) * | 1987-08-24 | 1988-08-16 | Delco Electronics Corporation | Grown side-wall silicided source/drain self-align CMOS fabrication process |
| KR900008868B1 (ko) * | 1987-09-30 | 1990-12-11 | 삼성전자 주식회사 | 저항성 접촉을 갖는 반도체 장치의 제조방법 |
| US4859278A (en) * | 1988-08-11 | 1989-08-22 | Xerox Corporation | Fabrication of high resistive loads utilizing a single level polycide process |
| US4985740A (en) * | 1989-06-01 | 1991-01-15 | General Electric Company | Power field effect devices having low gate sheet resistance and low ohmic contact resistance |
| EP0414400B1 (en) * | 1989-08-24 | 1994-03-02 | Delco Electronics Corporation | MOSFET depletion device |
| US4992391A (en) * | 1989-11-29 | 1991-02-12 | Advanced Micro Devices, Inc. | Process for fabricating a control gate for a floating gate FET |
| DE59010362D1 (de) * | 1990-10-23 | 1996-07-11 | Siemens Ag | Verfahren zur Herstellung einer dotierten Polyzidschicht auf einem Halbleitersubstrat |
| US5355010A (en) * | 1991-06-21 | 1994-10-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a dual type polycide layer comprising a uniformly p-type doped silicide |
| JP2817518B2 (ja) * | 1991-06-21 | 1998-10-30 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| US5510146A (en) * | 1991-07-16 | 1996-04-23 | Seiko Epson Corporation | CVD apparatus, method of forming semiconductor film, and method of fabricating thin-film semiconductor device |
| US5341014A (en) * | 1992-01-07 | 1994-08-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and a method of fabricating the same |
| JP2796047B2 (ja) * | 1993-10-26 | 1998-09-10 | 松下電器産業株式会社 | Ｃｍｏｓトランジスタの製造方法 |
| KR100386235B1 (ko) * | 1994-07-15 | 2003-08-06 | 엘지전자 주식회사 | 액정표시판넬제조방법 |
| US5633036A (en) * | 1995-04-21 | 1997-05-27 | The Board Of Trustees Of The University Of Illinois | Selective low temperature chemical vapor deposition of titanium disilicide onto silicon regions |
| US5885871A (en) * | 1997-07-31 | 1999-03-23 | Stmicrolelectronics, Inc. | Method of making EEPROM cell structure |
| US6191018B1 (en) | 1999-01-04 | 2001-02-20 | Taiwan Semiconductor Manufacturing Company | Method for selective resistivity adjustment of polycide lines for enhanced design flexibility and improved space utilization in sub-micron integrated circuits |
| US6472311B1 (en) | 1999-05-12 | 2002-10-29 | Asahi Kasei Microsystems Co., Ltd. | Method for manufacturing semiconductor device |
| US8673716B2 (en) * | 2002-04-08 | 2014-03-18 | Spansion Llc | Memory manufacturing process with bitline isolation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843556A (ja) * | 1981-09-08 | 1983-03-14 | Toshiba Corp | 相補型半導体装置の製造方法 |
| JPS60775A (ja) * | 1983-06-16 | 1985-01-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128670A (en) * | 1977-11-11 | 1978-12-05 | International Business Machines Corporation | Fabrication method for integrated circuits with polysilicon lines having low sheet resistance |
| US4329706A (en) * | 1979-03-01 | 1982-05-11 | International Business Machines Corporation | Doped polysilicon silicide semiconductor integrated circuit interconnections |
| US4362597A (en) * | 1981-01-19 | 1982-12-07 | Bell Telephone Laboratories, Incorporated | Method of fabricating high-conductivity silicide-on-polysilicon structures for MOS devices |
| US4389257A (en) * | 1981-07-30 | 1983-06-21 | International Business Machines Corporation | Fabrication method for high conductivity, void-free polysilicon-silicide integrated circuit electrodes |
| DE3330851A1 (de) * | 1983-08-26 | 1985-03-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
-
1985
- 1985-03-08 US US06/709,712 patent/US4640844A/en not_active Expired - Lifetime
- 1985-04-15 EP EP85104547A patent/EP0163871B1/de not_active Expired
- 1985-04-15 AT AT85104547T patent/ATE33323T1/de not_active IP Right Cessation
- 1985-04-15 DE DE8585104547T patent/DE3562060D1/de not_active Expired
- 1985-05-17 CA CA000481751A patent/CA1228681A/en not_active Expired
- 1985-05-21 JP JP60109184A patent/JPH0620116B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843556A (ja) * | 1981-09-08 | 1983-03-14 | Toshiba Corp | 相補型半導体装置の製造方法 |
| JPS60775A (ja) * | 1983-06-16 | 1985-01-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4640844A (en) | 1987-02-03 |
| DE3562060D1 (en) | 1988-05-05 |
| CA1228681A (en) | 1987-10-27 |
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