[go: up one dir, main page]

JPH06177067A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

Info

Publication number
JPH06177067A
JPH06177067A JP32512692A JP32512692A JPH06177067A JP H06177067 A JPH06177067 A JP H06177067A JP 32512692 A JP32512692 A JP 32512692A JP 32512692 A JP32512692 A JP 32512692A JP H06177067 A JPH06177067 A JP H06177067A
Authority
JP
Japan
Prior art keywords
diffusion layer
layer
impurity diffusion
boron
titanium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP32512692A
Other languages
English (en)
Inventor
Hiroyuki Nakamura
弘幸 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP32512692A priority Critical patent/JPH06177067A/ja
Publication of JPH06177067A publication Critical patent/JPH06177067A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】拡散層上に高融点金属シリサイド層を有する半
導体集積回路装置の製造工程において、高融点金属層に
吸収された不純物を補足し、低抵抗の不純物拡散層を形
成する。 【構成】第1の不純物拡散層10aを形成した後、チタ
ン膜をスパッタリングにより形成し、700℃のRTA
処理によりチタンシリサイド層14を形成する。ひきつ
づき、ボロンをイオン注入し、再度RTA処理を行い第
2の不純物拡散層19を形成する。本発明により、拡散
層上の不純物濃度の低下が抑制され、低抵抗の拡散層が
得られる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特に不純物拡散層上に高融点金属シリ
サイド層を有する半導体集積回路装置の製造方法に関す
る。
【0002】
【従来の技術】従来、不純物拡散層上に高融点金属シリ
サイド層を有する半導体集積回路装置の製造方法として
は、高融点金属シリサイド層を形成した後にイオン注入
を行なって不純物拡散層を形成する方法と、逆に、不純
物拡散層を形成した後に高融点金属シリサイド層を形成
する方法とが提案されている。前者においてはイオン注
入時に高融点金属原子がノックオンされて半導体基板に
入り、最結合中心となって漏れ電流が多くなる。不純物
拡散層による接合を深いところに設ければこの漏れ電流
は少なくできるが、半導体装置の高速化傾向と相容れな
い。
【0003】後者については、次のような工程が一般的
に採用されている。
【0004】図5(a)に示すように、N型シリコン基
板1の表面にフィールド酸化膜2を形成して区画された
活性領域にはゲート酸化膜3を形成し、ポリシリコン膜
4およびタングステンシリサイド膜5を順次に堆積しパ
ターニングすることによってゲート電極6を形成する。
次に、ボロンイオンを注入して低濃度イオン注入層7を
形成した後に、ゲート電極6の側壁に酸化シリコン膜な
どのスペーサ8を形成し、全面に厚さ30ナノメータの
酸化シリコン膜9を化学気相成長法により形成する。次
に、イオン注入法により、30〜70keVのエネルギ
ーにてドーズ量1015〜1016〜cm-2の二フッ化ボロ
ンイオンを注入して高濃度イオン注入層10を形成す
る。次に、800〜900℃の窒素雰囲気中において、
10分間程度の熱処理を行い、注入されたイオンの活性
化を行い、図5(b)に示すように、低濃度不純物拡散
層7aおよび高濃度不純物拡散層10aを形成する。
【0005】ひきつづき、図6(a)に示すように、少
くとも、高融点金属シリサイド層を設ける高濃度不純物
拡散層10a上を含む領域に開孔11を設け、シリコン
基板を露出させる。そして、スパッタリング法により、
全面に厚さ30〜100ナノメータのチタン膜12を形
成した後、600〜700℃の窒素雰囲気中において、
30秒の短時間アニール(RTA)処理を行い、チタン
膜とシリコン基板が直接接する部分にシリサイド化反応
によるチタンシリサイド層14を形成する。ひき続き、
アンモニアと過酸化水素から成るエッチング液を用いた
エッチングにより酸化シリコン膜8,9上、タングステ
ンシリサイド膜5上およびチタンシリサイド層14上に
残った未反応チタン膜12層を除去した後、800℃の
窒素雰囲気中において、RTA処理を行い、チタンシリ
サイド層14の低抵抗化を図る。なお、チタンシリサイ
ド層14の形成工程で高濃度不純物拡散層10aからボ
ロン原子がチタンシリサイド層14に吸収された低濃度
層13ができる。
【0006】その後、図6(b)に示すように、厚さ5
00ナノメータのBPSG膜を形成した後、850℃の
窒素雰囲気中で熱処理を行い、層間絶縁膜15を形成す
る。そして、所定の位置に開孔を設けスパッタリング法
によりアルミニウム膜などを形成し、パターニングして
配線17−1,17−2を形成する。
【0007】
【発明が解決しようとする課題】前述した、従来の半導
体集積回路装置の製造方法における、チタンシリサイド
層の形成方法においては、不純物拡散層の形成されたシ
リコン層と、チタンの化学反応によりチタンシリサイド
層が形成されるため、反応時に、シリコン基板中に形成
されていた不純物拡散層中のボロン原子がチタンシリサ
イド層に吸収され、ボロンの実効濃度が低下する。結果
として、拡散層上に設けられたコンタクト部分におい
て、非オーミックな特性が生ずる。また、トランジスタ
特性に寄生抵抗が現れ、オン電流の低下などの問題も生
ずる。
【0008】
【課題を解決するための手段】本発明の半導体集積回路
装置の製造方法は、半導体シリコン基板の表面部の第1
導電型領域に選択的に第1の第2導電型不純物イオンを
注入し、第1の熱処理を行なって不純物拡散層を形成す
る第1工程と、前記不純物拡散層に高融点金属膜を被着
する工程と、第2の熱処理を行なって高融点金属シリサ
イド層を形成し前記高融点金属膜のうちシリサイド化さ
れないで残っている部分を除去する第2工程と、前記第
2工程の前または後に第2の第2導電型不純物イオンを
前記不純物拡散層に注入する第3工程と、第3の熱処理
を行なう工程とを含むというものである。
【0009】
【実施例】次に、本発明の実施例につき、図面を参照し
て説明する。図1(a),(b)、図2(a),(b)
は、本発明の第1の実施例の説明のための工程順断面図
である。
【0010】図5(a),(b)および図6(a)を参
照して説明した従来例で未反応のチタン層12を除去し
た後に第2の不純物イオンとして、ボロンイオンを15
〜30keVのエネルギーにて注入して、図1(a)に
示すように、低濃度層13にボロンイオン注入層18を
形成する。ドーズ量は1×1014cm-2程度が望まし
い、ひきつづき、800〜850℃の窒素雰囲気中にお
いて第2のRTA処理を行い、チタンシリサイド層14
の低抵抗化並びに、第2のイオン注入により注入された
ボロン原子の活性化を行い、図1(b)に示すように、
第2の高濃度不純物層19を形成する。
【0011】その後、気相化学成長法により、図2
(a)に示すように、厚さ500ナノメータのBPSG
膜を形成した後、850℃の窒素雰囲気中において30
分間の熱処理を行い、BPSG膜のリフローを行ない、
層間絶縁膜15を形成する。さらに、ホトレジストを塗
布した後、ホトリソグラフィ技術により、図2(b)に
示すように、チタンシリサイド層14上に開孔を設け、
HF系のエッチング液および、CF4 系のガスプラズマ
によるエッチングを順次に行なうことにより基板に達す
る開孔16を設ける。ひきつづき、スパッタリング法に
よりアルミニウム膜などを形成し、ホトリソグラフィ技
術と、Cl系ガスプラズマ中におけるエッチングにより
配線17−1,17−2を形成する。
【0012】本実施例によれば、第1の高濃度不純物拡
散層10a上にチタンシリサイド層14が形成された
後、第2のイオン注入により再度ボロンを注入するた
め、チタンシリサイド層形成時に、このチタンシリサイ
ド層にとり込まれたボロン濃度が補足され、高い拡散層
濃度が得られる。また、第2のボロン注入を行った後に
第2のRTA処理を行うことにより、第2のボロン注入
により注入されたボロン原子の活性化が同時に行われ
る。
【0013】次に、本発明の第2の実施例について、説
明する。第2の実施例は、第2のボロン注入を、15k
eVおよび30keVのエネルギーにおいて、2度行う
ことを除いて第1の実施例と同一の内容を持つ。
【0014】本実施例は、次のような工程手順から成
る。まず、図3(a)に示すように、第1の実施例と同
様の方法により、第1の不純物拡散層10aと、チタン
シリサイド層14を形成する。そして、未反応チタン層
を除去した後、第2のイオン注入として、例えばボロン
イオンを15keVのエネルギーにて1×1014cm-2
の注入を行ない第1のボロンイオン注入層20を形成
し、次に第2のイオン注入として30keVのエネルギ
ーにて5×1013cm-2の注入を、図3(b)に示すよ
うに注入角度30°にて行ない、第2のボロンイオン注
入層21を形成する。その後、800〜850℃の窒素
雰囲気中にて第2のRTA処理を行い、チタンシリサイ
ド層14の低抵抗化、並びに第2,第3のイオン注入に
より注入されたボロン原子の活性化を行い、図3(c)
に示すように、第2の高濃度不純物拡散層13および第
3の高濃度不純物拡散層22を形成する。本実施例によ
れば、第3の高濃度不純物拡散層22が、浅い濃度ピー
クと深い濃度ピークを有するため、第1の実施例に比較
して第2のRTA処理やその後の800℃を超える様な
高温の熱処理を行った際にもタングステンシリサイド層
中へボロンが取り込まれて不純物濃度の低い拡散層が形
成されるのが一層抑制される。
【0015】さらに、本発明の第3の実施例について説
明する。第3の実施例は、スパッタリング法により形成
されたチタン膜に、あらかじめ第2の不純物注入を行っ
た後にチタンシリサイド層を形成するという点を除い
て、第1の実施例と同一の内容を持つ。次に本実施例の
工程手順につき以下に説明する。
【0016】まず、従来例と同様に、図4(a)に示す
ように、第1の高濃度不純物拡散層10aを形成する。
そして、少くとも、チタンシリサイド層を設ける不純物
拡散層を含む領域に開孔11を設け、シリコン基板を露
出させる。そして、スパッタリング法により、全面に厚
さ30〜100ナノメータのチタン膜12を形成する。
その後、第2の不純物注入としてボロンを15keV,
1×1015cm-2なる条件にて注入を行う。これにより
ボロンが注入されたチタン層およびボロンイオン注入層
18aが形成される。そして、600〜700℃の窒素
雰囲気中において30秒の第1のRTA処理を行い、図
4(b)に示すように、シリコン基板上にのみチタンシ
リサイド層14aを形成する。そして、アンモニアと過
酸化水素から成るエッチング液を用いたエッチングによ
り未反応チタン膜を除去した後、800〜850℃の窒
素雰囲気中において第2のRTA処理を行い、チタンシ
リサイド層の低抵抗化ならびにボロン原子の活性化を行
ない、第2の高濃度不純物拡散層19aを形成する。
【0017】本実施例によれば、スパッタリング法によ
り、形成されたチタン層にあらかじめ不純物としてボロ
ンが注入されているためチタンシリサイド層形成時、並
びにその後に行われる800℃以上の熱処理時において
も、不純物拡散層中からチタンの珪化物層中へ取り込ま
れるボロンの濃度が抑制され、低い拡散層抵抗が維持さ
れる。
【0018】
【発明の効果】以上説明したように、本発明は高融点金
属膜を形成してから、シリサイド化する前または後に、
第2の不純物イオン注入を行うため、シリサイド化によ
る不純物拡散層の不純物濃度の低下が抑制または補足さ
れ、低抵抗の拡散層が得られる。従って良好なオーミッ
ク接触が得られ、トランジスタの寄生抵抗の増大が回避
される。
【図面の簡単な説明】
【図1】本発明の第1の実施例の説明のため(a),
(b)に分図して示す工程順断面図である。
【図2】図1(a)に対応する工程の次工程の説明のた
め(a),(b)に分図して示す工程順断面図である。
【図3】本発明の第2の実施例の説明のため(a)〜
(c)に分図して示す工程順断面図である。
【図4】本発明の第3の実施例の説明のため(a),
(b)に分図して示す工程順断面図である。
【図5】従来例の説明のため(a),(b)に分図して
示す工程順断面図である。
【図6】図5に対応する工程の次工程の説明のため
(a),(b)に分図して示す工程順断面図である。
【符号の説明】
1 N型シリコン基板 2 フィールド酸化膜 3 ゲート酸化膜 4 ポリシリコン膜 5 タングステンシリサイド膜 6 ゲート電極 7 低濃度イオン注入層 7a 低濃度不純物拡散層 8 スペーサ 9 酸化シリコン膜 10 高濃度イオン注入層 10a 高濃度不純物拡散層 11 開孔 12 チタン膜 13 低濃度層 14,14a チタンシリサイド層 15 層間絶縁膜 16 開孔 17−1,17−2 配線 18,18a ボロンイオン注入層 19,19a 第2の高濃度不純物拡散層 20 第1のボロンイオン注入層 21 第2のボロンイオン注入層 22 第3の高濃度不純物拡散層

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体シリコン基板の表面部の第1導電
    型領域に選択的に第1の第2導電型不純物イオンを注入
    し、第1の熱処理を行なって不純物拡散層を形成する第
    1工程と、前記不純物拡散層に高融点金属膜を被着する
    工程と、第2の熱処理を行なって高融点金属シリサイド
    層を形成し前記高融点金属膜のうちシリサイド化されな
    いで残っている部分を除去する第2工程と、前記第2工
    程の前または後に第2の第2導電型不純物イオンを前記
    不純物拡散層に注入する第3工程と、第3の熱処理を行
    なう工程とを含むことを特徴とする半導体集積回路装置
    の製造方法。
  2. 【請求項2】 高融点金属がチタン,コバルト,ニッケ
    ル,タングステン,モリブデン,タンタルまたは白金の
    少なくともいずれか一つである請求項1記載の半導体集
    積回路装置の製造方法。
JP32512692A 1992-12-04 1992-12-04 半導体集積回路装置の製造方法 Pending JPH06177067A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32512692A JPH06177067A (ja) 1992-12-04 1992-12-04 半導体集積回路装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32512692A JPH06177067A (ja) 1992-12-04 1992-12-04 半導体集積回路装置の製造方法

Publications (1)

Publication Number Publication Date
JPH06177067A true JPH06177067A (ja) 1994-06-24

Family

ID=18173372

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32512692A Pending JPH06177067A (ja) 1992-12-04 1992-12-04 半導体集積回路装置の製造方法

Country Status (1)

Country Link
JP (1) JPH06177067A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100274518B1 (ko) * 1995-12-04 2000-12-15 니시무로 타이죠 반도체장치,mos트랜지스터,바이폴라트랜지스터및그제조방법
KR100313510B1 (ko) * 1999-04-02 2001-11-07 김영환 반도체 소자의 제조방법
US6765272B2 (en) 2001-04-27 2004-07-20 Nec Electronics Corporation Semiconductor device
WO2022034826A1 (ja) * 2020-08-13 2022-02-17 東京エレクトロン株式会社 半導体装置の電極部及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100274518B1 (ko) * 1995-12-04 2000-12-15 니시무로 타이죠 반도체장치,mos트랜지스터,바이폴라트랜지스터및그제조방법
KR100313510B1 (ko) * 1999-04-02 2001-11-07 김영환 반도체 소자의 제조방법
US6765272B2 (en) 2001-04-27 2004-07-20 Nec Electronics Corporation Semiconductor device
WO2022034826A1 (ja) * 2020-08-13 2022-02-17 東京エレクトロン株式会社 半導体装置の電極部及びその製造方法

Similar Documents

Publication Publication Date Title
JP2891092B2 (ja) 半導体装置の製造方法
US6017823A (en) Method of forming a MOS field effect transistor with improved gate side wall insulation films
US5739064A (en) Second implanted matrix for agglomeration control and thermal stability
JPH07202195A (ja) 浅い接合のソース/ドレーン領域とシリサイドを有するmosトランジスタの製造方法
JPH07142726A (ja) 電界効果型トランジスタの製造方法
JPH10284728A (ja) コバルトシリサイド膜を有するmosfetの製造方法
JP3149414B2 (ja) 浅い接合部を有する半導体デバイスを製作する方法
JP3313432B2 (ja) 半導体装置及びその製造方法
US6245622B1 (en) Method for fabricating semiconductor integrated circuit device including step of forming self-aligned metal silicide film
JP2930042B2 (ja) 半導体装置の製造方法
JPH06177067A (ja) 半導体集積回路装置の製造方法
JP3129867B2 (ja) 半導体装置の製造方法
JP3185235B2 (ja) 半導体装置の製造方法
JPH1131665A (ja) 半導体集積回路装置の製造方法
JP3287621B2 (ja) 半導体装置の製造方法
JP3480031B2 (ja) 配線接続構造を有する半導体装置
JP3640079B2 (ja) Cmosトランジスタの製造方法
JP2001203346A (ja) 半導体装置の製造方法
JPH10294459A (ja) 半導体装置の製造方法
JPH0950973A (ja) シリサイド層の形成方法
JPH1050636A (ja) 半導体装置の製造方法
JP3893997B2 (ja) 半導体装置の製造方法
JP3233214B2 (ja) 半導体装置の製造方法
JP2001160621A (ja) 半導体装置の製造方法
JP2616551B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19981027