JPH06151870A - Ｅｅｐｒｏｍ半導体記憶装置 - Google Patents
Ｅｅｐｒｏｍ半導体記憶装置Info
- Publication number
- JPH06151870A JPH06151870A JP30380592A JP30380592A JPH06151870A JP H06151870 A JPH06151870 A JP H06151870A JP 30380592 A JP30380592 A JP 30380592A JP 30380592 A JP30380592 A JP 30380592A JP H06151870 A JPH06151870 A JP H06151870A
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- JP
- Japan
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- transistor
- gate
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- type
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Abstract
(57)【要約】
【目的】本発明は電圧降下が発生することなく信頼性を
高めると共に、コストの低減を図ることのできるＥＥＰ
ＲＯＭ半導体記憶装置を提供することである。 【構成】メモリセルは書込み及び消去時に用いる第一セ
レクトトランジスタと、その第一セレクトトランジスタ
と並列関係にあり読出し時に用いる第二セレクトトラン
ジスタと、それら第一セレクトトランジスタ及び第二セ
レクトトランジスタと直列関係にあるメモリトランジス
タとから構成される。第一セレクトトランジスタはＩ型
又はＤ型のＮチャネルトランジスタ、第二セレクトトラ
ンジスタはＥ型のＮチャネルトランジスタであり、メモ
リトランジスタはＩ型のＮチャネルトランジスタであ
る。
高めると共に、コストの低減を図ることのできるＥＥＰ
ＲＯＭ半導体記憶装置を提供することである。 【構成】メモリセルは書込み及び消去時に用いる第一セ
レクトトランジスタと、その第一セレクトトランジスタ
と並列関係にあり読出し時に用いる第二セレクトトラン
ジスタと、それら第一セレクトトランジスタ及び第二セ
レクトトランジスタと直列関係にあるメモリトランジス
タとから構成される。第一セレクトトランジスタはＩ型
又はＤ型のＮチャネルトランジスタ、第二セレクトトラ
ンジスタはＥ型のＮチャネルトランジスタであり、メモ
リトランジスタはＩ型のＮチャネルトランジスタであ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＥＥＰＲＯＭ半導体記憶装置の構造に関するものであ
る。
ＥＥＰＲＯＭ半導体記憶装置の構造に関するものであ
る。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭ半導体記憶装置のメ
モリセルを図３により説明する。等価回路的には、Ｅ型
のＮチャネルトランジスタからなるセレクトトランジス
タと、それと直列に接続されるＩ型のＮチャネルトラン
ジスタからなるメモリトランジスタとから構成される。
また、動作的には以下の通りである。デ−タ消去時は、
ドレイン及びソ−スを０Ｖ、セレクトゲ−ト及びコント
ロ−ルゲ−トをＶpp電位に設定し容量結合によりフロ−
ティングゲ−トの電位を上げ、フロ−ティングゲ−トに
電子を注入する。デ−タ書込み時は、コントロ−ルゲ−
トを０Ｖ、ソ−スを浮遊状態、セレクトゲ−ト及びドレ
インをＶpp電位に設定し、消去時の場合と反対の電位差
を生じさせフロ−ティングゲ−トから電子を放出させ
る。デ−タ読出し時は、ドレイン及びコントロ−ルゲ−
トを０Ｖ、セレクトゲ−ト及びソ−スをＶcc電位に設定
し、電流が流れるか否かでデ−タを判断する。
モリセルを図３により説明する。等価回路的には、Ｅ型
のＮチャネルトランジスタからなるセレクトトランジス
タと、それと直列に接続されるＩ型のＮチャネルトラン
ジスタからなるメモリトランジスタとから構成される。
また、動作的には以下の通りである。デ−タ消去時は、
ドレイン及びソ−スを０Ｖ、セレクトゲ−ト及びコント
ロ−ルゲ−トをＶpp電位に設定し容量結合によりフロ−
ティングゲ−トの電位を上げ、フロ−ティングゲ−トに
電子を注入する。デ−タ書込み時は、コントロ−ルゲ−
トを０Ｖ、ソ−スを浮遊状態、セレクトゲ−ト及びドレ
インをＶpp電位に設定し、消去時の場合と反対の電位差
を生じさせフロ−ティングゲ−トから電子を放出させ
る。デ−タ読出し時は、ドレイン及びコントロ−ルゲ−
トを０Ｖ、セレクトゲ−ト及びソ−スをＶcc電位に設定
し、電流が流れるか否かでデ−タを判断する。
【０００３】ここで、デ−タを読み出す際に、同一のビ
ット線上の非選択セルでのリ−ク電流を防ぐため、セレ
クトトランジスタはＥ型のトランジスタを使用してい
る。しかしながら、デ−タを書込む場合、書込みに必要
な（Ａ）における電位は、Ｅ型のセレクトトランジスタ
が存在することによるバックゲ−トバイアス効果により
電圧降下を起こす。その為、（Ａ）における電位はドレ
インの電位であるＶpp電位より小さくなる。例えば、Ｖ
pp電位が２０Ｖ程度の場合、電圧降下は２．５Ｖ程度と
なり、（Ａ）の電位は１７．５Ｖ程度となる。従って、
書込み時に必要電位が１７．５Ｖ程度である場合でも、
その周辺の素子耐圧は２０Ｖ程度と高く設定する必要が
ある。
ット線上の非選択セルでのリ−ク電流を防ぐため、セレ
クトトランジスタはＥ型のトランジスタを使用してい
る。しかしながら、デ−タを書込む場合、書込みに必要
な（Ａ）における電位は、Ｅ型のセレクトトランジスタ
が存在することによるバックゲ−トバイアス効果により
電圧降下を起こす。その為、（Ａ）における電位はドレ
インの電位であるＶpp電位より小さくなる。例えば、Ｖ
pp電位が２０Ｖ程度の場合、電圧降下は２．５Ｖ程度と
なり、（Ａ）の電位は１７．５Ｖ程度となる。従って、
書込み時に必要電位が１７．５Ｖ程度である場合でも、
その周辺の素子耐圧は２０Ｖ程度と高く設定する必要が
ある。
【０００４】
【発明が解決しようとする課題】上述のように、セレク
トトランジスタをＥ型のトランジスタとすることは、デ
−タの読出し時には同一ビット線上の非選択セルの誤動
作を防止するのに有効であるが、デ−タの書込み時には
電圧降下を引き起こし周辺の素子耐圧を上げる必要があ
る。従って、Ｅ型トランジスタは信頼性を高める反面、
高耐圧化を図る特殊工程の増加と共にコストを増大させ
る問題点がある。
トトランジスタをＥ型のトランジスタとすることは、デ
−タの読出し時には同一ビット線上の非選択セルの誤動
作を防止するのに有効であるが、デ−タの書込み時には
電圧降下を引き起こし周辺の素子耐圧を上げる必要があ
る。従って、Ｅ型トランジスタは信頼性を高める反面、
高耐圧化を図る特殊工程の増加と共にコストを増大させ
る問題点がある。
【０００５】それ故に、本発明は電圧降下が発生するこ
となく信頼性を高めると共に、コストの低減を図ること
のできるＥＥＰＲＯＭ半導体記憶装置を提供することが
目的である。
となく信頼性を高めると共に、コストの低減を図ること
のできるＥＥＰＲＯＭ半導体記憶装置を提供することが
目的である。
【０００６】
【課題を解決するための手段】本発明によるＥＥＰＲＯ
Ｍ半導体記憶装置の一つのメモリセルは、書込み及び消
去用の第一セレクトトランジスタと読出し用の第二セレ
クトトランジスタとを有するセレクトトランジスタと、
メモリトランジスタとから構成される。上記第一セレク
トトランジスタはＩ型（イントリンシック型）又はＤ型
（ディプレッション型）のＮチャネルトランジスタと
し、上記第二セレクトトランジスタはＥ型（エンハラス
メント型）のＮチャネルトランジスタである。また、メ
モリトランジスタのフロ−ティングゲ−トは、第一セレ
クトトランジスタのソ−スとトンネル酸化膜を介して容
量結合している。
Ｍ半導体記憶装置の一つのメモリセルは、書込み及び消
去用の第一セレクトトランジスタと読出し用の第二セレ
クトトランジスタとを有するセレクトトランジスタと、
メモリトランジスタとから構成される。上記第一セレク
トトランジスタはＩ型（イントリンシック型）又はＤ型
（ディプレッション型）のＮチャネルトランジスタと
し、上記第二セレクトトランジスタはＥ型（エンハラス
メント型）のＮチャネルトランジスタである。また、メ
モリトランジスタのフロ−ティングゲ−トは、第一セレ
クトトランジスタのソ−スとトンネル酸化膜を介して容
量結合している。
【０００７】
【作用】上記の構成によれば、書込み及び消去の経路と
読出し経路とが完全に分離される。従って、書込み時に
は上記第一セレクトトランジスタを用いるため電圧降下
が発生せず、書込み時に印加するＶpp電位を書込み電位
とすることができる結果、電圧降下に伴う周辺素子の高
耐圧化処理が必要ない。また、読出し時は上記第二セレ
クトトランジスタを用いるため、所望のメモリセルを選
択することができ信頼性を保証することができる。
読出し経路とが完全に分離される。従って、書込み時に
は上記第一セレクトトランジスタを用いるため電圧降下
が発生せず、書込み時に印加するＶpp電位を書込み電位
とすることができる結果、電圧降下に伴う周辺素子の高
耐圧化処理が必要ない。また、読出し時は上記第二セレ
クトトランジスタを用いるため、所望のメモリセルを選
択することができ信頼性を保証することができる。
【０００８】
【実施例】本発明によるＥＥＰＲＯＭの一実施例を図１
乃至図２より説明する。
乃至図２より説明する。
【０００９】図１に示す様に、メモリセルは書込み及び
消去時に用いる第一セレクトトランジスタと、その第一
セレクトトランジスタと並列関係にあり読出し時に用い
る第二セレクトトランジスタと、それら第一セレクトト
ランジスタ及び第二セレクトトランジスタと直列関係に
あるメモリトランジスタとから構成される。第一セレク
トトランジスタは、第一ドレイン１１、第一ソ−ス１２
及びセレクトゲ−ト１３からなるＩ型又はＤ型のＮチャ
ネルトランジスタである。第二セレクトトランジスタ
は、第二ドレイン１４、第二ソ−ス１５及びセレクトゲ
−ト１３とからなるＥ型のＮチャネルトランジスタであ
る。メモリトランジスタは、第二ソ−ス１５に電気的に
接続するドレイン１６と、ソ−ス１７と、容量結合部
（丸印）において第一ソ−ス１２と容量結合するフロ−
ティングゲ−ト１８及びコントロ−ルゲ−ト１９とから
なるＩ型のＮチャネルトランジスタである。
消去時に用いる第一セレクトトランジスタと、その第一
セレクトトランジスタと並列関係にあり読出し時に用い
る第二セレクトトランジスタと、それら第一セレクトト
ランジスタ及び第二セレクトトランジスタと直列関係に
あるメモリトランジスタとから構成される。第一セレク
トトランジスタは、第一ドレイン１１、第一ソ−ス１２
及びセレクトゲ−ト１３からなるＩ型又はＤ型のＮチャ
ネルトランジスタである。第二セレクトトランジスタ
は、第二ドレイン１４、第二ソ−ス１５及びセレクトゲ
−ト１３とからなるＥ型のＮチャネルトランジスタであ
る。メモリトランジスタは、第二ソ−ス１５に電気的に
接続するドレイン１６と、ソ−ス１７と、容量結合部
（丸印）において第一ソ−ス１２と容量結合するフロ−
ティングゲ−ト１８及びコントロ−ルゲ−ト１９とから
なるＩ型のＮチャネルトランジスタである。
【００１０】ここで、特にメモリトランジスタの構造を
図２より説明する。Ｐ型半導体基板２０はフィ−ルド酸
化膜２１により素子分離されており、第一セレクトトラ
ンジスタの第一ソ−ス１２と、メモリトランジスタのド
レイン１６及びソ−ス１７となるＮ型拡散層が形成され
る。メモリトランジスタはドレイン１６及びソ−ス１７
上に順次形成されたゲ−ト酸化膜２２と、多結晶シリコ
ンからなるフロ−ティングゲ−ト１８と、絶縁膜２３及
び多結晶シリコンからなるコントロ−ルゲ−ト１９とか
らなる。ここで、フロ−ティング１８は第一セレクトト
ランジスタの第一ソ−ス１２と薄いトンネル酸化膜２４
を介して容量結合している。
図２より説明する。Ｐ型半導体基板２０はフィ−ルド酸
化膜２１により素子分離されており、第一セレクトトラ
ンジスタの第一ソ−ス１２と、メモリトランジスタのド
レイン１６及びソ−ス１７となるＮ型拡散層が形成され
る。メモリトランジスタはドレイン１６及びソ−ス１７
上に順次形成されたゲ−ト酸化膜２２と、多結晶シリコ
ンからなるフロ−ティングゲ−ト１８と、絶縁膜２３及
び多結晶シリコンからなるコントロ−ルゲ−ト１９とか
らなる。ここで、フロ−ティング１８は第一セレクトト
ランジスタの第一ソ−ス１２と薄いトンネル酸化膜２４
を介して容量結合している。
【００１１】次に、動作原理を説明する。デ−タ読出し
時は、第一ドレイン１１、コントロ−ルゲ−ト１９及び
ソ−ス１７を０Ｖ、第二ドレイン１４及びセレクトゲ−
ト１３をＶcc電位に設定し、メモリトランジスタのフロ
−ティングゲ−ト１８の帯電状態による電流のＯＮ、Ｏ
ＦＦで判断する。デ−タ書込み時は、第二ドレイン１
４、コントロ−ルゲ−ト１９及びソ−ス１７を０Ｖ、第
一ドレイン１１及びセレクトゲ−ト１３をＶpp電位に設
定する。デ−タ消去時は、第二ドレイン１４及びソ−ス
１７、第一ドレイン１１を０Ｖ、セレクトゲ−ト１３及
びコントロ−ルゲ−ト１９をＶpp電位に設定する。
時は、第一ドレイン１１、コントロ−ルゲ−ト１９及び
ソ−ス１７を０Ｖ、第二ドレイン１４及びセレクトゲ−
ト１３をＶcc電位に設定し、メモリトランジスタのフロ
−ティングゲ−ト１８の帯電状態による電流のＯＮ、Ｏ
ＦＦで判断する。デ−タ書込み時は、第二ドレイン１
４、コントロ−ルゲ−ト１９及びソ−ス１７を０Ｖ、第
一ドレイン１１及びセレクトゲ−ト１３をＶpp電位に設
定する。デ−タ消去時は、第二ドレイン１４及びソ−ス
１７、第一ドレイン１１を０Ｖ、セレクトゲ−ト１３及
びコントロ−ルゲ−ト１９をＶpp電位に設定する。
【００１２】上述のように、メモリセルを選択するセレ
クトトランジスタを書込み及び消去用と読出し用に分離
することにより、書込み及び消去用の第一セレクトトラ
ンジスタをＩ型又はＤ型とすることが可能である。従っ
て、第一セレクトトランジスタにおける電圧降下を防ぐ
ことができる。例えばＶpp電位を２０Ｖとすると、第一
セレクトトランジスタをＩ型とした場合電圧降下は１Ｖ
以下となり、Ｄ型とした場合は電圧降下は発生しない。
それ故、デ−タ書込み動作時における書込みに必要な
（Ａ）点（図１に図示）での電位を、ほぼＶpp電位と等
しくすることができる。
クトトランジスタを書込み及び消去用と読出し用に分離
することにより、書込み及び消去用の第一セレクトトラ
ンジスタをＩ型又はＤ型とすることが可能である。従っ
て、第一セレクトトランジスタにおける電圧降下を防ぐ
ことができる。例えばＶpp電位を２０Ｖとすると、第一
セレクトトランジスタをＩ型とした場合電圧降下は１Ｖ
以下となり、Ｄ型とした場合は電圧降下は発生しない。
それ故、デ−タ書込み動作時における書込みに必要な
（Ａ）点（図１に図示）での電位を、ほぼＶpp電位と等
しくすることができる。
【００１３】
【発明の効果】本発明によれば、書込み及び消去の経路
と読出し経路を分離することにより、書込み及び消去用
のセレクトトランジスタにＩ型又はＤ型を用いることが
可能となる。従って、書込み動作時におけるＶpp電位の
電圧降下をほぼ無くすことができる結果、電圧降下に伴
う周辺素子の高耐圧化処理が不要となると共に、Ｖpp電
位の低減化を図ることができる。更に、素子の信頼性の
向上及び製造コストの低減化となる。
と読出し経路を分離することにより、書込み及び消去用
のセレクトトランジスタにＩ型又はＤ型を用いることが
可能となる。従って、書込み動作時におけるＶpp電位の
電圧降下をほぼ無くすことができる結果、電圧降下に伴
う周辺素子の高耐圧化処理が不要となると共に、Ｖpp電
位の低減化を図ることができる。更に、素子の信頼性の
向上及び製造コストの低減化となる。
【図１】本発明によるＥＥＰＲＯＭのメモリセルの等価
回路図である。
回路図である。
【図２】本発明によるＥＥＰＲＯＭのメモリセルにおけ
るメモリトランジスタの構造を模式的に示す断面図であ
る。
るメモリトランジスタの構造を模式的に示す断面図であ
る。
【図３】従来のＥＥＰＲＯＭのメモリセルの等価回路図
である。
である。
１１…第一ドレイン、１２…第一ソ−ス、１３…セレク
トゲ−ト １４…第二ドレイン、１５…第二ソ−ス、１６…ドレイ
ン、１７…ソ−ス １８…フロ−ティングゲ−ト、１９…コントロ−ルゲ−
ト ２０…半導体基板、２１…フィ−ルド酸化膜、２２…ゲ
−ト酸化膜 ２３…絶縁膜、２４…トンネル酸化膜
トゲ−ト １４…第二ドレイン、１５…第二ソ−ス、１６…ドレイ
ン、１７…ソ−ス １８…フロ−ティングゲ−ト、１９…コントロ−ルゲ−
ト ２０…半導体基板、２１…フィ−ルド酸化膜、２２…ゲ
−ト酸化膜 ２３…絶縁膜、２４…トンネル酸化膜
Claims (2)
- 【請求項１】 半導体基板の一つの記憶単位領域に少な
くとも１個の選択ゲ−ト、制御ゲ−ト及びフロ−ティン
グゲ−トとが配置され、 上記選択ゲ−トにより形成された第１の選択トランジス
タと、同一の選択ゲ−トにより形成された第２の選択ト
ランジスタとを具備し、 上記第一の選択トランジスタの浮遊しているソ−ス領域
の少なくとも一部が、薄いトンネル絶縁膜を介して上記
フロ−ティングゲ−トと容量結合していることと、 上記フロ−ティングゲ−トにより形成される記憶トラン
ジスタのドレインが、上記第２の選択トランジスタのソ
−スと電気的に接続していることを特徴とする不揮発性
半導体装置。 - 【請求項２】 上記第一の選択トランジスタがイントリ
ンシック型またはディプレッション型のＮチャネルトラ
ンジスタであること、上記記憶トランジスタがイントリ
ンシック型のＮチャネルトランジスタであること、及び
上記第２の選択トランジスタがエンハラスメント型のＮ
チャネルトランジスタであることを特徴とする請求項１
記載の不揮発性半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30380592A JPH06151870A (ja) | 1992-11-13 | 1992-11-13 | Ｅｅｐｒｏｍ半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30380592A JPH06151870A (ja) | 1992-11-13 | 1992-11-13 | Ｅｅｐｒｏｍ半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151870A true JPH06151870A (ja) | 1994-05-31 |
Family
ID=17925518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30380592A Withdrawn JPH06151870A (ja) | 1992-11-13 | 1992-11-13 | Ｅｅｐｒｏｍ半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151870A (ja) |
-
1992
- 1992-11-13 JP JP30380592A patent/JPH06151870A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |