JPH0577303B2 - - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｃ−MOS構造をもつた薄膜電界効
果トランジスタの製造方法に係り、特にアクテイ
ブマトリクス方式の液晶デイスプレイパネルに好
適な薄膜半導体装置の製造方法に関する。
果トランジスタの製造方法に係り、特にアクテイ
ブマトリクス方式の液晶デイスプレイパネルに好
適な薄膜半導体装置の製造方法に関する。
近年、小型のテレビジヨン受像機、或いは壁掛
け型のテレビジヨン受像機などのデイスプレイ装
置として液晶デイスプレイパネルが注目を集める
ようになつてきているが、この液晶デイスプレイ
パネルとしては、ｐ−MOS又はｎ−MOSの薄膜
電界効果トランジスタ（TFTという）を液晶駆
動用スイツチング素子として組込んだ、いわゆる
アクテイブマトリクス（以下、AMXという）方
式のものが、主として使用される。
け型のテレビジヨン受像機などのデイスプレイ装
置として液晶デイスプレイパネルが注目を集める
ようになつてきているが、この液晶デイスプレイ
パネルとしては、ｐ−MOS又はｎ−MOSの薄膜
電界効果トランジスタ（TFTという）を液晶駆
動用スイツチング素子として組込んだ、いわゆる
アクテイブマトリクス（以下、AMXという）方
式のものが、主として使用される。
ところで、このような液晶デイスプレイパネル
（以下、LCDパネルという）の駆動には、シフト
レジスタ、マトリクス回路、インバーナ回路など
の各種の周辺回路を必要とするが、これらの周辺
回路をLCDパネルに内蔵することができれば、
大幅なコストダウンが可能になる。
（以下、LCDパネルという）の駆動には、シフト
レジスタ、マトリクス回路、インバーナ回路など
の各種の周辺回路を必要とするが、これらの周辺
回路をLCDパネルに内蔵することができれば、
大幅なコストダウンが可能になる。
しかして、このような周辺回路の一部には、そ
の構成にＣ−MOS構造のTFTを必要とし、この
ため、ｐ−MOS・TFTとｎ−MOS・TFTを同
時に作り込む必要があり、従つて、これをAMX
方式のLCDパネルに内蔵させようとすると、そ
の製造プロセスが多くなり、コストアツプの大き
な要因となつてしまう。つまり、AMX方式の
LCDパネルに必要なスイツチング素子としては、
上述のようにｐ−MOS或いはｎ−MOSの一方の
TFTだけでよいのにもかかわらず、これに上記
の周辺回路を内蔵させるためには、ｐ−MOSと
ｎ−MOSの両方のTFTの組込みが必要になつ
て、ホトマスク数とプロセス数の増加が著しくな
つてしまうのである。
の構成にＣ−MOS構造のTFTを必要とし、この
ため、ｐ−MOS・TFTとｎ−MOS・TFTを同
時に作り込む必要があり、従つて、これをAMX
方式のLCDパネルに内蔵させようとすると、そ
の製造プロセスが多くなり、コストアツプの大き
な要因となつてしまう。つまり、AMX方式の
LCDパネルに必要なスイツチング素子としては、
上述のようにｐ−MOS或いはｎ−MOSの一方の
TFTだけでよいのにもかかわらず、これに上記
の周辺回路を内蔵させるためには、ｐ−MOSと
ｎ−MOSの両方のTFTの組込みが必要になつ
て、ホトマスク数とプロセス数の増加が著しくな
つてしまうのである。
ここで、上記した周辺回路に必要なＣ−
MOS・TFTについて説明すると、これは、例え
ば第６図に示すようなインバータ回路に使用され
るもので、ｐとｎのMOS・TFTのゲートを共通
に接続して入力端子Vioとし、これらのドレイン
を共通にして出力端子Vputとしたものである。
MOS・TFTについて説明すると、これは、例え
ば第６図に示すようなインバータ回路に使用され
るもので、ｐとｎのMOS・TFTのゲートを共通
に接続して入力端子Vioとし、これらのドレイン
を共通にして出力端子Vputとしたものである。
次に、このようなインバータ回路を、ポリシリ
コン（多結晶シリコンのこと）を用いて実現させ
たＣ−MOS・TFTの製造方法の従来例を第７図
によつて説明する。
コン（多結晶シリコンのこと）を用いて実現させ
たＣ−MOS・TFTの製造方法の従来例を第７図
によつて説明する。
まず、第７図ａに示すように、絶縁基板１上に
ポリシリコンを所定の厚さに成長させ、これをホ
トレジスト膜を用いたエツチングにより島状の一
対のポリシリコン領域２，２０を形成する。
ポリシリコンを所定の厚さに成長させ、これをホ
トレジスト膜を用いたエツチングにより島状の一
対のポリシリコン領域２，２０を形成する。
次に、同図ｂに示すように、将来ゲート絶縁膜
となるSiO2膜及びゲート電極となるポリシリコ
ンPSiをデポジシヨンした後、同図ｃに示すよう
に、ホトレジスト膜をマスクとしたドライエツチ
ング技術によりゲート領域以外を除去し、ゲート
絶縁膜３，３０及びゲート電極４，４０を形成す
る。次いでｎ−MOSを形成するために、同図ｄ
に示すように、ｐ−MOS側となる方の領域２０
だけをホトレジスト膜１００で覆つた後、リンを
イオン打込みして同図ｅのように、n+層のドレ
イン５、ソース６を形成した後、ｐ−MOS側の
ホトレジスト膜１００を除去する。この後、同図
ｆに示すように、今度はｎ−MOS側となる領域
２全体をホトレジスト膜１０１で覆つた後、ボロ
ンをイオン打込みして同図ｇに示すように、p+
層のドレイン７、ソース８を形成する。この後、
ホトレジスト膜１０１を除去し、イオン打込みさ
れた層５〜８を活性化するために500〜1000℃で
熱処理する。次に、同図ｈに示すように、PSG
膜９をウエハ全面にデポジシヨンした後、配線の
ためのスルホール９０を設け、ついで、同図ｉに
示すように、配線用金属として例えばAl−Si膜
１０をスパツタリングして配線パターンを形成す
る。
となるSiO2膜及びゲート電極となるポリシリコ
ンPSiをデポジシヨンした後、同図ｃに示すよう
に、ホトレジスト膜をマスクとしたドライエツチ
ング技術によりゲート領域以外を除去し、ゲート
絶縁膜３，３０及びゲート電極４，４０を形成す
る。次いでｎ−MOSを形成するために、同図ｄ
に示すように、ｐ−MOS側となる方の領域２０
だけをホトレジスト膜１００で覆つた後、リンを
イオン打込みして同図ｅのように、n+層のドレ
イン５、ソース６を形成した後、ｐ−MOS側の
ホトレジスト膜１００を除去する。この後、同図
ｆに示すように、今度はｎ−MOS側となる領域
２全体をホトレジスト膜１０１で覆つた後、ボロ
ンをイオン打込みして同図ｇに示すように、p+
層のドレイン７、ソース８を形成する。この後、
ホトレジスト膜１０１を除去し、イオン打込みさ
れた層５〜８を活性化するために500〜1000℃で
熱処理する。次に、同図ｈに示すように、PSG
膜９をウエハ全面にデポジシヨンした後、配線の
ためのスルホール９０を設け、ついで、同図ｉに
示すように、配線用金属として例えばAl−Si膜
１０をスパツタリングして配線パターンを形成す
る。
ここで、第７図のｊは、同図ｉの工程を終つた
ところでの平面図である。なお、これらの図にお
いて、符号４′及び４０′は、それぞれゲート電極
４，４０の一部で、リン又はボロンがイオン打込
みされた部分を表わしている。
ところでの平面図である。なお、これらの図にお
いて、符号４′及び４０′は、それぞれゲート電極
４，４０の一部で、リン又はボロンがイオン打込
みされた部分を表わしている。
以上のほか、本発明に関連する従来例として
は、特開昭58−182871号公報に記載のものを挙げ
ることができる。
は、特開昭58−182871号公報に記載のものを挙げ
ることができる。
上記従来例のようにして、Ｃ−MOS・TFTに
よるインバータ回路が構築できるが、これに必要
なホトマスク数は６枚である。
よるインバータ回路が構築できるが、これに必要
なホトマスク数は６枚である。
そこで、これをAMX方式のLCDパネルに内蔵
させようとすると、LCDパネル自体としては、
さらに透明電極の形成を要するから、ホトマスク
数が１〜２枚追加になる。
させようとすると、LCDパネル自体としては、
さらに透明電極の形成を要するから、ホトマスク
数が１〜２枚追加になる。
上記したように、AMX方式のLCDパネルとし
てだけなら、ｐ型又はｎ型の一方のTFTだけで
よいのであるから、これに従来例のようにしてＣ
−MOS・TFTからなる周辺回路を内蔵させる
と、ホトマスク数が２〜３枚増え、これによりプ
ロセス数も増加してしまう。
てだけなら、ｐ型又はｎ型の一方のTFTだけで
よいのであるから、これに従来例のようにしてＣ
−MOS・TFTからなる周辺回路を内蔵させる
と、ホトマスク数が２〜３枚増え、これによりプ
ロセス数も増加してしまう。
従つて、従来技術では、AMX方式のLCDパネ
ルに周辺回路を内蔵させることによるコストダウ
ンが充分に得られないという問題点があつた。
ルに周辺回路を内蔵させることによるコストダウ
ンが充分に得られないという問題点があつた。
本発明の目的は、上記従来例の問題点に充分に
対処でき、AMX方式のLCDパネルに適用するこ
とにより、これに対する周辺回路内蔵に伴うコス
トダウンが充分に得られるようにした薄膜半導体
装置の製造方法を提供することにある。
対処でき、AMX方式のLCDパネルに適用するこ
とにより、これに対する周辺回路内蔵に伴うコス
トダウンが充分に得られるようにした薄膜半導体
装置の製造方法を提供することにある。
本発明によれば、上記問題点は、Ｃ−MOSを
形成すべきｎ−MOS・TFTとｐ−MOS・TFT
のうち、前者のソース、ドレインの両領域に対し
てコンタクト膜となるように設けた金属層が、同
時に後者に対してはシヨツトキ接合によるソース
とドレインの両領域の形成にあずかるようにする
ことにより解決される。
形成すべきｎ−MOS・TFTとｐ−MOS・TFT
のうち、前者のソース、ドレインの両領域に対し
てコンタクト膜となるように設けた金属層が、同
時に後者に対してはシヨツトキ接合によるソース
とドレインの両領域の形成にあずかるようにする
ことにより解決される。
ｎ−MOS・TFT領域におけるコンタクト層の
形成と、ｐ−MOS・TFT領域でのソースとドレ
インの両領域の形成とが同一プロセスとなり、ホ
トマスク数とプロセス数の増加が抑えられる。
形成と、ｐ−MOS・TFT領域でのソースとドレ
インの両領域の形成とが同一プロセスとなり、ホ
トマスク数とプロセス数の増加が抑えられる。
以下、本発明による薄膜半導体装置の製造方法
について、図示の実施例により詳細に説明する。
について、図示の実施例により詳細に説明する。
第１図は本発明の一実施例を示す説明図で、第
７図の従来例と同一もしくは同等の部分には同じ
符号を付してある。
７図の従来例と同一もしくは同等の部分には同じ
符号を付してある。
この第１図の実施例は、一般的なCMOSイン
バータ回路を実現するためのＣ−MOS・TFTと
してポリシリコンを使つた場合のTFTの縦断面
をプロセスの順に示したもので、まず、最初に第
１図ａに示すように、ガラスの基板１にｉ層又は
n-層のポリシリコンを成長させた後、ホトレジ
スト膜を用いてこれを島状にエツチングし、対に
なつた領域２，２０を形成する。次に、同図ｂに
示すように、従来ｎ−MOSのソース及びドレイ
ンとなるn+層１１を全面にデポジシヨンする。
このn+層１１はアモルフアスでもポリシリコン
層でも良い。次いで、同図ｃに示すように、ホト
レジスト膜を用いてｎ−MOS素子側のドレイン
電極１２及びソース電極１３となる部分だけを残
し、その他の部分のn+層１１を全面除去する。
次に、同図ｄに示すように、将来ゲート絶縁膜と
なるSiO2膜１４，１４０を低圧CVD法、プラズ
マCVD法あるいは低温熱酸化法などの方法で約
1000〜1500Åの厚さに形成した後、ゲート電極と
なるアモルフアスシリコン若しくはポリシリコン
膜を高濃度で膜厚約500Åにデポジシヨンし、ホ
トレジスト膜をマスクとして、ドライエツチング
技術により、ｎ−MOS及びｐ−MOSのゲート領
域となる部分だけを残し、それ以外の部分を除去
してｎ−MOS及びｐ−MOSのゲート絶縁膜１
４，１４０及びゲート電極１５，１５０を形成す
る。次に、同図ｅに示すように、白金膜１６を
500Å程度スパツタリング法でデポジシヨンした
後、酸素あるいは水素中で450〜550℃の熱処理を
施して同図ｆに示すように、シリサイド層１７，
１８，１９，１７０，１８０，１９０を形成す
る。この場合、ゲート絶縁膜１４，１４０の側面
以外はアモルフアスシリコンあるいはポリシリコ
ンで覆われているので、これらの部分はすべてシ
リサイド層になる。このとき、ｎ−MOS側での
シリサイド層１７，１８は、高濃度のn+層から
なるドレイン電極１２、ソース電極１３に接して
いるので、これらに対してオーミツク接触とな
り、同様にゲート電極１５に対してもアモルフア
ス又はポリシリコン層が高濃度でデポジシヨンさ
れているからオーミツク接触となる。一方、ｐ−
MOS側でのドレイン領域のシリサイド層１７０
及びソース領域のシリサイド層１８０はポリシリ
コン領域２０がｉ層またはn-層であるから、そ
れに対してはシヨツトキ接合を形成し、ゲート電
極１５０に対しては１５と同様オーミツク接触と
なる。次に、同図ｇに示すように、PSG膜９を
ウエハ全面にデポジシヨンした後、配線のための
スルホール９０を形成する。なお、PSG膜とは
リン硅素ガラス膜のことである。このあと、同図
ｈに示すように、配線用金属として例えばAl−
Siをスパツタリングして配線パターン１０を形成
する。ここで、同図ｉは上記した図ｈの平面図で
あり、第２図は第１図ｆのｎ−MOS側の斜視図、
第３図は同じく第１図ｆのｐ−MOS側の斜視図
である。
バータ回路を実現するためのＣ−MOS・TFTと
してポリシリコンを使つた場合のTFTの縦断面
をプロセスの順に示したもので、まず、最初に第
１図ａに示すように、ガラスの基板１にｉ層又は
n-層のポリシリコンを成長させた後、ホトレジ
スト膜を用いてこれを島状にエツチングし、対に
なつた領域２，２０を形成する。次に、同図ｂに
示すように、従来ｎ−MOSのソース及びドレイ
ンとなるn+層１１を全面にデポジシヨンする。
このn+層１１はアモルフアスでもポリシリコン
層でも良い。次いで、同図ｃに示すように、ホト
レジスト膜を用いてｎ−MOS素子側のドレイン
電極１２及びソース電極１３となる部分だけを残
し、その他の部分のn+層１１を全面除去する。
次に、同図ｄに示すように、将来ゲート絶縁膜と
なるSiO2膜１４，１４０を低圧CVD法、プラズ
マCVD法あるいは低温熱酸化法などの方法で約
1000〜1500Åの厚さに形成した後、ゲート電極と
なるアモルフアスシリコン若しくはポリシリコン
膜を高濃度で膜厚約500Åにデポジシヨンし、ホ
トレジスト膜をマスクとして、ドライエツチング
技術により、ｎ−MOS及びｐ−MOSのゲート領
域となる部分だけを残し、それ以外の部分を除去
してｎ−MOS及びｐ−MOSのゲート絶縁膜１
４，１４０及びゲート電極１５，１５０を形成す
る。次に、同図ｅに示すように、白金膜１６を
500Å程度スパツタリング法でデポジシヨンした
後、酸素あるいは水素中で450〜550℃の熱処理を
施して同図ｆに示すように、シリサイド層１７，
１８，１９，１７０，１８０，１９０を形成す
る。この場合、ゲート絶縁膜１４，１４０の側面
以外はアモルフアスシリコンあるいはポリシリコ
ンで覆われているので、これらの部分はすべてシ
リサイド層になる。このとき、ｎ−MOS側での
シリサイド層１７，１８は、高濃度のn+層から
なるドレイン電極１２、ソース電極１３に接して
いるので、これらに対してオーミツク接触とな
り、同様にゲート電極１５に対してもアモルフア
ス又はポリシリコン層が高濃度でデポジシヨンさ
れているからオーミツク接触となる。一方、ｐ−
MOS側でのドレイン領域のシリサイド層１７０
及びソース領域のシリサイド層１８０はポリシリ
コン領域２０がｉ層またはn-層であるから、そ
れに対してはシヨツトキ接合を形成し、ゲート電
極１５０に対しては１５と同様オーミツク接触と
なる。次に、同図ｇに示すように、PSG膜９を
ウエハ全面にデポジシヨンした後、配線のための
スルホール９０を形成する。なお、PSG膜とは
リン硅素ガラス膜のことである。このあと、同図
ｈに示すように、配線用金属として例えばAl−
Siをスパツタリングして配線パターン１０を形成
する。ここで、同図ｉは上記した図ｈの平面図で
あり、第２図は第１図ｆのｎ−MOS側の斜視図、
第３図は同じく第１図ｆのｐ−MOS側の斜視図
である。
以上の工程でＣ−MOS.TFTで構成したインバ
ータ回路で構築されるが、これに必要なホトマス
ク数は５枚である。
ータ回路で構築されるが、これに必要なホトマス
ク数は５枚である。
従つて、この実施例によれば、従来例と比較し
てマスク数を１枚減らすことができる。
てマスク数を１枚減らすことができる。
しかして、このインバータ回路をAMX方式の
LCDパネルに内蔵するときは、AMXとしてはさ
らに透明電極が必要であるから、ホトマスク数は
１〜２枚追加される場合があるが、この実施例に
よれば、ｐ−MOS側をシヨツトキ接合としてい
るので、AMX用のTFTとしてｎ−MOS・TFT
を採用するようにしてやれば、Ｃ−MOS・TFT
によるインバータ回路を内蔵させたことによるホ
トマスク数やプロセス数の増加はなく、同じ数に
することができる。
LCDパネルに内蔵するときは、AMXとしてはさ
らに透明電極が必要であるから、ホトマスク数は
１〜２枚追加される場合があるが、この実施例に
よれば、ｐ−MOS側をシヨツトキ接合としてい
るので、AMX用のTFTとしてｎ−MOS・TFT
を採用するようにしてやれば、Ｃ−MOS・TFT
によるインバータ回路を内蔵させたことによるホ
トマスク数やプロセス数の増加はなく、同じ数に
することができる。
第４図は以上の実施例により形成したＣ−
MOS・TFTの、ｎ−MOSとｐ−MOSのそれぞ
れのTFT単体の特性を、ソース・ドレイン間の
電圧VDSを5Vとしたときのドレイン電流IDとゲー
ト電圧VGの関係を実測した結果である。
MOS・TFTの、ｎ−MOSとｐ−MOSのそれぞ
れのTFT単体の特性を、ソース・ドレイン間の
電圧VDSを5Vとしたときのドレイン電流IDとゲー
ト電圧VGの関係を実測した結果である。
この第４図から明らかなように、上記実施例に
よれば、VG＝±20VとVG＝０のときのIDの比、い
わゆるオンオワ電流比はｎ−MOSTFTでもｐ−
MOSTFTでもいずれも５桁以上であり、液晶を
搭載したデイスプレイ用AMXのTFTとして十分
満足する結果が得られた。
よれば、VG＝±20VとVG＝０のときのIDの比、い
わゆるオンオワ電流比はｎ−MOSTFTでもｐ−
MOSTFTでもいずれも５桁以上であり、液晶を
搭載したデイスプレイ用AMXのTFTとして十分
満足する結果が得られた。
次に、第５図により本発明の他の一実施例につ
いて説明する。
いて説明する。
上記した第１図の実施例は、いわゆるコプラナ
ー（coplanar）形TFTと呼ばれるものに適用し
たものであるのに対して、この第５図の実施例
は、ゲート電極と、ドレイン、ソース電極が互に
素子の反対の主表面にある、いわゆる逆スタガ
（inverted−stagger）形TFTと呼ばれるものに
適用した実施例である。
ー（coplanar）形TFTと呼ばれるものに適用し
たものであるのに対して、この第５図の実施例
は、ゲート電極と、ドレイン、ソース電極が互に
素子の反対の主表面にある、いわゆる逆スタガ
（inverted−stagger）形TFTと呼ばれるものに
適用した実施例である。
まず、第５図ａに示すように、ガラスの基板１
にCr等の金属を全面に蒸着あるいはスパツタリ
ング法で形成した後、ホトエツチングにより一対
のゲート電極パターン１９，１９０を形成する。
次に、同図ｂに示すように、まず、全面にゲート
絶縁膜となるSiO2あるいはSiNx２０を形成し、
ついで、その上にｉ層又はｎ層のポリシコン層
PS、さらにn+層のアモルフアス又はポリシリコ
ン層PSn+を順次形成した後、同図ｃに示すよう
に、ホトレジスト膜を用いて島状にエツチング
し、それぞれの層２１，２１０，２２，２２０を
形成する。次に、同図ｄに示すように、ｎ−
MOS素子側のドレイン２３及びソース２４部分
だけを残し、それ以外の部分のn+層をホトレジ
スト膜を用いて全面除去する。次いで、同図ｅに
示すように、SiO2等の絶縁膜を全面につけた後、
ドレイン、ソース領域上のSiO2を選択的に除去
して層２５，２５０を形成する。次に、同図ｆに
示すように、その上に白金２６を500Å程度つけ、
ついで同図ｇに示すように、熱処理してシリサイ
ド層２７，２８，２９，３０を形成する。次に、
同図ｈに示すように、PSG膜３１をウエハ全面
にデポジシヨンした後、配線のためのスルホール
３１０を形成し、その後、同図ｉに示すように、
配線用金属３２としてAl−Si等をスパツタリン
グしてパターンを形成する。
にCr等の金属を全面に蒸着あるいはスパツタリ
ング法で形成した後、ホトエツチングにより一対
のゲート電極パターン１９，１９０を形成する。
次に、同図ｂに示すように、まず、全面にゲート
絶縁膜となるSiO2あるいはSiNx２０を形成し、
ついで、その上にｉ層又はｎ層のポリシコン層
PS、さらにn+層のアモルフアス又はポリシリコ
ン層PSn+を順次形成した後、同図ｃに示すよう
に、ホトレジスト膜を用いて島状にエツチング
し、それぞれの層２１，２１０，２２，２２０を
形成する。次に、同図ｄに示すように、ｎ−
MOS素子側のドレイン２３及びソース２４部分
だけを残し、それ以外の部分のn+層をホトレジ
スト膜を用いて全面除去する。次いで、同図ｅに
示すように、SiO2等の絶縁膜を全面につけた後、
ドレイン、ソース領域上のSiO2を選択的に除去
して層２５，２５０を形成する。次に、同図ｆに
示すように、その上に白金２６を500Å程度つけ、
ついで同図ｇに示すように、熱処理してシリサイ
ド層２７，２８，２９，３０を形成する。次に、
同図ｈに示すように、PSG膜３１をウエハ全面
にデポジシヨンした後、配線のためのスルホール
３１０を形成し、その後、同図ｉに示すように、
配線用金属３２としてAl−Si等をスパツタリン
グしてパターンを形成する。
従つて、この実施例においても、ｎ−MOS・
TFTのドレイン、ソース電極２７，２８は第１
実施例と同様n+層２３，２４に対してオーミツ
ク接触、ｐ−MOS・TFTのドレイン、ソース電
極２９，３０も第１実施例と同様ｉ層又はｎ層２
１０に対してはシヨツトキ接合を形成する。
TFTのドレイン、ソース電極２７，２８は第１
実施例と同様n+層２３，２４に対してオーミツ
ク接触、ｐ−MOS・TFTのドレイン、ソース電
極２９，３０も第１実施例と同様ｉ層又はｎ層２
１０に対してはシヨツトキ接合を形成する。
この実施例によれば、ドレイン、ソース近傍の
構造は第１図の実施例と同様であるが、逆スタガ
構造のメリツトであるゲート絶縁膜２０、ｉ層の
ポリシリコン２１及びn+層２２を連続して形成
することが可能であるため、TFTのオン特性の
性能を左右するゲート絶縁膜２０とポリシリコン
２１，２１０の結晶界面、及びオフ特性の性能を
左右するポリシリコン２１とn+アモルフアスあ
るいはn+ポリシリコン２３，２４との接合形成
を良好なものにできるというメリツトがある。
構造は第１図の実施例と同様であるが、逆スタガ
構造のメリツトであるゲート絶縁膜２０、ｉ層の
ポリシリコン２１及びn+層２２を連続して形成
することが可能であるため、TFTのオン特性の
性能を左右するゲート絶縁膜２０とポリシリコン
２１，２１０の結晶界面、及びオフ特性の性能を
左右するポリシリコン２１とn+アモルフアスあ
るいはn+ポリシリコン２３，２４との接合形成
を良好なものにできるというメリツトがある。
なお、以上の実施例では、いずれもシリサイド
層を配線に用いているため、耐薬品性に優れ、後
工程での製造歩留りの向上が期待でき、AMX方
式のLCDパネルの高信頼化も期待できる。
層を配線に用いているため、耐薬品性に優れ、後
工程での製造歩留りの向上が期待でき、AMX方
式のLCDパネルの高信頼化も期待できる。
同様に、以上の実施例では、白金によるシリサ
イド層を用いているが、本発明はこれに限らず実
施可能で、とにかくn+層に対してはオーミツク
接触、ｉ層又はn-層に対してはシヨツトキ接合
を作るものならどのようなシリサイドでもよく、
或いは金属を用いてもよいのはいうまでもない。
イド層を用いているが、本発明はこれに限らず実
施可能で、とにかくn+層に対してはオーミツク
接触、ｉ層又はn-層に対してはシヨツトキ接合
を作るものならどのようなシリサイドでもよく、
或いは金属を用いてもよいのはいうまでもない。
以上説明したように、本発明によれば、ｎ−
MOS・TFTのドレイン、ソースに対する配線
と、ｐ−MOS・TFTに対するドレイン、ソース
の形成を同時に行なうことができるから、従来技
術の問題点に充分に対処でき、AMX方式のLCD
パネルに適用して高性能化とローコスト化に充分
に寄与することができる。すなわち、一般に、
AMX方式のLCDパネルの製造に必要なホトリソ
工程数は４〜６回と言われており、通常のICな
どの製造工程と比較した場合、それらの1/3〜1/4
程度とあまり多くない。
MOS・TFTのドレイン、ソースに対する配線
と、ｐ−MOS・TFTに対するドレイン、ソース
の形成を同時に行なうことができるから、従来技
術の問題点に充分に対処でき、AMX方式のLCD
パネルに適用して高性能化とローコスト化に充分
に寄与することができる。すなわち、一般に、
AMX方式のLCDパネルの製造に必要なホトリソ
工程数は４〜６回と言われており、通常のICな
どの製造工程と比較した場合、それらの1/3〜1/4
程度とあまり多くない。
従つて、ホトリソ工程数の減小はたとえ１工程
の減小でもコストダウンに大きく寄与し、このた
め、本発明によるコストダウン効果も充分なもの
を期待することができる。
の減小でもコストダウンに大きく寄与し、このた
め、本発明によるコストダウン効果も充分なもの
を期待することができる。
第１図は本発明による薄膜半導体装置の製造方
法の一実施例を示すプロセス説明図、第２図及び
第３図はそれぞれ第１図のプロセスの一部におけ
る半導体素子の状態を示す一部断面による斜視
図、第４図は本発明の一実施例による半導体装置
の特性図、第５図は本発明の他の一実施例の説明
図、第６図はＣ−MOS・TFTによるインバータ
回路の一例を示す回路図、第７図は従来例のプロ
セス説明図である。 １……絶縁基板、２，２０……ポリシリコン領
域、９……PSG膜、１０……配線パターン、１
１……n+層、１２……ドレイン電極、１３……
ソース電極、１４，１４０……ゲート絶縁膜、１
５，１５０……ゲート電極、１７〜１９，１７０
〜１９０……シリサイド層。
法の一実施例を示すプロセス説明図、第２図及び
第３図はそれぞれ第１図のプロセスの一部におけ
る半導体素子の状態を示す一部断面による斜視
図、第４図は本発明の一実施例による半導体装置
の特性図、第５図は本発明の他の一実施例の説明
図、第６図はＣ−MOS・TFTによるインバータ
回路の一例を示す回路図、第７図は従来例のプロ
セス説明図である。 １……絶縁基板、２，２０……ポリシリコン領
域、９……PSG膜、１０……配線パターン、１
１……n+層、１２……ドレイン電極、１３……
ソース電極、１４，１４０……ゲート絶縁膜、１
５，１５０……ゲート電極、１７〜１９，１７０
〜１９０……シリサイド層。
Claims (1)
- 【特許請求の範囲】 １ 同一基体上に形成されたＣ−MOS構成の薄
膜電界効果トランジスタからなる薄膜半導体装置
の製造方法において、互いに対をなす複数の真
性、或いは低濃度ｎ−半導体領域を形成する工
程、これら対をなす一方の半導体領域にｎ＋層か
らなるソース領域およびドレイン領域を形成する
工程、上記一方の半導体領域では上記ｎ＋層から
なるソース領域およびドレイン領域に対するコン
タクト層として、かつ、上記一方の半導体領域と
対をなす他方の半導体領域ではシヨツトキ接合に
よるソース領域およびドレイン領域として、それ
ぞれ機能する金属層を形成する工程を含むことを
特徴とする薄膜半導体装置の製造方法。 ２ 特許請求の範囲第１項において、上記金属層
が金属シリサイド層からなり、かつ、上記金属層
の厚さを上記ｎ＋層からかるソース領域およびド
レイン領域の厚さより薄く形成したことを特徴と
する薄膜半導体装置の製造方法。 ３ 特許請求の範囲第１項において、上記半導体
領域が多結晶シリコンで形成されていることを特
徴とする薄膜半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61069818A JPS62229873A (ja) | 1986-03-29 | 1986-03-29 | 薄膜半導体装置の製造方法 |
| DE87104622T DE3786031T2 (de) | 1986-03-29 | 1987-03-27 | Dünnschicht-Halbleiterbauelement und sein Herstellungsverfahren. |
| US07/030,623 US4942441A (en) | 1986-03-29 | 1987-03-27 | Thin film semiconductor device and method of manufacturing the same |
| EP87104622A EP0239958B1 (en) | 1986-03-29 | 1987-03-27 | Thin film semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61069818A JPS62229873A (ja) | 1986-03-29 | 1986-03-29 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62229873A JPS62229873A (ja) | 1987-10-08 |
| JPH0577303B2 true JPH0577303B2 (ja) | 1993-10-26 |
Family
ID=13413720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61069818A Granted JPS62229873A (ja) | 1986-03-29 | 1986-03-29 | 薄膜半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4942441A (ja) |
| EP (1) | EP0239958B1 (ja) |
| JP (1) | JPS62229873A (ja) |
| DE (1) | DE3786031T2 (ja) |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3437863B2 (ja) * | 1993-01-18 | 2003-08-18 | 株式会社半導体エネルギー研究所 | Ｍｉｓ型半導体装置の作製方法 |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| US5274279A (en) * | 1988-05-17 | 1993-12-28 | Seiko Epson Corporation | Thin film CMOS inverter |
| JPH06101563B2 (ja) * | 1988-07-19 | 1994-12-12 | 工業技術院長 | 薄膜電界効果トランジスタとその製造方法 |
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| US7115902B1 (en) | 1990-11-20 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| EP0488801B1 (en) * | 1990-11-30 | 1998-02-04 | Sharp Kabushiki Kaisha | Thin-film semiconductor device |
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| US7576360B2 (en) | 1990-12-25 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device which comprises thin film transistors and method for manufacturing the same |
| US7253437B2 (en) * | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
| US5821563A (en) * | 1990-12-25 | 1998-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device free from reverse leakage and throw leakage |
| DE4101167A1 (de) * | 1991-01-17 | 1992-07-23 | Daimler Benz Ag | Anordnung und verfahren zur herstellung komplementaerer feldeffekttransistoren |
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| JP2717237B2 (ja) | 1991-05-16 | 1998-02-18 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JPH0611705A (ja) * | 1992-01-31 | 1994-01-21 | Sony Corp | 能動素子基板 |
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| JP3030368B2 (ja) | 1993-10-01 | 2000-04-10 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
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