JPH05334867A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05334867A JPH05334867A JP4163953A JP16395392A JPH05334867A JP H05334867 A JPH05334867 A JP H05334867A JP 4163953 A JP4163953 A JP 4163953A JP 16395392 A JP16395392 A JP 16395392A JP H05334867 A JPH05334867 A JP H05334867A
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Abstract
(57)【要約】
【目的】 単一のクロックでＣＰＵとＤＲＡＭの両方を
制御することで制御系の簡略化を計ると共にＣＰＵの高
速化に適応する半導体記憶装置を得る。 【構成】 単周期のクロック信号ＣＬＫと制御信号群Ｒ
／Ｗ、ＣＭ、ＲＷＬ、ＣＥ、ＯＥに基づいて動作するア
ドレス制御手段１、７、８により複数に分割されるメモ
リセルアレイ１７、１８に与えられるカラムアドレスを
複数に作用させることによりメモリセルアレイ１７、１
８をインターリーブ動作させ、入出力制御手段１により
制御される入出力バッファ手段１３、１４、１５、１６
をパイプライン動作させることにより前記メモリセルア
レイ１７、１８に入出力されるデータを高速化する。
制御することで制御系の簡略化を計ると共にＣＰＵの高
速化に適応する半導体記憶装置を得る。 【構成】 単周期のクロック信号ＣＬＫと制御信号群Ｒ
／Ｗ、ＣＭ、ＲＷＬ、ＣＥ、ＯＥに基づいて動作するア
ドレス制御手段１、７、８により複数に分割されるメモ
リセルアレイ１７、１８に与えられるカラムアドレスを
複数に作用させることによりメモリセルアレイ１７、１
８をインターリーブ動作させ、入出力制御手段１により
制御される入出力バッファ手段１３、１４、１５、１６
をパイプライン動作させることにより前記メモリセルア
レイ１７、１８に入出力されるデータを高速化する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に簡単なクロック構成に用いて高速アクセスするのに
好適な半導体記憶装置に関する。
特に簡単なクロック構成に用いて高速アクセスするのに
好適な半導体記憶装置に関する。
【０００２】
【従来の技術】従来から、パーソナルコンピュータやミ
ニコンピュータ等用のメインメモリとして、ＤＲＡＭ等
の半導体記憶装置が多く使用されている。このＤＲＡＭ
は、ＣＰＵにその動作のために供給されるクロックを加
工することによりＣＡＳ（カラムアドレス選択）信号等
の各種制御信号を作りだし、これによって制御するのが
一般的である。つまり、ＣＰＵで使用しているクロック
信号をそのままで使用する訳ではなく、メモリ制御のた
めにＣＰＵのクロックを加工して用いていた。
ニコンピュータ等用のメインメモリとして、ＤＲＡＭ等
の半導体記憶装置が多く使用されている。このＤＲＡＭ
は、ＣＰＵにその動作のために供給されるクロックを加
工することによりＣＡＳ（カラムアドレス選択）信号等
の各種制御信号を作りだし、これによって制御するのが
一般的である。つまり、ＣＰＵで使用しているクロック
信号をそのままで使用する訳ではなく、メモリ制御のた
めにＣＰＵのクロックを加工して用いていた。
【０００３】一方、近年における半導体技術の向上によ
りＣＰＵの動作周波数がＤＲＡＭの動作周波数を上回る
ようになってきている。このため、ＣＰＵの動作をＤＲ
ＡＭが律速しないようにするために、ＤＲＡＭを複数個
組にしてインターリーブさせながら使用する等の複雑な
メモリ制御が必要とされている。
りＣＰＵの動作周波数がＤＲＡＭの動作周波数を上回る
ようになってきている。このため、ＣＰＵの動作をＤＲ
ＡＭが律速しないようにするために、ＤＲＡＭを複数個
組にしてインターリーブさせながら使用する等の複雑な
メモリ制御が必要とされている。
【０００４】
【発明が解決しようとする課題】しなしながら、ミニコ
ンピュータやワークステーション等の比較的小規模なシ
ステムにおいて、数多くのメモリをインターリーブさせ
ながら使用すると、メモリの制御システムが複雑になり
システムコストの上昇を招く等の不都合がある。また、
ＣＰＵの動作周波数も５０ＭＨｚや１００ＭＨｚと高速
化が進んでいる。このようなＣＰＵを使いこなすために
は、メモリを階層的にうまく構築する必要がある。しか
し、メモリ系の制御がますます複雑になり、システムの
負担が増大するという問題点がある。
ンピュータやワークステーション等の比較的小規模なシ
ステムにおいて、数多くのメモリをインターリーブさせ
ながら使用すると、メモリの制御システムが複雑になり
システムコストの上昇を招く等の不都合がある。また、
ＣＰＵの動作周波数も５０ＭＨｚや１００ＭＨｚと高速
化が進んでいる。このようなＣＰＵを使いこなすために
は、メモリを階層的にうまく構築する必要がある。しか
し、メモリ系の制御がますます複雑になり、システムの
負担が増大するという問題点がある。
【０００５】本発明の目的は、上記従来技術の課題を解
決し、単一のクロックでＣＰＵとＤＲＡＭの両方を制御
するようにして、制御系の簡略化を計ると共にＣＰＵの
高速化に適応することが可能な半導体記憶装置を提供す
ることにある。
決し、単一のクロックでＣＰＵとＤＲＡＭの両方を制御
するようにして、制御系の簡略化を計ると共にＣＰＵの
高速化に適応することが可能な半導体記憶装置を提供す
ることにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、互いに独立に構成された複数のメモリセルアレイ
と、前記各メモリセルアレイにロウアドレスを指定する
ロウアドレス手段と、前記各メモリセルアレイに、シリ
アルに、カラムアドレスを指定するカラムアドレス手段
と、前記メモリセルアレイへの入出力データを保持する
複数の入出力バッファと、単周期のクロック信号と制御
信号群とに基づき、アドレス信号群を、前記ロウアドレ
ス手段と前記カラムアドレス手段に与える、アドレス制
御手段と、前記アドレス制御手段の動作に伴い前記入出
力バッファ手段をパイプライン動作させる入出力制御手
段と、を備えることを特徴とする半導体記憶装置を提供
するものである。
に、互いに独立に構成された複数のメモリセルアレイ
と、前記各メモリセルアレイにロウアドレスを指定する
ロウアドレス手段と、前記各メモリセルアレイに、シリ
アルに、カラムアドレスを指定するカラムアドレス手段
と、前記メモリセルアレイへの入出力データを保持する
複数の入出力バッファと、単周期のクロック信号と制御
信号群とに基づき、アドレス信号群を、前記ロウアドレ
ス手段と前記カラムアドレス手段に与える、アドレス制
御手段と、前記アドレス制御手段の動作に伴い前記入出
力バッファ手段をパイプライン動作させる入出力制御手
段と、を備えることを特徴とする半導体記憶装置を提供
するものである。
【０００７】
【作用】本発明の半導体記憶装置では、単周期のクロッ
ク信号と制御信号群に基づいてアドレス制御手段が動作
する。このアドレス制御手段により、複数のメモリセル
アレイに与えられるカラムアドレスを作用させる。これ
によりメモリセルアレイをインターリーブ動作させ、入
出力制御手段により制御される入出力バッファ手段をパ
イプライン動作させる。これにより、前記メモリセルア
レイに入出力されるデータが高速化される。
ク信号と制御信号群に基づいてアドレス制御手段が動作
する。このアドレス制御手段により、複数のメモリセル
アレイに与えられるカラムアドレスを作用させる。これ
によりメモリセルアレイをインターリーブ動作させ、入
出力制御手段により制御される入出力バッファ手段をパ
イプライン動作させる。これにより、前記メモリセルア
レイに入出力されるデータが高速化される。
【０００８】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【０００９】図１は本発明の一実施例に係る半導体記憶
装置のブロック図である。図１に示すように、メモリセ
ルのカラム系は、メモリセルアレイ１７とメモリセルア
レイ１８の２つに分割される。一方、クロックとしては
ＣＰＵに供給されているのと同じクロックＣＬＫが、制
御回路１に供給される。制御回路１には、ＣＰＵより、
クロックＣＬＫの他に、チップイネーブル信号ＣＥ、リ
ードライトラッチ信号ＲＷＬ、クロックマスク信号Ｃ
Ｍ、リード／ライト状態信号Ｒ／Ｗが入力される。な
お、ＣＰＵからは、ロウアドレスとカラムアドレスを含
むアドレスＡ０−Ａ９と、出力イネーブル信号ＯＥの反
転信号とが入力される。なお、出力イネーブル信号ＯＥ
は、制御回路１に対しては、信号ＢＭの反転信号として
又はリフレッシュ信号ＲＦＳＨの反転信号として、入力
される。ロウアドレス回路５、６は、アドレスＡ０−Ａ
９からロウアドレスを取り込み、メモリセルアレイ１
７、１８のロウアドレスを制御するものであり、制御回
路１からの制御信号により動作する。ロウアドレスデコ
ーダ３、４は、ロウアドレス回路５、６からのロウアド
レスをデコードして、メモリセルアレイ１７、１８のロ
ウアドレスを指定する。一方、カラムアドレスシリアル
制御回路７、８は、アドレスＡ０−Ａ９からカラムアド
レスを取り込み、メモリセルアレイ１７、１８のカラム
アドレスを制御するものであり、制御回路１からの制御
信号により動作する。カラムアドレスカウンタ９、１０
は、カラムアドレスシリアル制御回路７、８に取り込ま
れたカラムアドレスを先頭アドレスとして、順次カラム
アドレスを進める。カラムアドレスデコーダ１１、１２
は、カラムアドレスカウンタ９、１０で発生したカラム
アドレスをデコードして、メモリセルアレイ１７、１８
のカラムアドレスを指定する。メモリセルアレイ１７、
１８のロウアドレスおよびカラムアドレスで指定された
セルへのデータの入出力は、入出力回路２を通じて、実
行される。入出力回路２は、入出力データを一時格納す
る入出力バッファ１３、１４、１５、１６を有し、入出
力部Ｉ／Ｏ１−４を介して、外部に接続される。なお、
入出力回路２に対しては、出力イネーブル信号ＯＥの反
転信号と制御回路１からの制御信号とが接続される。
装置のブロック図である。図１に示すように、メモリセ
ルのカラム系は、メモリセルアレイ１７とメモリセルア
レイ１８の２つに分割される。一方、クロックとしては
ＣＰＵに供給されているのと同じクロックＣＬＫが、制
御回路１に供給される。制御回路１には、ＣＰＵより、
クロックＣＬＫの他に、チップイネーブル信号ＣＥ、リ
ードライトラッチ信号ＲＷＬ、クロックマスク信号Ｃ
Ｍ、リード／ライト状態信号Ｒ／Ｗが入力される。な
お、ＣＰＵからは、ロウアドレスとカラムアドレスを含
むアドレスＡ０−Ａ９と、出力イネーブル信号ＯＥの反
転信号とが入力される。なお、出力イネーブル信号ＯＥ
は、制御回路１に対しては、信号ＢＭの反転信号として
又はリフレッシュ信号ＲＦＳＨの反転信号として、入力
される。ロウアドレス回路５、６は、アドレスＡ０−Ａ
９からロウアドレスを取り込み、メモリセルアレイ１
７、１８のロウアドレスを制御するものであり、制御回
路１からの制御信号により動作する。ロウアドレスデコ
ーダ３、４は、ロウアドレス回路５、６からのロウアド
レスをデコードして、メモリセルアレイ１７、１８のロ
ウアドレスを指定する。一方、カラムアドレスシリアル
制御回路７、８は、アドレスＡ０−Ａ９からカラムアド
レスを取り込み、メモリセルアレイ１７、１８のカラム
アドレスを制御するものであり、制御回路１からの制御
信号により動作する。カラムアドレスカウンタ９、１０
は、カラムアドレスシリアル制御回路７、８に取り込ま
れたカラムアドレスを先頭アドレスとして、順次カラム
アドレスを進める。カラムアドレスデコーダ１１、１２
は、カラムアドレスカウンタ９、１０で発生したカラム
アドレスをデコードして、メモリセルアレイ１７、１８
のカラムアドレスを指定する。メモリセルアレイ１７、
１８のロウアドレスおよびカラムアドレスで指定された
セルへのデータの入出力は、入出力回路２を通じて、実
行される。入出力回路２は、入出力データを一時格納す
る入出力バッファ１３、１４、１５、１６を有し、入出
力部Ｉ／Ｏ１−４を介して、外部に接続される。なお、
入出力回路２に対しては、出力イネーブル信号ＯＥの反
転信号と制御回路１からの制御信号とが接続される。
【００１０】以上述べたような構成において、次にその
動作を図２〜図６のタイミングチャートに従って説明す
る。図２はリード＆リードサイクル、図３はライト＆ラ
イトサイクル、図４はリード＆ライトサイクル、図５は
チップイネーブル−リフレッシュサイクル、図６はオー
トリフレッシュサイクルをそれぞれ示すものである。図
２〜図４において、（Ａ）はクロックＣＬＫ、（Ｂ）は
チップイネーブル信号ＣＥ、（Ｃ）はアドレスＡ０−Ａ
９、（Ｄ）はリードライトラッチ信号ＲＷＬ、（Ｅ）は
リード／ライト状態信号Ｒ／Ｗ、（Ｆ）はクロックマス
ク信号ＣＭ、（Ｇ）は出力イネーブル信号ＯＥないしは
信号ＢＭ／リフレッシュ信号ＲＦＳＨＫ反転信号ＮＢＭ
／ＮＯＥ／ＮＲＦＳＨ、（Ｈ）は入出力部Ｉ／Ｏ１−４
の状態をそれぞれ示すものである。図５において、
（Ａ）はクロックＣＬＫ、（Ｂ）はチップイネーブル信
号ＣＥ、（Ｃ）はアドレスＡ０−Ａ９、（Ｄ）はリード
ライトラッチ信号ＲＷＬ、（Ｅ）は出力イネーブル信号
ＯＥないしは信号ＢＭ／リフレッシュ信号ＲＦＳＨ、
（Ｆ）はクロックマスク信号ＣＭ、（Ｇ）は入出力部Ｉ
／Ｏ１−４の状態、（Ｈ）はリード／ライト状態信号Ｒ
／Ｗをそれぞれ示すものであり、さらに図６において
（Ａ）はクロックＣＬＫ、（Ｂ）はチップイネーブル信
号ＣＥ、（Ｃ）は出力イネーブル信号ＯＥないしは信号
ＢＭ／リフレッシュ信号ＲＦＳＨの反転信号、（Ｄ）は
リードライトラッチ信号ＲＷＬ、（Ｅ）はリード／ライ
ト状態信号Ｒ／Ｗ、（Ｆ）はクロックマスク信号ＣＭ、
（Ｇ）はアドレスＡ０−Ａ９、（Ｈ）は入出力部Ｉ／Ｏ
１−４の状態を、出力ＯＵＴと入力ＩＮに分けてそれぞ
れ示すものである。
動作を図２〜図６のタイミングチャートに従って説明す
る。図２はリード＆リードサイクル、図３はライト＆ラ
イトサイクル、図４はリード＆ライトサイクル、図５は
チップイネーブル−リフレッシュサイクル、図６はオー
トリフレッシュサイクルをそれぞれ示すものである。図
２〜図４において、（Ａ）はクロックＣＬＫ、（Ｂ）は
チップイネーブル信号ＣＥ、（Ｃ）はアドレスＡ０−Ａ
９、（Ｄ）はリードライトラッチ信号ＲＷＬ、（Ｅ）は
リード／ライト状態信号Ｒ／Ｗ、（Ｆ）はクロックマス
ク信号ＣＭ、（Ｇ）は出力イネーブル信号ＯＥないしは
信号ＢＭ／リフレッシュ信号ＲＦＳＨＫ反転信号ＮＢＭ
／ＮＯＥ／ＮＲＦＳＨ、（Ｈ）は入出力部Ｉ／Ｏ１−４
の状態をそれぞれ示すものである。図５において、
（Ａ）はクロックＣＬＫ、（Ｂ）はチップイネーブル信
号ＣＥ、（Ｃ）はアドレスＡ０−Ａ９、（Ｄ）はリード
ライトラッチ信号ＲＷＬ、（Ｅ）は出力イネーブル信号
ＯＥないしは信号ＢＭ／リフレッシュ信号ＲＦＳＨ、
（Ｆ）はクロックマスク信号ＣＭ、（Ｇ）は入出力部Ｉ
／Ｏ１−４の状態、（Ｈ）はリード／ライト状態信号Ｒ
／Ｗをそれぞれ示すものであり、さらに図６において
（Ａ）はクロックＣＬＫ、（Ｂ）はチップイネーブル信
号ＣＥ、（Ｃ）は出力イネーブル信号ＯＥないしは信号
ＢＭ／リフレッシュ信号ＲＦＳＨの反転信号、（Ｄ）は
リードライトラッチ信号ＲＷＬ、（Ｅ）はリード／ライ
ト状態信号Ｒ／Ｗ、（Ｆ）はクロックマスク信号ＣＭ、
（Ｇ）はアドレスＡ０−Ａ９、（Ｈ）は入出力部Ｉ／Ｏ
１−４の状態を、出力ＯＵＴと入力ＩＮに分けてそれぞ
れ示すものである。
【００１１】図２のタイミングチャートに示すリード−
リードサイクルにおいては、図示しないＣＰＵからのチ
ップイネーブルＣＥが、時刻ｔ１と時刻ｔ２の間にＬレ
ベルからＨレベルに遷移した後の最初のクロックＣＬＫ
の立ち上がりの時刻ｔ２時点で、制御回路１の制御に基
づき、ロウアドレス回路５、６はそれらに与えられてい
るアドレスＡ０〜Ａ９の中からロウアドレスＲＡを取り
込む。このロウアドレスＲＡは、ロウアドレスデコーダ
３、４を通じて、メモリセルアレイ１７、１８のロウア
ドレスを指定する。その後、時刻ｔ４と時刻ｔ５の間で
リードライトラッチ信号ＲＷＬがＬレベルからＨレベル
に遷移した後の最初のクロックＣＬＫの立ち上がりの時
刻ｔ５時点で、制御回路１はリード／ライト状態信号Ｒ
／Ｗを取り込みラッチすると共に、カラムアドレスシリ
アル制御回路７、８はアドレスＡ０〜Ａ９の中からカラ
ムアドレスＣＡを取り込みラッチする。この後のクロッ
クＣＬＫの３サイクル目の時刻ｔ８と時刻ｔ９の間の時
点から、カラムアドレスＣＡを先頭番地として、クロッ
クＣＬＫの立ち上がりに同期しながら、カラムアドレス
カウンタ９、１０はカラムアドレスをカウントアップし
てゆく。これにより、カラムアドレスデコーダ１１、１
２を通じて、メモリセルアレイ１７、１８のカラムが順
次切り替わり選択されてゆき、入出力回路２の入出力バ
ッファ１３、１４、１５、１６を通じて入出力部Ｉ／Ｏ
１−４に、ＯＵＴＡ−１〜ＯＵＴＡ−３の順に、順次デ
ータ出力を行なう。
リードサイクルにおいては、図示しないＣＰＵからのチ
ップイネーブルＣＥが、時刻ｔ１と時刻ｔ２の間にＬレ
ベルからＨレベルに遷移した後の最初のクロックＣＬＫ
の立ち上がりの時刻ｔ２時点で、制御回路１の制御に基
づき、ロウアドレス回路５、６はそれらに与えられてい
るアドレスＡ０〜Ａ９の中からロウアドレスＲＡを取り
込む。このロウアドレスＲＡは、ロウアドレスデコーダ
３、４を通じて、メモリセルアレイ１７、１８のロウア
ドレスを指定する。その後、時刻ｔ４と時刻ｔ５の間で
リードライトラッチ信号ＲＷＬがＬレベルからＨレベル
に遷移した後の最初のクロックＣＬＫの立ち上がりの時
刻ｔ５時点で、制御回路１はリード／ライト状態信号Ｒ
／Ｗを取り込みラッチすると共に、カラムアドレスシリ
アル制御回路７、８はアドレスＡ０〜Ａ９の中からカラ
ムアドレスＣＡを取り込みラッチする。この後のクロッ
クＣＬＫの３サイクル目の時刻ｔ８と時刻ｔ９の間の時
点から、カラムアドレスＣＡを先頭番地として、クロッ
クＣＬＫの立ち上がりに同期しながら、カラムアドレス
カウンタ９、１０はカラムアドレスをカウントアップし
てゆく。これにより、カラムアドレスデコーダ１１、１
２を通じて、メモリセルアレイ１７、１８のカラムが順
次切り替わり選択されてゆき、入出力回路２の入出力バ
ッファ１３、１４、１５、１６を通じて入出力部Ｉ／Ｏ
１−４に、ＯＵＴＡ−１〜ＯＵＴＡ−３の順に、順次デ
ータ出力を行なう。
【００１２】次に、時刻ｔ１１と時刻ｔ１２の間の時点
で再度リードライトラッチ信号ＲＷＬをＬレベルからＨ
レベルに遷移させれば、時刻ｔ１２の時点で制御回路１
は新たにリード／ライト状態信号Ｒ／Ｗを取り込み、カ
ラムアドレスシリアル制御回路７、８はアドレスＡ０〜
Ａ９の中からカラムアドレスＣＢを先頭番地として取り
込む。その結果、この後のクロックＣＬＫの３サイクル
目の時刻ｔ１５と時刻ｔ１６の間の時点から、カラムア
ドレスＣＡを先頭番地として、その後の時刻ｔ１６にお
けるクロックＣＬＫの立ち上がりに同期しながらメモリ
セルアレイ１７、１８からデータが読み出される。この
データは、入出力回路２から、入出力バッファ１３、１
４、１５、１６を通じて、入出力部Ｉ／Ｏ１−４に、Ｏ
ＵＴＢ−１〜ＯＵＴＢ−８の順に順次出力される。
で再度リードライトラッチ信号ＲＷＬをＬレベルからＨ
レベルに遷移させれば、時刻ｔ１２の時点で制御回路１
は新たにリード／ライト状態信号Ｒ／Ｗを取り込み、カ
ラムアドレスシリアル制御回路７、８はアドレスＡ０〜
Ａ９の中からカラムアドレスＣＢを先頭番地として取り
込む。その結果、この後のクロックＣＬＫの３サイクル
目の時刻ｔ１５と時刻ｔ１６の間の時点から、カラムア
ドレスＣＡを先頭番地として、その後の時刻ｔ１６にお
けるクロックＣＬＫの立ち上がりに同期しながらメモリ
セルアレイ１７、１８からデータが読み出される。この
データは、入出力回路２から、入出力バッファ１３、１
４、１５、１６を通じて、入出力部Ｉ／Ｏ１−４に、Ｏ
ＵＴＢ−１〜ＯＵＴＢ−８の順に順次出力される。
【００１３】なお、クロックマスク信号ＣＭは、Ｈレベ
ルのサイクルでは、制御回路１からの制御により、カラ
ムアドレスシリアル制御回路７、８は、カラムアドレス
を次にすすめる動作は行なわず且つ入出力回路２による
出力もハイインピーダンス状態にする。この例では、時
刻ｔ１０と時刻ｔ１１の間より、クロックマスク信号Ｃ
Ｍが１サイクル分出力される。このため、この間の出力
はハイインピーダンスとなり、カラムアドレスも進まな
い。また、出力イネーブル信号ＯＥの反転信号をＬレベ
ルに遷移させた後の最初のクロックＣＬＫの立ち上がり
から、プリチャージ状態に入る。
ルのサイクルでは、制御回路１からの制御により、カラ
ムアドレスシリアル制御回路７、８は、カラムアドレス
を次にすすめる動作は行なわず且つ入出力回路２による
出力もハイインピーダンス状態にする。この例では、時
刻ｔ１０と時刻ｔ１１の間より、クロックマスク信号Ｃ
Ｍが１サイクル分出力される。このため、この間の出力
はハイインピーダンスとなり、カラムアドレスも進まな
い。また、出力イネーブル信号ＯＥの反転信号をＬレベ
ルに遷移させた後の最初のクロックＣＬＫの立ち上がり
から、プリチャージ状態に入る。
【００１４】一方、図３のタイミングチャートに示すラ
イト−ライトサイクルのモードは、チップイネーブルＣ
ＥがＨレベルに遷移した時刻ｔ１〜時刻ｔ２の間の時点
の後の最初のクロックＣＬＫの立ち上がりの時刻ｔ２時
点で、制御回路１からの制御に基づき、ロウアドレス回
路５はそれに与えられているアドレスＡ０〜Ａ９の中か
らロウアドレスＲＡを取り込む。その後、時刻ｔ５と時
刻ｔ６の間でリードライトラッチ信号ＲＷＬがＬレベル
からＨレベルに遷移した最初のクロックＣＬＫの立ち上
がりの時刻ｔ６の時点で、制御回路１はリード／ライト
状態信号Ｒ／Ｗを取り込みラッチし、カラムアドレスシ
リアル制御回路７、８は与えられているアドレスＡ０〜
Ａ９の中からカラムアドレスＣＡを取り込みラッチす
る。なお、データのライトの場合は、リードライトラッ
チ信号ＲＷＬがＨレベルに遷移した後の最初のクロック
ＣＬＫサイクル、つまり時刻ｔ６の時点から、入出力回
路２の入出力部Ｉ／Ｏ１−４を通じて、データＩＮＡ−
１〜ＩＮＡ−５の順で、順次メモリセルアレイ１７、１
８に対するデータの入力が行なわれる。ちなみに、デー
タはカラムアドレスシリアル制御回路７、８及びカラム
アドレスカウンタ９、１０の作用により、カラムアドレ
スＣＡで与えられた先頭番地から順次ライトされる。
イト−ライトサイクルのモードは、チップイネーブルＣ
ＥがＨレベルに遷移した時刻ｔ１〜時刻ｔ２の間の時点
の後の最初のクロックＣＬＫの立ち上がりの時刻ｔ２時
点で、制御回路１からの制御に基づき、ロウアドレス回
路５はそれに与えられているアドレスＡ０〜Ａ９の中か
らロウアドレスＲＡを取り込む。その後、時刻ｔ５と時
刻ｔ６の間でリードライトラッチ信号ＲＷＬがＬレベル
からＨレベルに遷移した最初のクロックＣＬＫの立ち上
がりの時刻ｔ６の時点で、制御回路１はリード／ライト
状態信号Ｒ／Ｗを取り込みラッチし、カラムアドレスシ
リアル制御回路７、８は与えられているアドレスＡ０〜
Ａ９の中からカラムアドレスＣＡを取り込みラッチす
る。なお、データのライトの場合は、リードライトラッ
チ信号ＲＷＬがＨレベルに遷移した後の最初のクロック
ＣＬＫサイクル、つまり時刻ｔ６の時点から、入出力回
路２の入出力部Ｉ／Ｏ１−４を通じて、データＩＮＡ−
１〜ＩＮＡ−５の順で、順次メモリセルアレイ１７、１
８に対するデータの入力が行なわれる。ちなみに、デー
タはカラムアドレスシリアル制御回路７、８及びカラム
アドレスカウンタ９、１０の作用により、カラムアドレ
スＣＡで与えられた先頭番地から順次ライトされる。
【００１５】また、リードライトラッチ信号ＲＷＬを再
度Ｈレベルに遷移させれば、カラムアドレスシリアル制
御回路７、８に対して新たにカラムアドレスの先頭番地
をセットできる。この場合にもそのサイクルからデータ
入力が可能である。この例では、時刻ｔ１２と時刻ｔ１
３の間で、リードライトラッチ信号ＲＷＬがＬレベルか
らＨレベルに遷移する。この場合、次のクロックＣＬＫ
の立ち上がりの時刻ｔ１３の時点で、リード／ライト状
態信号Ｒ／Ｗと与えられているアドレスＡ０〜Ａ９の中
から、カラムアドレスシリアル制御回路７、８に、カラ
ムアドレスＣＢを取り込みラッチする。そして、リード
ライトラッチ信号ＲＷＬがＨレベルに遷移した後の最初
のクロックＣＬＫサイクル、つまり時刻ｔ１３の時点か
ら、入出力回路２の入出力部Ｉ／Ｏ１−４から、データ
ＩＮＢ−１〜ＩＮＢ−１０の順で、順次メモリセルアレ
イ１７、１８に対するデータの入力が行なわれる。
度Ｈレベルに遷移させれば、カラムアドレスシリアル制
御回路７、８に対して新たにカラムアドレスの先頭番地
をセットできる。この場合にもそのサイクルからデータ
入力が可能である。この例では、時刻ｔ１２と時刻ｔ１
３の間で、リードライトラッチ信号ＲＷＬがＬレベルか
らＨレベルに遷移する。この場合、次のクロックＣＬＫ
の立ち上がりの時刻ｔ１３の時点で、リード／ライト状
態信号Ｒ／Ｗと与えられているアドレスＡ０〜Ａ９の中
から、カラムアドレスシリアル制御回路７、８に、カラ
ムアドレスＣＢを取り込みラッチする。そして、リード
ライトラッチ信号ＲＷＬがＨレベルに遷移した後の最初
のクロックＣＬＫサイクル、つまり時刻ｔ１３の時点か
ら、入出力回路２の入出力部Ｉ／Ｏ１−４から、データ
ＩＮＢ−１〜ＩＮＢ−１０の順で、順次メモリセルアレ
イ１７、１８に対するデータの入力が行なわれる。
【００１６】なお、クロックマスク信号ＣＭがＨレベル
となるサイクル、つまり時刻ｔ９と時刻ｔ１０の間の時
点から時刻ｔ１２と時刻ｔ１３の間の時点までの間は、
制御回路１の制御に基づき、ライトアドレスを次に進め
ること及びデータ入力が不可となる。そして、クロック
マスク信号ＣＭがＬレベルに遷移した時刻ｔ１２と時刻
ｔ１３の間の時点の次のサイクルである時刻ｔ１３の時
点から、続きのカラムアドレスに対するデータのライト
が行なわれる。
となるサイクル、つまり時刻ｔ９と時刻ｔ１０の間の時
点から時刻ｔ１２と時刻ｔ１３の間の時点までの間は、
制御回路１の制御に基づき、ライトアドレスを次に進め
ること及びデータ入力が不可となる。そして、クロック
マスク信号ＣＭがＬレベルに遷移した時刻ｔ１２と時刻
ｔ１３の間の時点の次のサイクルである時刻ｔ１３の時
点から、続きのカラムアドレスに対するデータのライト
が行なわれる。
【００１７】なお、データのライトは、出力イネーブル
信号ＯＥの反転信号がＨレベルであるサイクルについて
行なわれる。しかし、出力イネーブル信号ＯＥの反転信
号がＬレベルであるサイクル、この例では時刻ｔ１６と
時刻ｔ１７の間の時点から時刻ｔ１７と時刻ｔ１８の間
の時点の間のサイクルでは、アドレスは次に進められる
が、制御回路１、入出力回路２の働きによりデータ入力
は無効となる。そして、チップイネーブルＣＥをＬレベ
ルに遷移させた後の４サイクル目のクロックＣＬＫの立
ち上がりから、プリチャージ状態となる。
信号ＯＥの反転信号がＨレベルであるサイクルについて
行なわれる。しかし、出力イネーブル信号ＯＥの反転信
号がＬレベルであるサイクル、この例では時刻ｔ１６と
時刻ｔ１７の間の時点から時刻ｔ１７と時刻ｔ１８の間
の時点の間のサイクルでは、アドレスは次に進められる
が、制御回路１、入出力回路２の働きによりデータ入力
は無効となる。そして、チップイネーブルＣＥをＬレベ
ルに遷移させた後の４サイクル目のクロックＣＬＫの立
ち上がりから、プリチャージ状態となる。
【００１８】また、図４のタイミングチャートに示した
リード−ライトサイクルは、リードサイクルとライトサ
イクルを組み合わせたものである。モードの切り替え
は、リードライトラッチ信号ＲＷＬをＬレベルからＨレ
ベルに遷移させた後のクロックＣＬＫで取り込まれるリ
ード／ライト状態信号Ｒ／Ｗの状態を、制御回路１に取
り込むことによって行なわれる。つまり、リードライト
ラッチ信号ＲＷＬをＨレベルにした後のサイクルをリー
ドモードにしたいのであれば、リード／ライト状態信号
Ｒ／ＷをＨレベルにすればよく、ライトモードにしたい
のであればリード／ライト状態信号Ｒ／ＷをＬレベルに
すればよい。この例では、時刻ｔ４と時刻ｔ５の間のリ
ードライトラッチ信号ＲＷＬがＨレベルになった時点
で、リード／ライト状態信号Ｒ／ＷもＨレベルとなって
いる。このため、次の時刻ｔ５に始まるサイクルはリー
ドモードとなり、時刻ｔ１１と時刻ｔ１２の間のリード
ライトラッチ信号ＲＷＬがＨレベルになった時点で、リ
ード／ライト状態信号Ｒ／ＷがＬレベルとなっている。
このため、次の時刻ｔ１２に始まるサイクルはライトモ
ードとなる。なお、リードおよびライトの各サイクルに
おけるデータのリードやライトの行ない方は、先に説明
したリード、ライトの手順と同じである。
リード−ライトサイクルは、リードサイクルとライトサ
イクルを組み合わせたものである。モードの切り替え
は、リードライトラッチ信号ＲＷＬをＬレベルからＨレ
ベルに遷移させた後のクロックＣＬＫで取り込まれるリ
ード／ライト状態信号Ｒ／Ｗの状態を、制御回路１に取
り込むことによって行なわれる。つまり、リードライト
ラッチ信号ＲＷＬをＨレベルにした後のサイクルをリー
ドモードにしたいのであれば、リード／ライト状態信号
Ｒ／ＷをＨレベルにすればよく、ライトモードにしたい
のであればリード／ライト状態信号Ｒ／ＷをＬレベルに
すればよい。この例では、時刻ｔ４と時刻ｔ５の間のリ
ードライトラッチ信号ＲＷＬがＨレベルになった時点
で、リード／ライト状態信号Ｒ／ＷもＨレベルとなって
いる。このため、次の時刻ｔ５に始まるサイクルはリー
ドモードとなり、時刻ｔ１１と時刻ｔ１２の間のリード
ライトラッチ信号ＲＷＬがＨレベルになった時点で、リ
ード／ライト状態信号Ｒ／ＷがＬレベルとなっている。
このため、次の時刻ｔ１２に始まるサイクルはライトモ
ードとなる。なお、リードおよびライトの各サイクルに
おけるデータのリードやライトの行ない方は、先に説明
したリード、ライトの手順と同じである。
【００１９】ちなみに、リードサイクルとライトサイク
ルは適宜組み合わせて用いることが可能である。したが
って、ライト−リードサイクルを形成したり、その他の
組み合わせのサイクルを構成することももちろん可能で
ある。
ルは適宜組み合わせて用いることが可能である。したが
って、ライト−リードサイクルを形成したり、その他の
組み合わせのサイクルを構成することももちろん可能で
ある。
【００２０】図５のタイミングチャートに示したチップ
イネーブルリフレッシュサイクルは、一般の汎用のＤＲ
ＡＭのロウアドレス選択オンリーリフレッシュサイクル
に相当する機能を有するものである。このサイクルにお
いて出力イネーブル信号ＯＥの反転信号はＨレベルとさ
れ、制御回路１に対して信号ＢＭ／リフレッシュ信号Ｒ
ＦＳＨの反転信号として与えられる。チップイネーブル
ＣＥをＬレベルからＨレベルに遷移させた後の最初のク
ロックＣＬＫの立ち上がり時点（この例では時刻ｔ２時
点、時刻ｔ１１時点および時刻ｔ２０時点がこれに相当
する）に、アドレスＡ０〜Ａ９の中から、ロウアドレス
回路５、６に、ロウアドレスＲＡ、ＲＢ、ＲＣを取り込
みリフレッシュ動作を実行する。このサイクル中は、リ
ードライトラッチ信号ＲＷＬはＬレベルに、クロックマ
スク信号ＣＭもＬレベルに固定され、入出力回路２にお
いて入出力部Ｉ／Ｏ１−４はハイインピーダンス状態に
される。
イネーブルリフレッシュサイクルは、一般の汎用のＤＲ
ＡＭのロウアドレス選択オンリーリフレッシュサイクル
に相当する機能を有するものである。このサイクルにお
いて出力イネーブル信号ＯＥの反転信号はＨレベルとさ
れ、制御回路１に対して信号ＢＭ／リフレッシュ信号Ｒ
ＦＳＨの反転信号として与えられる。チップイネーブル
ＣＥをＬレベルからＨレベルに遷移させた後の最初のク
ロックＣＬＫの立ち上がり時点（この例では時刻ｔ２時
点、時刻ｔ１１時点および時刻ｔ２０時点がこれに相当
する）に、アドレスＡ０〜Ａ９の中から、ロウアドレス
回路５、６に、ロウアドレスＲＡ、ＲＢ、ＲＣを取り込
みリフレッシュ動作を実行する。このサイクル中は、リ
ードライトラッチ信号ＲＷＬはＬレベルに、クロックマ
スク信号ＣＭもＬレベルに固定され、入出力回路２にお
いて入出力部Ｉ／Ｏ１−４はハイインピーダンス状態に
される。
【００２１】図６のタイミングチャートに示したオート
リフレッシュサイクルでは、チップイネーブルＣＥをＨ
レベルからＬレベルに遷移させた時刻ｔ３と時刻ｔ４の
間の時点から所定のプリチャージ時間を経た後の、時刻
ｔ７と時刻ｔ８の間の時点で、出力イネーブル信号ＯＥ
の反転信号をＨレベルからＬレベルに遷移させることに
より、リフレッシュサイクルに入る。その後、出力イネ
ーブル信号ＯＥの反転信号を所定期間Ｌレベルに固定し
た後Ｈレベルに遷移させ、さらに所定期間以上Ｈレベル
に固定することにより、１サイクルが終了する。この場
合、リフレッシュするロウアドレスは、ロウアドレス回
路５、６の内部で作られる。このロウアドレスは、次の
時刻ｔ１３と時刻ｔ１４の間の時点および時刻ｔ１９と
時刻ｔ２０の間の時点で、出力イネーブル信号ＯＥの反
転信号がＬレベルに遷移してオートリフレッシュサイク
ルとなる毎に、１番地づつ進められる。
リフレッシュサイクルでは、チップイネーブルＣＥをＨ
レベルからＬレベルに遷移させた時刻ｔ３と時刻ｔ４の
間の時点から所定のプリチャージ時間を経た後の、時刻
ｔ７と時刻ｔ８の間の時点で、出力イネーブル信号ＯＥ
の反転信号をＨレベルからＬレベルに遷移させることに
より、リフレッシュサイクルに入る。その後、出力イネ
ーブル信号ＯＥの反転信号を所定期間Ｌレベルに固定し
た後Ｈレベルに遷移させ、さらに所定期間以上Ｈレベル
に固定することにより、１サイクルが終了する。この場
合、リフレッシュするロウアドレスは、ロウアドレス回
路５、６の内部で作られる。このロウアドレスは、次の
時刻ｔ１３と時刻ｔ１４の間の時点および時刻ｔ１９と
時刻ｔ２０の間の時点で、出力イネーブル信号ＯＥの反
転信号がＬレベルに遷移してオートリフレッシュサイク
ルとなる毎に、１番地づつ進められる。
【００２２】さて、以上のような動作を行なうための半
導体記憶装置の具体的な構成方法について次に説明す
る。
導体記憶装置の具体的な構成方法について次に説明す
る。
【００２３】図７は半導体記憶装置を１ＭＸ４個構成の
４メガＤＲＡＭに適用した場合のアドレスマップ図を示
すものである。図においては、アドレス割り付け、リー
ドライトデータ線ＲＷＤと各入出力部Ｉ／Ｏ１−４に属
するデータ出力バッファＤｏｕｔ、データ入力バッファ
Ｄｉｎとの接続、セルアレイとリードライトデータ線Ｒ
ＷＤの間にあってリード時はセルアレイからのデータを
増幅してリードライトデータ線ＲＷＤに出力し、ライト
時はリードライトデータ線ＲＷＤのデータをセルアレイ
に書き込む働きをするＤＱバッファとリードライトデー
タ線ＲＷＤの接続、ＤＱバッファとセルアレイの間でデ
ータのやり取りを行なうＤＱ線のつなぎ方を示してあ
る。
４メガＤＲＡＭに適用した場合のアドレスマップ図を示
すものである。図においては、アドレス割り付け、リー
ドライトデータ線ＲＷＤと各入出力部Ｉ／Ｏ１−４に属
するデータ出力バッファＤｏｕｔ、データ入力バッファ
Ｄｉｎとの接続、セルアレイとリードライトデータ線Ｒ
ＷＤの間にあってリード時はセルアレイからのデータを
増幅してリードライトデータ線ＲＷＤに出力し、ライト
時はリードライトデータ線ＲＷＤのデータをセルアレイ
に書き込む働きをするＤＱバッファとリードライトデー
タ線ＲＷＤの接続、ＤＱバッファとセルアレイの間でデ
ータのやり取りを行なうＤＱ線のつなぎ方を示してあ
る。
【００２４】まず、アドレスの割り付けであるが、ロウ
アドレスのＡ９Ｒ、Ａ８Ｒを用いて全部で１６個のセル
アレイを１／４のパーシャルアクティブで動作させる。
このようにパーシャルアクティブで動作させる４個づつ
のセルアレイを組として図示のように並べる。その結
果、同様の組が４個できる。さらに、４個の組にカラム
アドレスの最下位ビットＡ０Ｃとその次のビットＡ１Ｃ
を図示のように割り付ける。また、以上のようにした場
合、１本のカラム選択線ＣＳＬを選んだ時、１つのセル
アレイから同時に４つのデータが出力される。それらの
データを４つの入出力部Ｉ／Ｏ１−４にそれぞれ対応す
るようにする。ここで、ＤＱバッファに付してある１〜
４までの番号は入出力部Ｉ／Ｏ１−４の番号に対応して
いる。また、ＤＱ線はＤＱバッファに対して１対１に設
けられる。
アドレスのＡ９Ｒ、Ａ８Ｒを用いて全部で１６個のセル
アレイを１／４のパーシャルアクティブで動作させる。
このようにパーシャルアクティブで動作させる４個づつ
のセルアレイを組として図示のように並べる。その結
果、同様の組が４個できる。さらに、４個の組にカラム
アドレスの最下位ビットＡ０Ｃとその次のビットＡ１Ｃ
を図示のように割り付ける。また、以上のようにした場
合、１本のカラム選択線ＣＳＬを選んだ時、１つのセル
アレイから同時に４つのデータが出力される。それらの
データを４つの入出力部Ｉ／Ｏ１−４にそれぞれ対応す
るようにする。ここで、ＤＱバッファに付してある１〜
４までの番号は入出力部Ｉ／Ｏ１−４の番号に対応して
いる。また、ＤＱ線はＤＱバッファに対して１対１に設
けられる。
【００２５】一方、リードライト信号線ＲＷＤでについ
ては、図示のような構成では１６種類必要になる。この
ため、リードライト信号線ＲＷＤを対で構成すると、チ
ップサイズの増加につながり、コストが高くなってしま
う。このため、リードライト信号線ＲＷＤは対では使用
しない。ちなみに、上記したように１６種類となるの
は、各入出力部Ｉ／Ｏ１−４毎にカラムアドレスＡ１
Ｃ、Ａ０Ｃの組に対応した４種類のリードライト信号線
ＲＷＤが存在するためである。
ては、図示のような構成では１６種類必要になる。この
ため、リードライト信号線ＲＷＤを対で構成すると、チ
ップサイズの増加につながり、コストが高くなってしま
う。このため、リードライト信号線ＲＷＤは対では使用
しない。ちなみに、上記したように１６種類となるの
は、各入出力部Ｉ／Ｏ１−４毎にカラムアドレスＡ１
Ｃ、Ａ０Ｃの組に対応した４種類のリードライト信号線
ＲＷＤが存在するためである。
【００２６】以上のようにアドレスを割り付けることに
より、シリアルサイクル中のコア部の動作を４倍周期の
動作することが可能になる。ただし、この場合、従来か
ら用いられているように、ｎ倍周期動作させる数だけア
ドレスカウンタを用意したり、アドレスラッチ部を用意
したりするような方法を用いると、カウンタ列を４列に
しなければならない等、チップサイズを増加させてしま
うことになる。
より、シリアルサイクル中のコア部の動作を４倍周期の
動作することが可能になる。ただし、この場合、従来か
ら用いられているように、ｎ倍周期動作させる数だけア
ドレスカウンタを用意したり、アドレスラッチ部を用意
したりするような方法を用いると、カウンタ列を４列に
しなければならない等、チップサイズを増加させてしま
うことになる。
【００２７】従って、本発明では、物理的に同一カラム
であっても、カラムアドレスＡ０Ｃ、Ａ１Ｃの組によっ
てカラム選択線を分けることにした。図８はカラムセレ
クトラインとアドレスの物理的位置関係を従来との比較
で示す説明図であり、左に従来構成、右に本発明の構成
をそれぞれ示す。図８からも明らかなように、従来構成
の場合は、ｄ０がセルアレイのカラム方向のピッチで決
まるカラムセレクトライン１本分の領域となり、この領
域から１本のカラム選択線が出力される。一方、本発明
の構成の場合は、ｄ１がカラムセレクトライン１本分の
領域となり、従来の領域ｄ０と比べて約半分の領域とな
っている。このように、カラム選択線ＣＳＬを分ける
と、たとえシリアル系のアクセスのメインパスを制御す
る回路が２倍の周期で動いていても、カラムアドレスＡ
１Ｃは４サイクルに一回しか変化しない。このため、カ
ラムアドレスＡ１Ｃでデコードされた部分は、４サイク
ルに１度だけ選択され動作する。つまり、ビット線をＤ
Ｑ線につなぐＤＱゲートやＤＱ線をＨレベルにプリチャ
ージしイコライズを行なうＤＱイコライズ等のコア部
は、４倍周期で動作させることができるので動作マージ
ンを確保できる。
であっても、カラムアドレスＡ０Ｃ、Ａ１Ｃの組によっ
てカラム選択線を分けることにした。図８はカラムセレ
クトラインとアドレスの物理的位置関係を従来との比較
で示す説明図であり、左に従来構成、右に本発明の構成
をそれぞれ示す。図８からも明らかなように、従来構成
の場合は、ｄ０がセルアレイのカラム方向のピッチで決
まるカラムセレクトライン１本分の領域となり、この領
域から１本のカラム選択線が出力される。一方、本発明
の構成の場合は、ｄ１がカラムセレクトライン１本分の
領域となり、従来の領域ｄ０と比べて約半分の領域とな
っている。このように、カラム選択線ＣＳＬを分ける
と、たとえシリアル系のアクセスのメインパスを制御す
る回路が２倍の周期で動いていても、カラムアドレスＡ
１Ｃは４サイクルに一回しか変化しない。このため、カ
ラムアドレスＡ１Ｃでデコードされた部分は、４サイク
ルに１度だけ選択され動作する。つまり、ビット線をＤ
Ｑ線につなぐＤＱゲートやＤＱ線をＨレベルにプリチャ
ージしイコライズを行なうＤＱイコライズ等のコア部
は、４倍周期で動作させることができるので動作マージ
ンを確保できる。
【００２８】このことは、特に、ビット線に増幅、ラッ
チされたセルデータをＤＱゲートを介してＤＱ線に出力
し、そのＤＱ線のデータを増幅してリードライト信号線
ＲＷＤに出力する動作を高速に行なう場合に、重要にな
ってくる。すなわち、高速動作を行なうためには、ＤＱ
線データ量がそれほど多くない段階でＤＱ線データセン
スを始めなければならなくなる。この時にＤＱ線イコラ
イズが不十分であると、そのイコライズが不完全な分を
補った後に出てくるデータ量が、センス時のデータ量と
なる。このため、センス時における正味のデータ量が減
少してしまう。このような状態ではセンス不良を起こし
てしまい、結局センス開始タイミングを遅らせなければ
ならなくなり、高速化等は不可能になってしまう。この
ように、重要な意味をもつＤＱ線イコライズの時間を、
本発明の構成では、チップサイズを増加させずに十分に
確保することができる。
チされたセルデータをＤＱゲートを介してＤＱ線に出力
し、そのＤＱ線のデータを増幅してリードライト信号線
ＲＷＤに出力する動作を高速に行なう場合に、重要にな
ってくる。すなわち、高速動作を行なうためには、ＤＱ
線データ量がそれほど多くない段階でＤＱ線データセン
スを始めなければならなくなる。この時にＤＱ線イコラ
イズが不十分であると、そのイコライズが不完全な分を
補った後に出てくるデータ量が、センス時のデータ量と
なる。このため、センス時における正味のデータ量が減
少してしまう。このような状態ではセンス不良を起こし
てしまい、結局センス開始タイミングを遅らせなければ
ならなくなり、高速化等は不可能になってしまう。この
ように、重要な意味をもつＤＱ線イコライズの時間を、
本発明の構成では、チップサイズを増加させずに十分に
確保することができる。
【００２９】また、ライト時には、出力イネーブル信号
ＯＥの反転信号の状態は、入出力データと同様に、デー
タとして取り込まれ、シリアルアドレスのカラムアドレ
スＡ１Ｃ、Ａ０Ｃの組み合わせに対応し、出力イネーブ
ル信号ＯＥの反転信号のためのデータ線に書き込まれ
る。
ＯＥの反転信号の状態は、入出力データと同様に、デー
タとして取り込まれ、シリアルアドレスのカラムアドレ
スＡ１Ｃ、Ａ０Ｃの組み合わせに対応し、出力イネーブ
ル信号ＯＥの反転信号のためのデータ線に書き込まれ
る。
【００３０】次に、図９のデータの流れを説明するブロ
ック図に従って、データフローについて説明する。
ック図に従って、データフローについて説明する。
【００３１】先ず、リードサイクルにおいては、リード
ライトラッチ信号ＲＷＬがＨレベルに遷移すると、４種
類のリードライトラッチ信号ＲＷＬをデコードして出力
バッファにつなぐゲートを選択する信号ＳＹｉｊのうち
の１つが、タップアドレスに従って、Ｈレベルになる。
ライトラッチ信号ＲＷＬがＨレベルに遷移すると、４種
類のリードライトラッチ信号ＲＷＬをデコードして出力
バッファにつなぐゲートを選択する信号ＳＹｉｊのうち
の１つが、タップアドレスに従って、Ｈレベルになる。
【００３２】この時にＨレベルになる信号ＳＹｉｊは、
図１０のタップアドレスの説明図に示す通りである。ち
なみに、図１０は、アドレスセレクト回路の信号ＳＹｉ
ｊの状態と、タップセット部アドレス入力Ａ０Ｃ、Ａ１
ＣのタイプＡ、タイプＢ、タイプＣのそれぞれについて
の、リードとライト時の状態とを対比して示したもので
ある。さらに、各アドレスセレクト回路にＨレベルがセ
ットされるタップアドレスを示している。ここで、リー
ドライトラッチ信号ＲＷＬがＨレベルに遷移した後の何
サイクル目のクロックＣＬＫから有効な出力を行なうか
に基づいてタイプＡ、Ｂ、Ｃと分けて示してある。ちな
みに、タイプＡは４サイクル目に有効な出力を始めるタ
イプであり、タイプＢは３サイクル目に有効な出力を始
めるタイプであり、タイプＣは２サイクル目に有効な出
力を始めるタイプである。
図１０のタップアドレスの説明図に示す通りである。ち
なみに、図１０は、アドレスセレクト回路の信号ＳＹｉ
ｊの状態と、タップセット部アドレス入力Ａ０Ｃ、Ａ１
ＣのタイプＡ、タイプＢ、タイプＣのそれぞれについて
の、リードとライト時の状態とを対比して示したもので
ある。さらに、各アドレスセレクト回路にＨレベルがセ
ットされるタップアドレスを示している。ここで、リー
ドライトラッチ信号ＲＷＬがＨレベルに遷移した後の何
サイクル目のクロックＣＬＫから有効な出力を行なうか
に基づいてタイプＡ、Ｂ、Ｃと分けて示してある。ちな
みに、タイプＡは４サイクル目に有効な出力を始めるタ
イプであり、タイプＢは３サイクル目に有効な出力を始
めるタイプであり、タイプＣは２サイクル目に有効な出
力を始めるタイプである。
【００３３】さて、リードライトラッチ信号ＲＷＬがＨ
レベルになり、セットされた信号ＳＹｉｊは、第１番目
のクロックＣＬＫから、カウントアップされてゆく。す
なわち、例えばタイプＢの場合は、タップアドレスのＡ
１Ｃ、Ａ０Ｃが“０１”であった時に、リードライトラ
ッチ信号ＲＷＬがＨレベルに遷移すると、信号ＳＹ１０
がＨレベルになりその他はＬレベルになる。そこで第１
のクロックＣＬＫが入ると、ＳＹ１０はＬレベルにな
り、ＳＹ１１はＨレベルになる。次に、第２のクロック
ＣＬＫが入ると、ＳＹ１１はＬレベルになり、ＳＹ００
がＨレベルになる。次に第３のクロックＣＬＫがくる
と、ＳＹ００はＬレベルになり、ＳＹ０１がＨレベルに
なる。これによりタップに対応したリードライト信号線
ＲＷＤが出力バッファにつながれ、正しいデータ出力が
行なわれる。つまり、ｎ回のカウントアップによるタッ
プアドレスに対応したＳＹｉｊが、Ｈレベルになるよう
にする。ここでｎはタイプＡ、Ｂ、Ｃのそれぞれに対し
て“４”、“３”、“２”である。
レベルになり、セットされた信号ＳＹｉｊは、第１番目
のクロックＣＬＫから、カウントアップされてゆく。す
なわち、例えばタイプＢの場合は、タップアドレスのＡ
１Ｃ、Ａ０Ｃが“０１”であった時に、リードライトラ
ッチ信号ＲＷＬがＨレベルに遷移すると、信号ＳＹ１０
がＨレベルになりその他はＬレベルになる。そこで第１
のクロックＣＬＫが入ると、ＳＹ１０はＬレベルにな
り、ＳＹ１１はＨレベルになる。次に、第２のクロック
ＣＬＫが入ると、ＳＹ１１はＬレベルになり、ＳＹ００
がＨレベルになる。次に第３のクロックＣＬＫがくる
と、ＳＹ００はＬレベルになり、ＳＹ０１がＨレベルに
なる。これによりタップに対応したリードライト信号線
ＲＷＤが出力バッファにつながれ、正しいデータ出力が
行なわれる。つまり、ｎ回のカウントアップによるタッ
プアドレスに対応したＳＹｉｊが、Ｈレベルになるよう
にする。ここでｎはタイプＡ、Ｂ、Ｃのそれぞれに対し
て“４”、“３”、“２”である。
【００３４】ライトサイクルにおいては、どのタイプで
あっても、データ取り込みを始めるサイクルが第１のク
ロックＣＬＫのサイクルからとなっており等しいので、
すべて同じになっている。例えば、タップアドレスのＡ
１Ｃ、Ａ０Ｃがそれぞれ“０”、“１”であった時、リ
ードライトラッチ信号ＲＷＬがＨレベルに遷移すると、
ＳＹ０１がＨレベルになり、その他の信号ＳＹｉｊはＬ
レベルになる。これにより、入出力部Ｉ／Ｏ１−４のデ
ータは、アドレスＡ１Ｃ、Ａ０Ｃがそれぞれ“０”、
“１”に対応するデータ入力バッファＤｉｎに、取り込
まれる。第１のクロックＣＬＫが入ると、ＳＹ０１がＬ
レベルになり、ＳＹ１０がＨレベルになる。この時、入
出力部Ｉ／Ｏ１−４のデータは、アドレスＡ１Ｃ、Ａ０
Ｃがそれぞれ“１”、“０”に対応したデータ入力バッ
ファＤｉｎに、取り込まれる。また、ＳＹ０１がＬレベ
ルになると、ＳＹ０１の反転信号がＨレベルになり、先
に取り込んだデータを、対応するリードライト信号線Ｒ
ＷＤに、出力する。出力イネーブル信号ＯＥの反転信号
に関しても、入出力部Ｉ／Ｏ１−４と、同様である。こ
のように、ライトサイクルの場合は、タップアドレスの
Ａ１Ｃ、Ａ０Ｃに対応した信号ＳＹｉｊが、リードライ
トラッチ信号ＲＷＬのＨレベルへの遷移により、Ｈレベ
ルとなる。
あっても、データ取り込みを始めるサイクルが第１のク
ロックＣＬＫのサイクルからとなっており等しいので、
すべて同じになっている。例えば、タップアドレスのＡ
１Ｃ、Ａ０Ｃがそれぞれ“０”、“１”であった時、リ
ードライトラッチ信号ＲＷＬがＨレベルに遷移すると、
ＳＹ０１がＨレベルになり、その他の信号ＳＹｉｊはＬ
レベルになる。これにより、入出力部Ｉ／Ｏ１−４のデ
ータは、アドレスＡ１Ｃ、Ａ０Ｃがそれぞれ“０”、
“１”に対応するデータ入力バッファＤｉｎに、取り込
まれる。第１のクロックＣＬＫが入ると、ＳＹ０１がＬ
レベルになり、ＳＹ１０がＨレベルになる。この時、入
出力部Ｉ／Ｏ１−４のデータは、アドレスＡ１Ｃ、Ａ０
Ｃがそれぞれ“１”、“０”に対応したデータ入力バッ
ファＤｉｎに、取り込まれる。また、ＳＹ０１がＬレベ
ルになると、ＳＹ０１の反転信号がＨレベルになり、先
に取り込んだデータを、対応するリードライト信号線Ｒ
ＷＤに、出力する。出力イネーブル信号ＯＥの反転信号
に関しても、入出力部Ｉ／Ｏ１−４と、同様である。こ
のように、ライトサイクルの場合は、タップアドレスの
Ａ１Ｃ、Ａ０Ｃに対応した信号ＳＹｉｊが、リードライ
トラッチ信号ＲＷＬのＨレベルへの遷移により、Ｈレベ
ルとなる。
【００３５】図９中、信号ＳＹｉｊを、データ出力バッ
ファＤｏｕｔとデータ入力バッファＤｉｎと出力イネー
ブル信号ＯＥの反転信号用のバッファとでそれぞれ同じ
記号で示してあるが、データ出力バッファＤｏｕｔのも
のはリード時のみ、その他のものはライト時のみ動作す
るようにする。
ファＤｏｕｔとデータ入力バッファＤｉｎと出力イネー
ブル信号ＯＥの反転信号用のバッファとでそれぞれ同じ
記号で示してあるが、データ出力バッファＤｏｕｔのも
のはリード時のみ、その他のものはライト時のみ動作す
るようにする。
【００３６】次に、上記のようなアドレス割り付けデー
タフローを用いて組んだシリアル系のコントロールブロ
ックを、図１１のブロック図に示す。更に、図１２にリ
ードサイクル時の各信号の動きを示し、図１３にライト
サイクル時の各信号の動きを示す。ちなみに、図１１に
は各信号間および回路間の相互関係と信号の流れが示し
てある。
タフローを用いて組んだシリアル系のコントロールブロ
ックを、図１１のブロック図に示す。更に、図１２にリ
ードサイクル時の各信号の動きを示し、図１３にライト
サイクル時の各信号の動きを示す。ちなみに、図１１に
は各信号間および回路間の相互関係と信号の流れが示し
てある。
【００３７】先ず、図１１を用いてシリアル系のシステ
ムの簡単な説明を行なう。
ムの簡単な説明を行なう。
【００３８】シリアル系全体は、先ず、データ入力バッ
ファＤｉｎ、出力イネーブル信号ＯＥの反転信号用バッ
ファ、データ出力バッファＤｏｕｔをコントロールする
単周期Ｉ／Ｏコントロール（基本単周期信号はＡ）と、
アクセスのメインパスをコントロールする倍周期系（倍
周期系を動かすための基本単周期信号はＳＡ、ＳＢ）と
に分けられる。ここで、基本信号Ａが基本的にクロック
ＣＬＫに同期した信号である。単周期コントロール系
は、リード時には、タップアドレスに従って、リードラ
イト信号線ＲＷＤとデータ出力バッファＤｏｕｔを順に
接続し、ライト時は、データ入力バッファＤｉｎおよび
出力イネーブル信号ＯＥの反転信号用のバッファを、タ
ップアドレスに従って、順に、リードライト信号線ＲＷ
Ｄおよび出力イネーブル信号ＯＥの反転信号用の線に接
続する、働きをする。また、クロックマスク信号がＨレ
ベルになっているサイクルでは、基本信号Ａは動作しな
い。従って、基本信号Ａが動作することによるカウント
アップはない。また、リードライトラッチ信号ＲＷＬが
Ｈレベルに遷移した時の動きは先に説明した通りであ
る。
ファＤｉｎ、出力イネーブル信号ＯＥの反転信号用バッ
ファ、データ出力バッファＤｏｕｔをコントロールする
単周期Ｉ／Ｏコントロール（基本単周期信号はＡ）と、
アクセスのメインパスをコントロールする倍周期系（倍
周期系を動かすための基本単周期信号はＳＡ、ＳＢ）と
に分けられる。ここで、基本信号Ａが基本的にクロック
ＣＬＫに同期した信号である。単周期コントロール系
は、リード時には、タップアドレスに従って、リードラ
イト信号線ＲＷＤとデータ出力バッファＤｏｕｔを順に
接続し、ライト時は、データ入力バッファＤｉｎおよび
出力イネーブル信号ＯＥの反転信号用のバッファを、タ
ップアドレスに従って、順に、リードライト信号線ＲＷ
Ｄおよび出力イネーブル信号ＯＥの反転信号用の線に接
続する、働きをする。また、クロックマスク信号がＨレ
ベルになっているサイクルでは、基本信号Ａは動作しな
い。従って、基本信号Ａが動作することによるカウント
アップはない。また、リードライトラッチ信号ＲＷＬが
Ｈレベルに遷移した時の動きは先に説明した通りであ
る。
【００３９】一方、メインパスのコントロール系は、カ
ラムアドレスの最下位ビットＡ０Ｃによりインターリー
ブされている。これにより、メインパスコントロール系
は倍周期動作をする系となる。また、そのインターリー
ブされたそれぞれの系は、パイプライン動作させて、動
作余裕を確保している。メインパスコントロールは、イ
ンターリーブされた倍周期基本信号ＳＣＡ、ＳＣＢ（以
下、ＳＣＡ／Ｂと記す）によりコントロールされる。こ
の倍周期基本信号ＳＣＡ／Ｂは、先の基本単周期信号Ａ
とは別の基本単周期信号ＳＡ、ＳＢ（以下、ＳＡ／Ｂと
記す）により作り出される。
ラムアドレスの最下位ビットＡ０Ｃによりインターリー
ブされている。これにより、メインパスコントロール系
は倍周期動作をする系となる。また、そのインターリー
ブされたそれぞれの系は、パイプライン動作させて、動
作余裕を確保している。メインパスコントロールは、イ
ンターリーブされた倍周期基本信号ＳＣＡ、ＳＣＢ（以
下、ＳＣＡ／Ｂと記す）によりコントロールされる。こ
の倍周期基本信号ＳＣＡ／Ｂは、先の基本単周期信号Ａ
とは別の基本単周期信号ＳＡ、ＳＢ（以下、ＳＡ／Ｂと
記す）により作り出される。
【００４０】ここで各回路および信号間の関係は次のよ
うになる。タップアドレスに従って倍周期基本信号ＳＣ
Ａ／Ｂのうちで最初に動作するものが決められる。基本
単周期信号ＳＡ／ＢがＨレベルに遷移すると、倍周期基
本信号ＳＣＡ／Ｂが変化する。この時にＨレベルに遷移
したほうのシリアル遷移領域信号ＫＡ、ＫＢ（以下、Ｋ
Ａ／Ｂと記す）にＬレベルのパルスが作られる。このシ
リアル遷移領域信号ＫＡ／ＢのＬレベルのパルスの間
は、旧状態から新状態に切り替わる動作を行なう期間で
あり、Ｌレベルのパルスが終りシリアル遷移領域信号Ｋ
Ａ／ＢがＨレベルに遷移すると、新状態での動作を始め
る。具体的には、シリアル遷移領域信号ＫＡ／ＢがＬレ
ベルに遷移すると、カラム選択線ＣＳＬを不活性にし、
ＤＱバッファ動作を不活性にし、新状態でスペアカラム
選択線を用いるのかノーマルカラム選択線を用いるかを
示す信号を、切り替える。Ｌレベルのパルス中にアドレ
スカウンタをカウントアップして、新アドレスに切り替
えておく。シリアル遷移領域信号ＫＡ／ＢがＨレベルに
遷移すると、新アドレスに対応したカラム選択線ＣＳＬ
が活性化され、ＤＱバッファが活性化される。以上のよ
うな動作はインターリーブされたそれぞれの系で交互に
行われる。
うになる。タップアドレスに従って倍周期基本信号ＳＣ
Ａ／Ｂのうちで最初に動作するものが決められる。基本
単周期信号ＳＡ／ＢがＨレベルに遷移すると、倍周期基
本信号ＳＣＡ／Ｂが変化する。この時にＨレベルに遷移
したほうのシリアル遷移領域信号ＫＡ、ＫＢ（以下、Ｋ
Ａ／Ｂと記す）にＬレベルのパルスが作られる。このシ
リアル遷移領域信号ＫＡ／ＢのＬレベルのパルスの間
は、旧状態から新状態に切り替わる動作を行なう期間で
あり、Ｌレベルのパルスが終りシリアル遷移領域信号Ｋ
Ａ／ＢがＨレベルに遷移すると、新状態での動作を始め
る。具体的には、シリアル遷移領域信号ＫＡ／ＢがＬレ
ベルに遷移すると、カラム選択線ＣＳＬを不活性にし、
ＤＱバッファ動作を不活性にし、新状態でスペアカラム
選択線を用いるのかノーマルカラム選択線を用いるかを
示す信号を、切り替える。Ｌレベルのパルス中にアドレ
スカウンタをカウントアップして、新アドレスに切り替
えておく。シリアル遷移領域信号ＫＡ／ＢがＨレベルに
遷移すると、新アドレスに対応したカラム選択線ＣＳＬ
が活性化され、ＤＱバッファが活性化される。以上のよ
うな動作はインターリーブされたそれぞれの系で交互に
行われる。
【００４１】以上、シリアル系のコントロールの簡単に
説明してきたが、次に図１２に基づいてリードモードの
動作の詳細な説明を行なう。
説明してきたが、次に図１２に基づいてリードモードの
動作の詳細な説明を行なう。
【００４２】リードライトラッチ信号ＲＷＬがＨレベル
に遷移すると、信号ＲＳとＲＡの反転信号がＨレベルに
なる。そうするとシリアル系はリセットされる。すなわ
ち、カラム選択線ＣＳＬをコントロールする信号ＣＤＲ
Ｖの反転信号は不活性にされ、それに伴いカラム選択線
ＣＳＬは全て不活性状態となる。またＤＱバッファでの
センスをコントロールする信号ＱＳＥは不活性状態とな
る。更に、セルアレイとＤＱバッファを結ぶＤＱ線は全
てイコライズされる。また、アドレスカウンタにはタッ
プアドレスがセットされる。さらに、Ｉ／Ｏコントロー
ルＳＹｉｊは、先に述べた要領に従って、セットされ
る。
に遷移すると、信号ＲＳとＲＡの反転信号がＨレベルに
なる。そうするとシリアル系はリセットされる。すなわ
ち、カラム選択線ＣＳＬをコントロールする信号ＣＤＲ
Ｖの反転信号は不活性にされ、それに伴いカラム選択線
ＣＳＬは全て不活性状態となる。またＤＱバッファでの
センスをコントロールする信号ＱＳＥは不活性状態とな
る。更に、セルアレイとＤＱバッファを結ぶＤＱ線は全
てイコライズされる。また、アドレスカウンタにはタッ
プアドレスがセットされる。さらに、Ｉ／Ｏコントロー
ルＳＹｉｊは、先に述べた要領に従って、セットされ
る。
【００４３】ここで第１のクロックＣＬＫが入ると、周
期シリアルクロックのリセット信号ＲＳの反転信号は、
単周期シリアルコントロール信号である単周期基本信号
ＳＡ／Ｂが動作すると、Ｌレベルになる。リセット信号
ＲＳの反転信号がＬレベルにリセットされると、タップ
アドレスに従って、倍周期基本信号ＳＣＡ／Ｂの一方が
Ｈレベルに遷移する。この時、タップアドレスと倍周期
基本信号ＳＣＡ／Ｂの関係は、タップアドレスのＡ０Ｃ
が“０”の時は、第１の単周期基本信号ＳＡ／Ｂで倍周
期基本信号ＳＣＢがＨレベルになり、ＡＯＣが“１”の
時は、倍周期基本信号ＳＣＡがＨレベルになる。倍周期
基本信号ＳＣＡ／ＢがＨレベルに遷移すると、これに伴
いシリアル遷移領域信号ＫＡ／ＢにＬレベルのパスルが
発生する。シリアル遷移領域信号ＫＡ／ＢのＬレベルの
パルスが終了すると、カラムセレクトラインドライバＡ
ＤＲＶＡ、ＡＤＲＶＢ（以下、ＡＤＲＶＢ／Ａと記す）
の反転信号がＬレベルになり、カラム選択線ＣＳＬの
Ａ、Ｂ（以下、ＣＳＬＢ／Ａと記す）がＨレベルとな
り、活性状態となる。この時、アドレスＡ０Ｃ、Ａ１Ｃ
の組み合わせよりなる４種類のカラム選択線ＣＳＬのう
ちの一本だけが活性状態になる。このデコードはカラム
セレクトラインドライバＡＤＲＶの反転信号で行なわれ
る。
期シリアルクロックのリセット信号ＲＳの反転信号は、
単周期シリアルコントロール信号である単周期基本信号
ＳＡ／Ｂが動作すると、Ｌレベルになる。リセット信号
ＲＳの反転信号がＬレベルにリセットされると、タップ
アドレスに従って、倍周期基本信号ＳＣＡ／Ｂの一方が
Ｈレベルに遷移する。この時、タップアドレスと倍周期
基本信号ＳＣＡ／Ｂの関係は、タップアドレスのＡ０Ｃ
が“０”の時は、第１の単周期基本信号ＳＡ／Ｂで倍周
期基本信号ＳＣＢがＨレベルになり、ＡＯＣが“１”の
時は、倍周期基本信号ＳＣＡがＨレベルになる。倍周期
基本信号ＳＣＡ／ＢがＨレベルに遷移すると、これに伴
いシリアル遷移領域信号ＫＡ／ＢにＬレベルのパスルが
発生する。シリアル遷移領域信号ＫＡ／ＢのＬレベルの
パルスが終了すると、カラムセレクトラインドライバＡ
ＤＲＶＡ、ＡＤＲＶＢ（以下、ＡＤＲＶＢ／Ａと記す）
の反転信号がＬレベルになり、カラム選択線ＣＳＬの
Ａ、Ｂ（以下、ＣＳＬＢ／Ａと記す）がＨレベルとな
り、活性状態となる。この時、アドレスＡ０Ｃ、Ａ１Ｃ
の組み合わせよりなる４種類のカラム選択線ＣＳＬのう
ちの一本だけが活性状態になる。このデコードはカラム
セレクトラインドライバＡＤＲＶの反転信号で行なわれ
る。
【００４４】カラム選択線ＣＳＬが活性状態になると、
アドレス割り付けの結果、１つのセルアレイに付随した
４対のＶｃｃにイコライズされたＤＱ線に、セルアレイ
のビット線のデータが出力されてくる。この時、ＤＱ線
イコライズは、リセット信号ＲＳの反転信号がＬレベル
にリセットされた時点で、不活性状態になる。不活性に
なるのは、Ａ０Ｃ、Ａ１Ｃの４つの組み合わせの内で、
Ａ１Ｃがタップアドレスと一致する２組だけであり、残
りの２組はイコライズ状態のままである。シリアル遷移
領域信号ＫＡ／ＢがＨレベルに遷移した後、固有の遅延
時間の後に、ＤＱセンスイネーブル信号ＱＳＥＢラムダ
とＱＳＥＢＡラムダ（以下、ＱＳＥＢ／Ａラムダと記す
る）とが活性化される。ＤＱセンスイネーブル信号ＱＳ
ＥＢ／Ａラムダも、アドレスＡ０Ｃ、Ａ１Ｃでデコード
された組み合わせの内の一種類のみが活性化される。Ｄ
Ｑセンスイネーブル信号ＱＳＥＢ／Ａラムダが活性化さ
れると、ＤＱ線に出ていたデータをＤＱバッファでセン
スして、その結果をリードライト信号線ＲＷＤに出力す
る。リードライト信号線ＲＷＤにはラッチ回路が付随し
ており、リードライト信号線ＲＷＤの信号をラッチす
る。第１のクロックＣＬＫでは、リードライト信号線Ｒ
ＷＤにデータを出力ラッチするところまでを行なう。
アドレス割り付けの結果、１つのセルアレイに付随した
４対のＶｃｃにイコライズされたＤＱ線に、セルアレイ
のビット線のデータが出力されてくる。この時、ＤＱ線
イコライズは、リセット信号ＲＳの反転信号がＬレベル
にリセットされた時点で、不活性状態になる。不活性に
なるのは、Ａ０Ｃ、Ａ１Ｃの４つの組み合わせの内で、
Ａ１Ｃがタップアドレスと一致する２組だけであり、残
りの２組はイコライズ状態のままである。シリアル遷移
領域信号ＫＡ／ＢがＨレベルに遷移した後、固有の遅延
時間の後に、ＤＱセンスイネーブル信号ＱＳＥＢラムダ
とＱＳＥＢＡラムダ（以下、ＱＳＥＢ／Ａラムダと記す
る）とが活性化される。ＤＱセンスイネーブル信号ＱＳ
ＥＢ／Ａラムダも、アドレスＡ０Ｃ、Ａ１Ｃでデコード
された組み合わせの内の一種類のみが活性化される。Ｄ
Ｑセンスイネーブル信号ＱＳＥＢ／Ａラムダが活性化さ
れると、ＤＱ線に出ていたデータをＤＱバッファでセン
スして、その結果をリードライト信号線ＲＷＤに出力す
る。リードライト信号線ＲＷＤにはラッチ回路が付随し
ており、リードライト信号線ＲＷＤの信号をラッチす
る。第１のクロックＣＬＫでは、リードライト信号線Ｒ
ＷＤにデータを出力ラッチするところまでを行なう。
【００４５】一方、入出力部Ｉ／Ｏ１−４のコントロー
ルに関しては、第１のクロックＣＬＫが入り基本単周期
信号ＳＡがＨレベルに遷移すると、号ＳＹｉｊは１つカ
ウントアップする。次に、タイプＡの場合は、４番目の
クロックＣＬＫで、先に１番目のクロックＣＬＫにより
用意したリードライト信号線ＲＷＤのデータを、データ
出力バッファＤｏｕｔにつないで出力する。
ルに関しては、第１のクロックＣＬＫが入り基本単周期
信号ＳＡがＨレベルに遷移すると、号ＳＹｉｊは１つカ
ウントアップする。次に、タイプＡの場合は、４番目の
クロックＣＬＫで、先に１番目のクロックＣＬＫにより
用意したリードライト信号線ＲＷＤのデータを、データ
出力バッファＤｏｕｔにつないで出力する。
【００４６】通常のシリアルサイクルでも動作は同じで
あるが、カウンタのカウントアップ動作を伴うことにな
る。シリアル遷移領域信号ＫＡ／ＢのＬレベルパルスに
より、カウンタコントロール信号ＣＮＴのＡ、Ｂ（以
下、ＣＮＴＡ／Ｂと記す）に、Ｈレベルのパルスが作ら
れる。このカウンタコントロール信号ＣＮＴＡ／ＢのＨ
レベルのパルス出力中に、カウンタはカウンタアップを
行なう。また、ＤＱ線イコライズは、アドレスＡ１Ｃが
非選択になった側に対して非選択になっている間に、行
なう。これにより、イコライズ時間は２サイクル分確保
でき、ＤＱ線はＶｃｃにプリチャージイコライズでき
る。ちなみに、イコライズはイコライズ信号ｅｑＤＱが
Ｌレベルになっている間も行なわれる。さらに、通常の
シリアルサイクルでは、倍周期基本信号ＳＣＡ／Ｂの切
り替わりは、単周期基本信号ＳＡ／Ｂにより行なわれ
る。
あるが、カウンタのカウントアップ動作を伴うことにな
る。シリアル遷移領域信号ＫＡ／ＢのＬレベルパルスに
より、カウンタコントロール信号ＣＮＴのＡ、Ｂ（以
下、ＣＮＴＡ／Ｂと記す）に、Ｈレベルのパルスが作ら
れる。このカウンタコントロール信号ＣＮＴＡ／ＢのＨ
レベルのパルス出力中に、カウンタはカウンタアップを
行なう。また、ＤＱ線イコライズは、アドレスＡ１Ｃが
非選択になった側に対して非選択になっている間に、行
なう。これにより、イコライズ時間は２サイクル分確保
でき、ＤＱ線はＶｃｃにプリチャージイコライズでき
る。ちなみに、イコライズはイコライズ信号ｅｑＤＱが
Ｌレベルになっている間も行なわれる。さらに、通常の
シリアルサイクルでは、倍周期基本信号ＳＣＡ／Ｂの切
り替わりは、単周期基本信号ＳＡ／Ｂにより行なわれ
る。
【００４７】ここでカウンタを、リードライトラッチ信
号ＲＷＬがＨレベルに遷移した後のサイクルで、どのよ
うに動かすかを、図１４のロジック説明図に従って説明
する。タップアドレスがどのような値であっても、カウ
ントアップという動作は、先ずアドレスＡ０Ｃが“０”
側のカウンタについて起こる。続いてアドレスＡ０Ｃが
“１”側のカウンタで、カウントアップ動作が行なわれ
る。例えば、アドレスＡ０Ｃ、Ａ１Ｃが“１０”の場合
は、“１０”から“１１”を経て、“００”から“０
１”へと変化し、Ａ１Ｃ〜Ａ９ＣまであるＡ０Ｃ＝
“０”側、Ａ１Ｃ＝“１”側のそれぞれのカウンタ内
で、先ずＡ０Ｃ＝０側のカウンタ（Ａ系カウンタ）がカ
ウントアップした後、Ａ０Ｃ＝“１”側のカウンタ（Ｂ
系カウンタ）がカウントアップを行なっている。
号ＲＷＬがＨレベルに遷移した後のサイクルで、どのよ
うに動かすかを、図１４のロジック説明図に従って説明
する。タップアドレスがどのような値であっても、カウ
ントアップという動作は、先ずアドレスＡ０Ｃが“０”
側のカウンタについて起こる。続いてアドレスＡ０Ｃが
“１”側のカウンタで、カウントアップ動作が行なわれ
る。例えば、アドレスＡ０Ｃ、Ａ１Ｃが“１０”の場合
は、“１０”から“１１”を経て、“００”から“０
１”へと変化し、Ａ１Ｃ〜Ａ９ＣまであるＡ０Ｃ＝
“０”側、Ａ１Ｃ＝“１”側のそれぞれのカウンタ内
で、先ずＡ０Ｃ＝０側のカウンタ（Ａ系カウンタ）がカ
ウントアップした後、Ａ０Ｃ＝“１”側のカウンタ（Ｂ
系カウンタ）がカウントアップを行なっている。
【００４８】このことから、本発明では図１４に示すよ
うなロジックを採用した。これは、一般にインターリー
ブする系のカウンタをコントロールする時に用いられる
ものである。一般に、Ａ系カウンタにＢ系カウンタの出
力を入力させて、入力されたＢ系の値を１つカウントア
ップさせた値を出力し、Ｂ系カウンタにＡ系カウンタの
出力を入力させてＡ系カウンタの出力をそのままＢ系カ
ウンタの値として出力する方法のように、インターリー
ブする系の間のカウンタが互いに直接関係しあっている
と、Ｂ系の動作速度がＡ系の動作速度を律速したり、Ａ
系の動作速度がＢ系の動作速度を律速したりする等の状
態が発生する。これに対して、本発明の構成では、Ａ系
はＡ系の中で閉じており、Ｂ系はＢ系の中で閉じてい
る。このため、インターリーブしてできた倍周期を有効
に活用することができる。
うなロジックを採用した。これは、一般にインターリー
ブする系のカウンタをコントロールする時に用いられる
ものである。一般に、Ａ系カウンタにＢ系カウンタの出
力を入力させて、入力されたＢ系の値を１つカウントア
ップさせた値を出力し、Ｂ系カウンタにＡ系カウンタの
出力を入力させてＡ系カウンタの出力をそのままＢ系カ
ウンタの値として出力する方法のように、インターリー
ブする系の間のカウンタが互いに直接関係しあっている
と、Ｂ系の動作速度がＡ系の動作速度を律速したり、Ａ
系の動作速度がＢ系の動作速度を律速したりする等の状
態が発生する。これに対して、本発明の構成では、Ａ系
はＡ系の中で閉じており、Ｂ系はＢ系の中で閉じてい
る。このため、インターリーブしてできた倍周期を有効
に活用することができる。
【００４９】クロックマスク信号ＣＭを使用した場合
は、図１２に示すように、単周期基本信号Ａと単周期基
本信号ＳＡ／Ｂは、クロックマスク信号ＣＭがＨレベル
であるサイクル中は、動作しない。従って、これらに連
なる系も動作しないため、信号の状態は変化しない。
は、図１２に示すように、単周期基本信号Ａと単周期基
本信号ＳＡ／Ｂは、クロックマスク信号ＣＭがＨレベル
であるサイクル中は、動作しない。従って、これらに連
なる系も動作しないため、信号の状態は変化しない。
【００５０】次に、図１３に従ってライトモードについ
て詳細に説明する。
て詳細に説明する。
【００５１】リードライトラッチ信号ＲＷＬがＨレベル
に遷移すると、シリアル系をリセットする信号ＲＳ、Ｒ
Ａの反転信号の反転信号が共にＨレベルになり、リセッ
トが始まる。すなわち、カラム選択線ＣＳＬの活性、不
活性をコントロールするカラムセレクトラインドライバ
信号ＣＤＲＶの反転信号がＨレベルとなり、カラム選択
線ＣＳＬを不活性とする。これにより、ビット線とＤＱ
線は非導通状態となる。またＤＱ線イコライズ信号が全
て活性状態となり、ＤＱ線はイコライズプリチャージさ
れる。さらに、アドレスカウンタにはタップアドレスが
セットされ、またＩ／Ｏコントロール信号ＳＹｉｊは、
先にも述べたように、タップアドレスＡ０Ｃ、Ａ１Ｃの
組み合わせを満たすものがＨレベルとなり、入出力部Ｉ
／Ｏ１−４および出力イネーブル信号ＯＥの反転信号の
値をデータとして取り込む。倍周期基本信号ＳＣＡ／Ｂ
は強制的にＬレベルとされ、リセットされる。カウンタ
コントロール信号ＣＮＴＡ／ＢはＨレベルにリセットさ
れ、カウンタにおける次のサイクル出力準備用ノード
に、インバータを介してセットされたタップアドレス
が、先に述べたように、カウンタの出力ノードにセット
される。
に遷移すると、シリアル系をリセットする信号ＲＳ、Ｒ
Ａの反転信号の反転信号が共にＨレベルになり、リセッ
トが始まる。すなわち、カラム選択線ＣＳＬの活性、不
活性をコントロールするカラムセレクトラインドライバ
信号ＣＤＲＶの反転信号がＨレベルとなり、カラム選択
線ＣＳＬを不活性とする。これにより、ビット線とＤＱ
線は非導通状態となる。またＤＱ線イコライズ信号が全
て活性状態となり、ＤＱ線はイコライズプリチャージさ
れる。さらに、アドレスカウンタにはタップアドレスが
セットされ、またＩ／Ｏコントロール信号ＳＹｉｊは、
先にも述べたように、タップアドレスＡ０Ｃ、Ａ１Ｃの
組み合わせを満たすものがＨレベルとなり、入出力部Ｉ
／Ｏ１−４および出力イネーブル信号ＯＥの反転信号の
値をデータとして取り込む。倍周期基本信号ＳＣＡ／Ｂ
は強制的にＬレベルとされ、リセットされる。カウンタ
コントロール信号ＣＮＴＡ／ＢはＨレベルにリセットさ
れ、カウンタにおける次のサイクル出力準備用ノード
に、インバータを介してセットされたタップアドレス
が、先に述べたように、カウンタの出力ノードにセット
される。
【００５２】本発明の構成よるライト動作は、２つの連
続するクロックＣＬＫにより、完結する。すなわち、第
１番目のクロックＣＬＫにより、データ入力バッファＤ
ｉｎおよび出力イネーブル信号ＯＥの反転信号用バッフ
ァに入力していたデータをラッチし、さらにリードライ
ト信号線ＲＷＤおよび出力イネーブル信号ＯＥの反転信
号線にラッチしたデータを出力する。ここまでを第１の
クロックＣＬＫで行なう。
続するクロックＣＬＫにより、完結する。すなわち、第
１番目のクロックＣＬＫにより、データ入力バッファＤ
ｉｎおよび出力イネーブル信号ＯＥの反転信号用バッフ
ァに入力していたデータをラッチし、さらにリードライ
ト信号線ＲＷＤおよび出力イネーブル信号ＯＥの反転信
号線にラッチしたデータを出力する。ここまでを第１の
クロックＣＬＫで行なう。
【００５３】次に、第２番目のクロックＣＬＫが入る
と、カラム選択線ＣＳＬを活性化し、ＤＱ線ライト信号
を活性化し、１番目のクロックＣＬＫで取り込んだデー
タをセルアレイに書き込む。従って、リードライトラッ
チ信号ＲＷＬがＨレベルに遷移した後の第１のクロック
ＣＬＫでは、リードサイクル時とは異なり、倍周期基本
信号ＳＣＡ／Ｂを動作させるための単周期基本信号ＳＡ
／Ｂは動作しない。そのため、それにつながる倍周期ク
ロック系も動作しない。
と、カラム選択線ＣＳＬを活性化し、ＤＱ線ライト信号
を活性化し、１番目のクロックＣＬＫで取り込んだデー
タをセルアレイに書き込む。従って、リードライトラッ
チ信号ＲＷＬがＨレベルに遷移した後の第１のクロック
ＣＬＫでは、リードサイクル時とは異なり、倍周期基本
信号ＳＣＡ／Ｂを動作させるための単周期基本信号ＳＡ
／Ｂは動作しない。そのため、それにつながる倍周期ク
ロック系も動作しない。
【００５４】一方、Ｉ／Ｏをコントロールするための基
本単周期信号Ａは、第１のクロックＣＬＫから動作し、
基本単周期信号Ａが立ち上がるとタップアドレスに従っ
てＨレベルになっていた信号ＳＹｉｊがＬレベルとな
り、次のアドレスに対応した信号ＳＹｉｊがＨレベルに
なる。この時、信号ＳＹｉｊがＬレベルに遷移したアド
レスに対応したリードライト信号線ＲＷＤに、ラッチし
た取り込みデータを、書き込む。信号ＲＡの反転信号が
Ｈレベルの状態にある間に、タップアドレスに対応して
信号ＳＹｉｊをセットする。リードライトラッチ信号Ｒ
ＷＬがＨレベルに遷移した後の第２のサイクルでは、Ｉ
／Ｏコントロールのための基本単周期信号Ａは、第１の
サイクル同様動作する。倍周期基本信号ＳＣＡ／Ｂをコ
ントロールする単周期基本信号ＳＡ／Ｂも動作し始め
る。これにより、タップアドレスに従って倍周期基本信
号ＳＣＡまたはＳＣＢの内のいずれか一方がＨレベルに
遷移する。この時、タップアドレスに従ってどちらがま
ずＨレベルに遷移するのかは、リードサイクルの場合と
同じである。倍周期基本信号ＳＣＡ／ＢがＨレベルに遷
移すると、シリアル遷移領域信号ＫＡ／Ｂに固有のパル
ス幅を有するＬレベルのパルスが発生する。シリアル遷
移領域信号ＫＡ／ＢがＬレベルに遷移すると、スペアカ
ラムセレクトラインを使用するか、あるいはノーマルカ
レムセレクトラインを使用するかの判定が、判定回路で
行なわれる。
本単周期信号Ａは、第１のクロックＣＬＫから動作し、
基本単周期信号Ａが立ち上がるとタップアドレスに従っ
てＨレベルになっていた信号ＳＹｉｊがＬレベルとな
り、次のアドレスに対応した信号ＳＹｉｊがＨレベルに
なる。この時、信号ＳＹｉｊがＬレベルに遷移したアド
レスに対応したリードライト信号線ＲＷＤに、ラッチし
た取り込みデータを、書き込む。信号ＲＡの反転信号が
Ｈレベルの状態にある間に、タップアドレスに対応して
信号ＳＹｉｊをセットする。リードライトラッチ信号Ｒ
ＷＬがＨレベルに遷移した後の第２のサイクルでは、Ｉ
／Ｏコントロールのための基本単周期信号Ａは、第１の
サイクル同様動作する。倍周期基本信号ＳＣＡ／Ｂをコ
ントロールする単周期基本信号ＳＡ／Ｂも動作し始め
る。これにより、タップアドレスに従って倍周期基本信
号ＳＣＡまたはＳＣＢの内のいずれか一方がＨレベルに
遷移する。この時、タップアドレスに従ってどちらがま
ずＨレベルに遷移するのかは、リードサイクルの場合と
同じである。倍周期基本信号ＳＣＡ／ＢがＨレベルに遷
移すると、シリアル遷移領域信号ＫＡ／Ｂに固有のパル
ス幅を有するＬレベルのパルスが発生する。シリアル遷
移領域信号ＫＡ／ＢがＬレベルに遷移すると、スペアカ
ラムセレクトラインを使用するか、あるいはノーマルカ
レムセレクトラインを使用するかの判定が、判定回路で
行なわれる。
【００５５】シリアル遷移領域信号ＫＡ／Ｂのパルスが
終りＨレベルに遷移すると、ノーマルカラムセレクトラ
インを使用する場合は、カラムセレクトラインドライバ
信号ＣＤＲＶのＢ、Ａ（以下、ＣＤＲＶＢ／Ａと記す）
の反転信号がＬレベルになり、またスペアカラムセレク
トラインを使用する際は、信号ＳＣＳＬのＢ、Ａ（以
下、ＳＣＳＬＢ／Ａと記す）がＨレベルになる。また、
単周期基本信号ＳＡ／Ｂが第１のクロックＣＬＫで動作
すると、シリアル系のリセット信号ＲＳの反転信号はＬ
レベルにリセットされる。そして、リセット信号ＲＳの
反転信号がＬレベルになると、ＤＱ線のイコライズ信号
ｅｑＤＱのＡ、Ｂ（以下、ｅｑＤＱＡ／Ｂと記す）がＨ
レベルにリセットされ、イコライズが解除される。ただ
し、イコライズが解除されるのはタップアドレスＡ１Ｃ
で示された側のみであり、その他のＤＱ線はイコライズ
状態のままである。
終りＨレベルに遷移すると、ノーマルカラムセレクトラ
インを使用する場合は、カラムセレクトラインドライバ
信号ＣＤＲＶのＢ、Ａ（以下、ＣＤＲＶＢ／Ａと記す）
の反転信号がＬレベルになり、またスペアカラムセレク
トラインを使用する際は、信号ＳＣＳＬのＢ、Ａ（以
下、ＳＣＳＬＢ／Ａと記す）がＨレベルになる。また、
単周期基本信号ＳＡ／Ｂが第１のクロックＣＬＫで動作
すると、シリアル系のリセット信号ＲＳの反転信号はＬ
レベルにリセットされる。そして、リセット信号ＲＳの
反転信号がＬレベルになると、ＤＱ線のイコライズ信号
ｅｑＤＱのＡ、Ｂ（以下、ｅｑＤＱＡ／Ｂと記す）がＨ
レベルにリセットされ、イコライズが解除される。ただ
し、イコライズが解除されるのはタップアドレスＡ１Ｃ
で示された側のみであり、その他のＤＱ線はイコライズ
状態のままである。
【００５６】シリアル遷移領域信号ＫＡ／ＢがＨレベル
に遷移するとＤＱ線ライト信号ＱＤＲＶのＡ、Ｂ（以
下、ＱＤＲＶＢ／Ａと記す）が活性化される。ＤＱ線ラ
イト信号ＱＤＲＶが活性化されると、リードライト信号
線ＲＷＤのデータをＤＱ線に書き込み、それがビット線
に書き込まれる。出力イネーブル信号ＯＥの反転信号線
に取り込まれたデータがＨレベル状態、すなわち書き込
み許可状態にあるサイクルだけ、ＤＱバッファを介して
ＤＱ線書き込みが行なわれる。第２のクロックＣＬＫ以
降の動作は同様であり、カウンタがカウントアップを開
始するサイクルを決めるロジックは、リードモードの場
合と同じである。
に遷移するとＤＱ線ライト信号ＱＤＲＶのＡ、Ｂ（以
下、ＱＤＲＶＢ／Ａと記す）が活性化される。ＤＱ線ラ
イト信号ＱＤＲＶが活性化されると、リードライト信号
線ＲＷＤのデータをＤＱ線に書き込み、それがビット線
に書き込まれる。出力イネーブル信号ＯＥの反転信号線
に取り込まれたデータがＨレベル状態、すなわち書き込
み許可状態にあるサイクルだけ、ＤＱバッファを介して
ＤＱ線書き込みが行なわれる。第２のクロックＣＬＫ以
降の動作は同様であり、カウンタがカウントアップを開
始するサイクルを決めるロジックは、リードモードの場
合と同じである。
【００５７】クロックマスク信号ＣＭがＨレベルとなっ
たクロックサイクルでの動作は次のようになり、リード
サイクルとは異なる。すなわち、クロックマスク信号Ｃ
ＭがＨレベルに遷移した後は、Ｉ／Ｏコントロール信号
である基本単周期信号Ａは動作しない。従って、この信
号より派生する信号である信号ＳＹｉｊ等も動作しな
い。また、クロックマスク信号ＣＭがＨレベルに遷移す
る前の最後のクロックＣＬＫにより取り込まれたデータ
は、書き込まれなければならない。従って、クロックマ
スク信号ＣＭがＨレベルに遷移した後の第１番目のクロ
ックＣＬＫでは、書き込み系の回路を動作させるために
倍周期クロックが動作し、その倍周期クロックを動作さ
せるための基本単周期信号ＳＡ／Ｂが動作する。クロッ
クマスク信号ＣＭがＨレベルに遷移した後の第２のクロ
ックＣＬＫ以降は、基本単周期信号ＳＡ／Ｂは動作しな
い。クロックマスク信号ＣＭがＬレベルに遷移した後の
第１のクロックでは、Ｉ／Ｏコントロール信号である基
本単周期信号Ａは動作するが、基本単周期信号ＳＡ／Ｂ
は動作しない。そして、第２のクロックＣＬＫになると
基本単周期信号ＳＡ／Ｂは動作し始める。このようにシ
リアル系をコントロールすることによりアドレスやデー
タのつじつまが合ってくる。
たクロックサイクルでの動作は次のようになり、リード
サイクルとは異なる。すなわち、クロックマスク信号Ｃ
ＭがＨレベルに遷移した後は、Ｉ／Ｏコントロール信号
である基本単周期信号Ａは動作しない。従って、この信
号より派生する信号である信号ＳＹｉｊ等も動作しな
い。また、クロックマスク信号ＣＭがＨレベルに遷移す
る前の最後のクロックＣＬＫにより取り込まれたデータ
は、書き込まれなければならない。従って、クロックマ
スク信号ＣＭがＨレベルに遷移した後の第１番目のクロ
ックＣＬＫでは、書き込み系の回路を動作させるために
倍周期クロックが動作し、その倍周期クロックを動作さ
せるための基本単周期信号ＳＡ／Ｂが動作する。クロッ
クマスク信号ＣＭがＨレベルに遷移した後の第２のクロ
ックＣＬＫ以降は、基本単周期信号ＳＡ／Ｂは動作しな
い。クロックマスク信号ＣＭがＬレベルに遷移した後の
第１のクロックでは、Ｉ／Ｏコントロール信号である基
本単周期信号Ａは動作するが、基本単周期信号ＳＡ／Ｂ
は動作しない。そして、第２のクロックＣＬＫになると
基本単周期信号ＳＡ／Ｂは動作し始める。このようにシ
リアル系をコントロールすることによりアドレスやデー
タのつじつまが合ってくる。
【００５８】上に述べたように、ライトサイクルを２ク
ロックを使用して行なうようにしたので、ライト動作の
動作マージンを上げることができる。また、長時間かか
るライト動作を２分割したことにより、ライト動作のサ
イクルタイムを縮めることができ、シリアルサイクルの
動作周波数を格段に上げることが可能となる。
ロックを使用して行なうようにしたので、ライト動作の
動作マージンを上げることができる。また、長時間かか
るライト動作を２分割したことにより、ライト動作のサ
イクルタイムを縮めることができ、シリアルサイクルの
動作周波数を格段に上げることが可能となる。
【００５９】図５３はリードライトラッチ信号ＲＷＬと
チップイネーブル信号ＣＥとから、基本単周期信号Ａを
発生するためのコントロール信号ＡＥＮＢＬを、発生す
る回路である。図５４は、図５３に示したコントロール
信号ＡＥＮＢＬと、クロックＣＬＫとから、基本単周期
信号Ａを発生するための回路である。以上のような構成
を通じて、クロックＣＬＫから基本単周期信号Ａを得る
ことができる。
チップイネーブル信号ＣＥとから、基本単周期信号Ａを
発生するためのコントロール信号ＡＥＮＢＬを、発生す
る回路である。図５４は、図５３に示したコントロール
信号ＡＥＮＢＬと、クロックＣＬＫとから、基本単周期
信号Ａを発生するための回路である。以上のような構成
を通じて、クロックＣＬＫから基本単周期信号Ａを得る
ことができる。
【００６０】図１５は、メインパスコントロール系の基
となる倍周期基本信号ＳＣＡ／Ｂの切替わりをコントロ
ールするための基本単周期信号ＳＡ／Ｂを、発生するた
めの回路図である。この回路は、クロックＣＬＫをコン
トロール信号ＳＥＮＢＬによりコントロールして基本単
周期信号Ｓを発生するものであり、図１６の動作説明図
に示すように、リードモード時とライトモード時で動作
が異なる。
となる倍周期基本信号ＳＣＡ／Ｂの切替わりをコントロ
ールするための基本単周期信号ＳＡ／Ｂを、発生するた
めの回路図である。この回路は、クロックＣＬＫをコン
トロール信号ＳＥＮＢＬによりコントロールして基本単
周期信号Ｓを発生するものであり、図１６の動作説明図
に示すように、リードモード時とライトモード時で動作
が異なる。
【００６１】先ず、リードサイクル時の動作を説明す
る。チップイネーブル信号ＣＥがＨレベルに遷移した後
の最初のリードライトラッチ信号ＲＷＬのＨレベルへの
遷移が起こるまでは、基本単周期信号ＳＡ／Ｂは動作不
可能としておく。チップイネーブル信号ＣＥがＬレベル
に遷移した後は、基本単周期信号ＳＡ／Ｂを動作させな
いようにする。従って、チップイネーブル信号ＣＥがＬ
レベルに遷移した後の第１のクロックＣＬＫ以後、基本
単周期信号ＳＡ／Ｂは動作しない。リードライトラッチ
信号ＲＷＬがＨレベルに遷移した後の第１のクロックＣ
ＬＫ以後基本単周期信号ＳＡ／Ｂは動作可能となってい
る。クロックマスク信号ＣＭがＨレベルに遷移した後の
第１のクロックＣＬＫから基本単周期信号ＳＡ／Ｂは動
作不可能とし、クロックマスク信号ＣＭがＬレベルに遷
移した後の第１クロックＣＬＫから基本単周期信号ＳＡ
／Ｂは動作可能となる。
る。チップイネーブル信号ＣＥがＨレベルに遷移した後
の最初のリードライトラッチ信号ＲＷＬのＨレベルへの
遷移が起こるまでは、基本単周期信号ＳＡ／Ｂは動作不
可能としておく。チップイネーブル信号ＣＥがＬレベル
に遷移した後は、基本単周期信号ＳＡ／Ｂを動作させな
いようにする。従って、チップイネーブル信号ＣＥがＬ
レベルに遷移した後の第１のクロックＣＬＫ以後、基本
単周期信号ＳＡ／Ｂは動作しない。リードライトラッチ
信号ＲＷＬがＨレベルに遷移した後の第１のクロックＣ
ＬＫ以後基本単周期信号ＳＡ／Ｂは動作可能となってい
る。クロックマスク信号ＣＭがＨレベルに遷移した後の
第１のクロックＣＬＫから基本単周期信号ＳＡ／Ｂは動
作不可能とし、クロックマスク信号ＣＭがＬレベルに遷
移した後の第１クロックＣＬＫから基本単周期信号ＳＡ
／Ｂは動作可能となる。
【００６２】次に、ライトサイクル時の動作を説明す
る。チップイネーブル信号ＣＥがＨレベルに遷移した後
の最初のリードライトラッチ信号ＲＷＬのＨレベルへの
遷移が起こるまでは、基本単周期信号ＳＡ／Ｂは動作不
可能としておく。また、チップイネーブル信号ＣＥがＬ
レベルに遷移した後の第１のクロックＣＬＫでは、基本
単周期信号ＳＡ／Ｂは動作するが、次の第２のクロック
ＣＬＫからは動作不可能としておく。そして、リードラ
イトラッチ信号ＲＷＬがＨレベルに遷移した後の第１の
クロックＣＬＫでは、基本単周期信号ＳＡ／Ｂは動作せ
ずに、第２のクロックＣＬＫから動作するようにする。
また、クロックマスク信号ＣＭがＬレベルに遷移した後
の第１のクロックＣＬＫでは、基本単周期信号ＳＡ／Ｂ
は動作させずに、第２のクロックＣＬＫから動作を開始
する。
る。チップイネーブル信号ＣＥがＨレベルに遷移した後
の最初のリードライトラッチ信号ＲＷＬのＨレベルへの
遷移が起こるまでは、基本単周期信号ＳＡ／Ｂは動作不
可能としておく。また、チップイネーブル信号ＣＥがＬ
レベルに遷移した後の第１のクロックＣＬＫでは、基本
単周期信号ＳＡ／Ｂは動作するが、次の第２のクロック
ＣＬＫからは動作不可能としておく。そして、リードラ
イトラッチ信号ＲＷＬがＨレベルに遷移した後の第１の
クロックＣＬＫでは、基本単周期信号ＳＡ／Ｂは動作せ
ずに、第２のクロックＣＬＫから動作するようにする。
また、クロックマスク信号ＣＭがＬレベルに遷移した後
の第１のクロックＣＬＫでは、基本単周期信号ＳＡ／Ｂ
は動作させずに、第２のクロックＣＬＫから動作を開始
する。
【００６３】以上のような基本単周期信号ＳＡ／Ｂの発
生に対するコントロール信号ＳＥＮＢＬを発生する回路
を、図１７に示す。図１７において、回路の動作上のマ
ージンを確保するためには、ポイントａ、ｂ、ｃ、ｄの
信号を遅らせるようにすればよい。ポイントａの入力部
分とポイントｂの入力部分とを組み合わせたフリップフ
ロップが、図１６の説明図における第１、第２の項目に
関する制御を行なう部分である。ポイントｂの入力部分
とポイントｃの入力部分を組み合わせたフリップフロッ
プが、図１６の説明図における第３の項目に関する制御
を行なう部分である。また、ポイントｃの入力部分とポ
イントｄの入力部分を組み合わせたフリップフロップ
が、図１６の説明図における第４、第５の項目に関する
制御を行なう部分である。コントロール信号ＳＥＮＢＬ
がＨレベル状態であると、基本単周期信号ＳＡ／Ｂにパ
ルスを発生し、Ｌレベル状態であると、クロックＣＬＫ
がＨレベルに遷移しても、基本単周期信号ＳＡ／Ｂには
パルス信号を発生しない。
生に対するコントロール信号ＳＥＮＢＬを発生する回路
を、図１７に示す。図１７において、回路の動作上のマ
ージンを確保するためには、ポイントａ、ｂ、ｃ、ｄの
信号を遅らせるようにすればよい。ポイントａの入力部
分とポイントｂの入力部分とを組み合わせたフリップフ
ロップが、図１６の説明図における第１、第２の項目に
関する制御を行なう部分である。ポイントｂの入力部分
とポイントｃの入力部分を組み合わせたフリップフロッ
プが、図１６の説明図における第３の項目に関する制御
を行なう部分である。また、ポイントｃの入力部分とポ
イントｄの入力部分を組み合わせたフリップフロップ
が、図１６の説明図における第４、第５の項目に関する
制御を行なう部分である。コントロール信号ＳＥＮＢＬ
がＨレベル状態であると、基本単周期信号ＳＡ／Ｂにパ
ルスを発生し、Ｌレベル状態であると、クロックＣＬＫ
がＨレベルに遷移しても、基本単周期信号ＳＡ／Ｂには
パルス信号を発生しない。
【００６４】図１８は基本単周期信号ＳＡ／Ｂから倍周
期基本信号ＳＣＡ／Ｂを発生する回路、図１９は図１８
の構成の初期化のコントロール回路である。図２０、図
２１は図１８の構成の動作の説明図である。
期基本信号ＳＣＡ／Ｂを発生する回路、図１９は図１８
の構成の初期化のコントロール回路である。図２０、図
２１は図１８の構成の動作の説明図である。
【００６５】先ず、リードライトラッチ信号ＲＷＬがＨ
レベルに遷移した後は、図１９のリセット信号ＲＳの反
転信号がＨレベルになる。これに伴って、図１８におい
て、図２１の規則に従って、タップアドレスＡ０Ｃの値
がセットされる。これにより、最初にＨレベルに遷移す
る倍周期基本信号ＳＣＡ／Ｂが決まる。また、リセット
信号ＲＳがＨレベルになると、倍周期基本信号ＳＣＡ／
Ｂは強制的にＬレベルにされ、初期化される。リードラ
イトラッチ信号ＲＷＬがＨレベルに遷移した後の最初の
基本単周期信号ＳＡ／Ｂが入力されると、先にタップア
ドレスＡ０Ｃ、Ａ１Ｃにより決められた動作を行なう。
すなわち、タップアドレスＡ０ＣがＬレベルである時は
倍周期基本信号ＳＣＢがＨレベルになり、その逆の場合
は倍周期基本信号ＳＣＡがＨレベルになる。更に、チッ
プイネーブル信号ＣＥがＬレベルに遷移した後に適当な
数のクロックＣＬＫが入ってプリチャージ状態になる
と、リセット信号ＲＳの反転信号がＨレベルになり、倍
周期基本信号ＳＣＡ／Ｂは共にＬレベルに初期化され
る。ところで、図１９は、リードライトラッチ信号ＲＷ
ＬがＨレベルに遷移した後の初期化をコントロールする
ものである。信号ＰＲの反転信号は、プリチャージ状態
になるとＬレベルになり、チップイネーブル信号ＣＥが
Ｈレベルに遷移してアクティブ状態になると、Ｈレベル
になる信号である。
レベルに遷移した後は、図１９のリセット信号ＲＳの反
転信号がＨレベルになる。これに伴って、図１８におい
て、図２１の規則に従って、タップアドレスＡ０Ｃの値
がセットされる。これにより、最初にＨレベルに遷移す
る倍周期基本信号ＳＣＡ／Ｂが決まる。また、リセット
信号ＲＳがＨレベルになると、倍周期基本信号ＳＣＡ／
Ｂは強制的にＬレベルにされ、初期化される。リードラ
イトラッチ信号ＲＷＬがＨレベルに遷移した後の最初の
基本単周期信号ＳＡ／Ｂが入力されると、先にタップア
ドレスＡ０Ｃ、Ａ１Ｃにより決められた動作を行なう。
すなわち、タップアドレスＡ０ＣがＬレベルである時は
倍周期基本信号ＳＣＢがＨレベルになり、その逆の場合
は倍周期基本信号ＳＣＡがＨレベルになる。更に、チッ
プイネーブル信号ＣＥがＬレベルに遷移した後に適当な
数のクロックＣＬＫが入ってプリチャージ状態になる
と、リセット信号ＲＳの反転信号がＨレベルになり、倍
周期基本信号ＳＣＡ／Ｂは共にＬレベルに初期化され
る。ところで、図１９は、リードライトラッチ信号ＲＷ
ＬがＨレベルに遷移した後の初期化をコントロールする
ものである。信号ＰＲの反転信号は、プリチャージ状態
になるとＬレベルになり、チップイネーブル信号ＣＥが
Ｈレベルに遷移してアクティブ状態になると、Ｈレベル
になる信号である。
【００６６】次に、シリアルサイクル中の状態遷移領域
を定義する信号であるシリアル遷移領域信号ＫＡ／Ｂに
ついて、図２２、図２３に基づいて、説明する。ちなみ
に、図２２はシリアル遷移領域信号ＫＡ／Ｂを発生する
回路であり、図２３は図２２の動作の説明図である。
を定義する信号であるシリアル遷移領域信号ＫＡ／Ｂに
ついて、図２２、図２３に基づいて、説明する。ちなみ
に、図２２はシリアル遷移領域信号ＫＡ／Ｂを発生する
回路であり、図２３は図２２の動作の説明図である。
【００６７】図２２の回路の動作は、チップイネーブル
信号ＣＥがＨレベルに遷移してアクティブサイクルに入
った後、倍周期基本信号ＳＣＡ／ＢがＨレベルに遷移す
ると、それを受けて固有のパルス幅を有するＬレベルの
パルスを発生するものである。この時、容量Ｃ２と抵抗
Ｒ３より、パルス幅はＣ２ＸＲ３程度となる。また、抵
抗Ｒ１は、倍周期基本信号ＳＣＡ／Ｂがある一定以上の
Ｌレベルのパルスがない時は、正常に動作していないも
のと判断して、シリアル遷移領域信号ＫＡ／Ｂを動作さ
せないようにするために入れたものである。この抵抗が
あると、容量Ｃ１を充電する時間Ｒ１ＸＣ１だけの間以
上のＬレベル状態が、倍周期基本信号ＳＣＡ／Ｂに存在
しなければならず、ノイズフィルタの働きをする。ま
た、プリチャージに入ると、シリアル遷移領域信号ＫＡ
／Ｂは、Ｈレベル状態に初期化される。
信号ＣＥがＨレベルに遷移してアクティブサイクルに入
った後、倍周期基本信号ＳＣＡ／ＢがＨレベルに遷移す
ると、それを受けて固有のパルス幅を有するＬレベルの
パルスを発生するものである。この時、容量Ｃ２と抵抗
Ｒ３より、パルス幅はＣ２ＸＲ３程度となる。また、抵
抗Ｒ１は、倍周期基本信号ＳＣＡ／Ｂがある一定以上の
Ｌレベルのパルスがない時は、正常に動作していないも
のと判断して、シリアル遷移領域信号ＫＡ／Ｂを動作さ
せないようにするために入れたものである。この抵抗が
あると、容量Ｃ１を充電する時間Ｒ１ＸＣ１だけの間以
上のＬレベル状態が、倍周期基本信号ＳＣＡ／Ｂに存在
しなければならず、ノイズフィルタの働きをする。ま
た、プリチャージに入ると、シリアル遷移領域信号ＫＡ
／Ｂは、Ｈレベル状態に初期化される。
【００６８】次に、図２４、図２５に基づいてカラムセ
レクトラインドライバについて説明する。ちなみに、図
２４はカラムセレクトラインドライバ信号ＣＤＲＶＡｉ
とＣＤＲＶＢｉ（以下、ＣＤＲＶＡ／Ｂｉと記す）の反
転信号とを発生する回路であり、図２５は図２４の回路
の動作の説明図である。
レクトラインドライバについて説明する。ちなみに、図
２４はカラムセレクトラインドライバ信号ＣＤＲＶＡｉ
とＣＤＲＶＢｉ（以下、ＣＤＲＶＡ／Ｂｉと記す）の反
転信号とを発生する回路であり、図２５は図２４の回路
の動作の説明図である。
【００６９】先ず、カラムセレクトラインドライバ信号
ＣＤＲＶＡ／Ｂｉの反転信号は、それがＬレベルになる
ことによりカラム選択線ＣＳＬを活性化するものであ
り、チップイネーブル信号ＣＥがＨレベルに遷移してア
クティブサイクルに入った後に最初の基本単周期信号Ａ
が動作するまで、Ｈレベルに固定され、カラム選択線Ｃ
ＳＬを不活性状態に固定する。また、リードライトラッ
チ信号ＲＷＬがＨレベルに遷移すると、信号Ｒの反転信
号がＨレベルに遷移して、ポイントａの信号Ｂ／ＡがＬ
レベルにセットされる。このため、全てのカラムセレク
トラインドライバ信号ＣＤＲＶＡ／Ｂｉの反転信号がＨ
レベルになり、カラム選択線ＣＳＬは強制的に不活性状
態にされる。リードライトラッチ信号ＲＷＬがＨレベル
に遷移した後の最初のシリアル遷移領域信号ＫＡ／Ｂの
Ｌレベルへの遷移により、カラムセレクトラインドライ
バ信号ＣＤＲＶＡ／Ｂｉの反転信号はＬレベルになるこ
とが可能になる。シリアル遷移領域信号ＫＡ／ＢのＨレ
ベルへの遷移により、その時点でのアドレスにより選択
されたカラムセレクトラインドライバ信号ＣＤＲＶＡ／
Ｂｉの反転信号が、Ｌレベルになる。
ＣＤＲＶＡ／Ｂｉの反転信号は、それがＬレベルになる
ことによりカラム選択線ＣＳＬを活性化するものであ
り、チップイネーブル信号ＣＥがＨレベルに遷移してア
クティブサイクルに入った後に最初の基本単周期信号Ａ
が動作するまで、Ｈレベルに固定され、カラム選択線Ｃ
ＳＬを不活性状態に固定する。また、リードライトラッ
チ信号ＲＷＬがＨレベルに遷移すると、信号Ｒの反転信
号がＨレベルに遷移して、ポイントａの信号Ｂ／ＡがＬ
レベルにセットされる。このため、全てのカラムセレク
トラインドライバ信号ＣＤＲＶＡ／Ｂｉの反転信号がＨ
レベルになり、カラム選択線ＣＳＬは強制的に不活性状
態にされる。リードライトラッチ信号ＲＷＬがＨレベル
に遷移した後の最初のシリアル遷移領域信号ＫＡ／Ｂの
Ｌレベルへの遷移により、カラムセレクトラインドライ
バ信号ＣＤＲＶＡ／Ｂｉの反転信号はＬレベルになるこ
とが可能になる。シリアル遷移領域信号ＫＡ／ＢのＨレ
ベルへの遷移により、その時点でのアドレスにより選択
されたカラムセレクトラインドライバ信号ＣＤＲＶＡ／
Ｂｉの反転信号が、Ｌレベルになる。
【００７０】さらに、プリチャージ状態に入ると、カラ
ム選択線ＣＳＬを不活性状態にするために、カラムセレ
クトラインドライバ信号ＣＤＲＶＡ／Ｂｉの反転信号は
全てＨレベル状態にされる。なお、図２４でアドレスＡ
１ＣとＡ２Ｃを入力されるナンド回路があるが、これは
アドレスＡ１Ｃ、Ａ２Ｃでカラムアドレスを部分デコー
ドしているためである。また、プリチャージに入ってか
ら全てのカラムセレクトラインドライバ信号ＣＤＲＶＡ
／Ｂｉの反転信号がＨレベルにリセットされるのは、信
号Ｒの反転信号がプリチャージ状態に入るとＨレベルに
リセットされるためである。
ム選択線ＣＳＬを不活性状態にするために、カラムセレ
クトラインドライバ信号ＣＤＲＶＡ／Ｂｉの反転信号は
全てＨレベル状態にされる。なお、図２４でアドレスＡ
１ＣとＡ２Ｃを入力されるナンド回路があるが、これは
アドレスＡ１Ｃ、Ａ２Ｃでカラムアドレスを部分デコー
ドしているためである。また、プリチャージに入ってか
ら全てのカラムセレクトラインドライバ信号ＣＤＲＶＡ
／Ｂｉの反転信号がＨレベルにリセットされるのは、信
号Ｒの反転信号がプリチャージ状態に入るとＨレベルに
リセットされるためである。
【００７１】次に、ＤＱバッファコントロール信号ＱＳ
ＥＡラムダ、ＱＳＥＡＢラムダ（以下、ＱＳＥＡ／Ｂラ
ムダと記す）とＱＤＲＶＡラムダ、ＱＤＲＶＢラムダ
（以下、ＱＤＲＶＡ／Ｂラムダと記す）とを発生する回
路について、図２６、図２７及び図２８に基づいて説明
する。ちなみに、図２６はＤＱバッファコントロール信
号ＱＳＥＡ／ＢラムダとＱＤＲＶＡ／Ｂラムダの発生回
路であり、図２７、図２８は図２６の回路の動作の説明
図である。
ＥＡラムダ、ＱＳＥＡＢラムダ（以下、ＱＳＥＡ／Ｂラ
ムダと記す）とＱＤＲＶＡラムダ、ＱＤＲＶＢラムダ
（以下、ＱＤＲＶＡ／Ｂラムダと記す）とを発生する回
路について、図２６、図２７及び図２８に基づいて説明
する。ちなみに、図２６はＤＱバッファコントロール信
号ＱＳＥＡ／ＢラムダとＱＤＲＶＡ／Ｂラムダの発生回
路であり、図２７、図２８は図２６の回路の動作の説明
図である。
【００７２】先ず、ＤＱバッファコントロール信号ＱＳ
ＥＡ／Ｂラムダは、シリアル遷移領域信号ＫＡ／ＢがＨ
レベルに遷移した後、固有の遅延時間の後にＨレベルと
なり、シリアル遷移領域信号ＫＡ／ＢがＬレベルに遷移
した後に、Ｌレベルにリセットされる。その際の固有の
遅延時間は、抵抗と容量を主な部品とする固有遅延発生
部で作られる。次に、リードライトラッチ信号ＲＷＬが
Ｈレベルに遷移した時は、全てのＤＱバッファコントロ
ール信号ＱＳＥＡ／ＢラムダはＬレベルにリセットされ
て、ＤＱ線データセンス状態が解除される。またプリチ
ャージ状態に入ると、ＤＱバッファコントロール信号Ｑ
ＳＥＡ／ＢラムダはＬレベルにリセットされ、そのまま
次のチップイネーブル信号ＣＥがＨレベルに遷移した後
のアクティブサイクルまで、Ｌレベルの状態が続く。一
方、アクティブサイクルに入った後は、最初のシリアル
遷移領域信号ＫＡ／ＢのＬレベルへの遷移が行なわれる
まで、ＤＱバッファコントロール信号ＱＳＥＡ／Ｂラム
ダはＬレベルにされたままの状態になっている。このＤ
Ｑバッファコントロール信号ＱＳＥＡ／ＢラムダがＨレ
ベルになると、ＤＱ線データのセンス状態が解除され
る。
ＥＡ／Ｂラムダは、シリアル遷移領域信号ＫＡ／ＢがＨ
レベルに遷移した後、固有の遅延時間の後にＨレベルと
なり、シリアル遷移領域信号ＫＡ／ＢがＬレベルに遷移
した後に、Ｌレベルにリセットされる。その際の固有の
遅延時間は、抵抗と容量を主な部品とする固有遅延発生
部で作られる。次に、リードライトラッチ信号ＲＷＬが
Ｈレベルに遷移した時は、全てのＤＱバッファコントロ
ール信号ＱＳＥＡ／ＢラムダはＬレベルにリセットされ
て、ＤＱ線データセンス状態が解除される。またプリチ
ャージ状態に入ると、ＤＱバッファコントロール信号Ｑ
ＳＥＡ／ＢラムダはＬレベルにリセットされ、そのまま
次のチップイネーブル信号ＣＥがＨレベルに遷移した後
のアクティブサイクルまで、Ｌレベルの状態が続く。一
方、アクティブサイクルに入った後は、最初のシリアル
遷移領域信号ＫＡ／ＢのＬレベルへの遷移が行なわれる
まで、ＤＱバッファコントロール信号ＱＳＥＡ／Ｂラム
ダはＬレベルにされたままの状態になっている。このＤ
Ｑバッファコントロール信号ＱＳＥＡ／ＢラムダがＨレ
ベルになると、ＤＱ線データのセンス状態が解除され
る。
【００７３】次に、ＤＱバッファコントロール信号ＱＤ
ＲＶＡ／Ｂラムダは、シリアル遷移領域信号ＫＡ／Ｂが
Ｈレベルに遷移すると、Ｈレベルになり、リードライト
信号線ＲＷＤに出力されている入力データをＤＱ線に書
き込む。またシリアル遷移領域信号ＫＡ／ＢがＬレベル
に遷移すると、ＤＱバッファコントロール信号ＱＤＲＶ
Ａ／ＢラムダはＬレベルになり、ＤＱ線書き込み状態が
解析される。リードライトラッチ信号ＲＷＬがＨレベル
に遷移すると、全てのＤＱバッファコントロール信号Ｑ
ＤＲＶＡ／ＢラムダはＬレベルにリセットされる。プリ
チャージ状態に入ると、ＤＱバッファコントロール信号
ＱＤＲＶＡ／ＢラムダはＬレベルにリセットされる。ア
クティブサイクルに入り最初のシリアル遷移領域信号Ｋ
Ａ／ＢがＬレベルに遷移するまで、Ｌレベルのままの状
態にされる。
ＲＶＡ／Ｂラムダは、シリアル遷移領域信号ＫＡ／Ｂが
Ｈレベルに遷移すると、Ｈレベルになり、リードライト
信号線ＲＷＤに出力されている入力データをＤＱ線に書
き込む。またシリアル遷移領域信号ＫＡ／ＢがＬレベル
に遷移すると、ＤＱバッファコントロール信号ＱＤＲＶ
Ａ／ＢラムダはＬレベルになり、ＤＱ線書き込み状態が
解析される。リードライトラッチ信号ＲＷＬがＨレベル
に遷移すると、全てのＤＱバッファコントロール信号Ｑ
ＤＲＶＡ／ＢラムダはＬレベルにリセットされる。プリ
チャージ状態に入ると、ＤＱバッファコントロール信号
ＱＤＲＶＡ／ＢラムダはＬレベルにリセットされる。ア
クティブサイクルに入り最初のシリアル遷移領域信号Ｋ
Ａ／ＢがＬレベルに遷移するまで、Ｌレベルのままの状
態にされる。
【００７４】ここでＤＱバッファコントロール信号ＱＤ
ＲＶＡ／Ｂラムダ側が動作するのか、あるいは、ＤＱバ
ッファコントロール信号ＱＳＥＡ／Ｂラムダ側が動作す
るのかは、信号Ｗの反転信号の状態により決まる。信号
Ｗの反転信号は、リードサイクル時はＨレベルになり、
ライトサイクル時はＬレベルになる信号であり、ライト
イネーブル信号ＷＥの反転信号の状態をラムダ部で取り
込んだ信号に相当する。
ＲＶＡ／Ｂラムダ側が動作するのか、あるいは、ＤＱバ
ッファコントロール信号ＱＳＥＡ／Ｂラムダ側が動作す
るのかは、信号Ｗの反転信号の状態により決まる。信号
Ｗの反転信号は、リードサイクル時はＨレベルになり、
ライトサイクル時はＬレベルになる信号であり、ライト
イネーブル信号ＷＥの反転信号の状態をラムダ部で取り
込んだ信号に相当する。
【００７５】次に、ＤＱバッファコントロール信号をセ
ルアレイのパーシャルアクティブに対応してデコードさ
れた信号であるＤＱバッファコントロールデコード信号
ＱＳＥＡ／Ｂラムダｋと、ＤＱバッファコントロールデ
コード信号ＱＤＲＶＡラムダｋと、ＱＤＲＶＢラムダｋ
（以下、ＱＤＲＶＡ／Ｂラムダｋと記す）とについて、
図２９、図３０、図３１、図３２及び図３３に従って説
明する。ちなみに、図２９、図３０はデコード回路の構
成図、図３１、図３２、図３３は図２９、図３０の構成
の動作説明図である。
ルアレイのパーシャルアクティブに対応してデコードさ
れた信号であるＤＱバッファコントロールデコード信号
ＱＳＥＡ／Ｂラムダｋと、ＤＱバッファコントロールデ
コード信号ＱＤＲＶＡラムダｋと、ＱＤＲＶＢラムダｋ
（以下、ＱＤＲＶＡ／Ｂラムダｋと記す）とについて、
図２９、図３０、図３１、図３２及び図３３に従って説
明する。ちなみに、図２９、図３０はデコード回路の構
成図、図３１、図３２、図３３は図２９、図３０の構成
の動作説明図である。
【００７６】先ず、これらの信号は、活性化されたセル
アレイに付随したＤＱ線につながるＤＱバッファのみが
動作するように、コントロールされる。ここで、図７に
示した全体アドレスマップに従うと、パーシャルアクテ
ィブはＡ９Ｒ、Ａ８Ｒで行なわれる。今、活性化された
セルアレイの両側にあるＤＱ線の一方は隣のセルアレイ
と共有している。このため、それらのどちらのアレイが
活性化された場合も動作するようにしなければならな
い。それを行なうのが図２９の信号ＲＡＣＴｋと図３０
の信号ＲＢＳｉである。
アレイに付随したＤＱ線につながるＤＱバッファのみが
動作するように、コントロールされる。ここで、図７に
示した全体アドレスマップに従うと、パーシャルアクテ
ィブはＡ９Ｒ、Ａ８Ｒで行なわれる。今、活性化された
セルアレイの両側にあるＤＱ線の一方は隣のセルアレイ
と共有している。このため、それらのどちらのアレイが
活性化された場合も動作するようにしなければならな
い。それを行なうのが図２９の信号ＲＡＣＴｋと図３０
の信号ＲＢＳｉである。
【００７７】これらの回路の動きを図３３に従って説明
する。信号ＲＢＳｉは、パーシャルアクティブで選択さ
れたアドレスの組み合わせのものだけが、Ｈレベルにな
る。つまり、隣り合うセルアレイに対応する信号ＲＢＳ
ｉのオア条件をとればよいことになる。従って、この信
号ＲＡＣＴｋを使用してＤＱバッファコントロール信号
ＱＳＥＡ／ＢラムダとＱＤＲＶＡ／Ｂラムダのデコード
を行ない、活性化されているセルアレイにつながるＤＱ
バッファのみが動作するようにした信号が、ＤＱバッフ
ァコントロールデコード信号ＱＳＥＡ／ＢラムダｋとＱ
ＤＲＶＡ／Ｂラムダｋである。
する。信号ＲＢＳｉは、パーシャルアクティブで選択さ
れたアドレスの組み合わせのものだけが、Ｈレベルにな
る。つまり、隣り合うセルアレイに対応する信号ＲＢＳ
ｉのオア条件をとればよいことになる。従って、この信
号ＲＡＣＴｋを使用してＤＱバッファコントロール信号
ＱＳＥＡ／ＢラムダとＱＤＲＶＡ／Ｂラムダのデコード
を行ない、活性化されているセルアレイにつながるＤＱ
バッファのみが動作するようにした信号が、ＤＱバッフ
ァコントロールデコード信号ＱＳＥＡ／ＢラムダｋとＱ
ＤＲＶＡ／Ｂラムダｋである。
【００７８】次に、ＤＱ線をイコライズするための信号
を作る回路の動作について、図３４、図３５、図３６及
び図３７に従って説明する。ちなみに、図３４はＤＱ線
イコライズ信号の発生回路の１つの構成図、図３５はＤ
Ｑ線イコライズ信号の発生回路のもう１つの構成図、図
３６は図３４の回路の動作説明図、図３７は図３５の回
路の動作説明図である。ＤＱ線をイコライズする回路と
しては大きく分けて２つある。１つは、プリチャージ時
およびセルアレイがパーシャルアクティブにおいて非選
択されている時に、ビット線プリチャージレベルにする
ための回路であり、図３４に構成を示される回路であ
る。もう１つは、選択されたセルアレイにつながるＤＱ
線が、シリアルサイクルにおいて非選択にされた時に、
そのＤＱ線をＶｃｃレベルにプリチャージするための回
路であり、図３５に構成を示される回路である。
を作る回路の動作について、図３４、図３５、図３６及
び図３７に従って説明する。ちなみに、図３４はＤＱ線
イコライズ信号の発生回路の１つの構成図、図３５はＤ
Ｑ線イコライズ信号の発生回路のもう１つの構成図、図
３６は図３４の回路の動作説明図、図３７は図３５の回
路の動作説明図である。ＤＱ線をイコライズする回路と
しては大きく分けて２つある。１つは、プリチャージ時
およびセルアレイがパーシャルアクティブにおいて非選
択されている時に、ビット線プリチャージレベルにする
ための回路であり、図３４に構成を示される回路であ
る。もう１つは、選択されたセルアレイにつながるＤＱ
線が、シリアルサイクルにおいて非選択にされた時に、
そのＤＱ線をＶｃｃレベルにプリチャージするための回
路であり、図３５に構成を示される回路である。
【００７９】図３４において、チップイネーブル信号Ｃ
ＥがＨレベルに遷移したアクティブサイクルにおいて、
パーシャルアクティブに入ったら、パーシャルアクティ
ブで選択されたセルアレイにつながるＤＱ線のイコライ
ズ信号ＥＱＰＲｋの反転信号を、Ｈレベルにして、イコ
ライズ状態を解除する。また、プリチャージ状態に入る
と、全てのセルアレイのイコライズ信号ＥＱＰＲｋの反
転信号を、Ｌレベルにして、イコライズプリチャージ状
態にする。
ＥがＨレベルに遷移したアクティブサイクルにおいて、
パーシャルアクティブに入ったら、パーシャルアクティ
ブで選択されたセルアレイにつながるＤＱ線のイコライ
ズ信号ＥＱＰＲｋの反転信号を、Ｈレベルにして、イコ
ライズ状態を解除する。また、プリチャージ状態に入る
と、全てのセルアレイのイコライズ信号ＥＱＰＲｋの反
転信号を、Ｌレベルにして、イコライズプリチャージ状
態にする。
【００８０】一方、図３５において、アクティブサイク
ルに入り活性化されるセルアレイが決まると、そのセル
アレイに付随するイコライズ信号のみが動作可能にな
る。リードライトラッチ信号ＲＷＬがＨレベルに遷移す
ると、信号Ｒの反転信号がＨレベルになり、パーシャル
アクティブで選択されたセルアレイにつながるＤＱ線へ
のイコライズ信号ＥＱＳＥＡ／Ｂラムダｋの反転信号が
Ｌレベルになり、イコライズ状態になる。シリアルサイ
クル中はアドレスＡ１Ｃが非選択になったＤＱ線がイコ
ライズとなる。また、プリチャージ状態になると全ての
セルアレイのイコライズ信号ＥＱＳＥＡ／Ｂラムダｋの
反転信号がＨレベルとなり、Ｖｃｃイコライズが不可能
になる。
ルに入り活性化されるセルアレイが決まると、そのセル
アレイに付随するイコライズ信号のみが動作可能にな
る。リードライトラッチ信号ＲＷＬがＨレベルに遷移す
ると、信号Ｒの反転信号がＨレベルになり、パーシャル
アクティブで選択されたセルアレイにつながるＤＱ線へ
のイコライズ信号ＥＱＳＥＡ／Ｂラムダｋの反転信号が
Ｌレベルになり、イコライズ状態になる。シリアルサイ
クル中はアドレスＡ１Ｃが非選択になったＤＱ線がイコ
ライズとなる。また、プリチャージ状態になると全ての
セルアレイのイコライズ信号ＥＱＳＥＡ／Ｂラムダｋの
反転信号がＨレベルとなり、Ｖｃｃイコライズが不可能
になる。
【００８１】次に、アドレスカウンタをコントロール信
号を作る回路について図３８、図３９に基づいて説明す
る。ちなみに、図３８はコントロール信号発生回路の構
成図、図３９は図３８の回路の動作説明図である。
号を作る回路について図３８、図３９に基づいて説明す
る。ちなみに、図３８はコントロール信号発生回路の構
成図、図３９は図３８の回路の動作説明図である。
【００８２】以上のような構成において、カウンタのカ
ウントアップ信号に必要な動作としては、先ず、リード
ライトラッチ信号ＲＷＬがＨレベルに遷移したら、カウ
ンタコントロール信号ＣＮＴＡ／Ｂは、Ｈレベル状態に
固定される。これは、カウンタの出力準備ノードにセッ
トされるタップアドレスを最初のサイクルでは、カウン
タの出力として使用するためである。次に、リードライ
トラッチ信号ＲＷＬがＨレベルに遷移した後の最初の倍
周期基本信号ＳＣＡがＨレベルに遷移するサイクルにな
り、Ａ系カウンタを動作可能状態とする。カウンタのカ
ウントアップはシリアル遷移領域信号ＫＡ／Ｂのパルス
のＬレベル期間中に行なう。従って、カウンタコントロ
ール信号ＣＮＴＡ／Ｂはシリアル遷移領域信号ＫＡ／Ｂ
でコントロールされ、カウンタコントロール信号ＣＮＴ
Ａ／ＢがＨレベル状態にある間にカウンタによりカウン
トアップ動作を行なう。そして、カウンタコントロール
信号ＣＮＴＡ／ＢがＬレベル状態にある間に、カウンタ
において、カウントアップ動作を行なう。プリチャージ
状態に入ってからは、カウンタコントロール信号ＣＮＴ
Ａ／Ｂは、共に、Ｌレベル状態にされる。
ウントアップ信号に必要な動作としては、先ず、リード
ライトラッチ信号ＲＷＬがＨレベルに遷移したら、カウ
ンタコントロール信号ＣＮＴＡ／Ｂは、Ｈレベル状態に
固定される。これは、カウンタの出力準備ノードにセッ
トされるタップアドレスを最初のサイクルでは、カウン
タの出力として使用するためである。次に、リードライ
トラッチ信号ＲＷＬがＨレベルに遷移した後の最初の倍
周期基本信号ＳＣＡがＨレベルに遷移するサイクルにな
り、Ａ系カウンタを動作可能状態とする。カウンタのカ
ウントアップはシリアル遷移領域信号ＫＡ／Ｂのパルス
のＬレベル期間中に行なう。従って、カウンタコントロ
ール信号ＣＮＴＡ／Ｂはシリアル遷移領域信号ＫＡ／Ｂ
でコントロールされ、カウンタコントロール信号ＣＮＴ
Ａ／ＢがＨレベル状態にある間にカウンタによりカウン
トアップ動作を行なう。そして、カウンタコントロール
信号ＣＮＴＡ／ＢがＬレベル状態にある間に、カウンタ
において、カウントアップ動作を行なう。プリチャージ
状態に入ってからは、カウンタコントロール信号ＣＮＴ
Ａ／Ｂは、共に、Ｌレベル状態にされる。
【００８３】次に、出力データや書き込み先を選択する
信号ＳＹｉｊについて図４０、図４１、図４２、図４
３、図４４、図４５、図４６、図４７、図４８に基づい
て説明する。ちなみに、図４０はアドレスセレクタの構
成図、図４１はタップアドレスコントロール回路の構成
図、図４２は図４０、図４１の構成に適用される信号Ｗ
Ａの発生回路の構成図、図４３は図４０、図４１の構成
に適用される信号ＲＢの発生回路の構成図、図４４は図
４０、図４１の構成に適用される信号ＲＣの発生回路の
構成図、図４５は図４０、図４１の構成に適用されるト
ランスファーゲートの構成図、図４６、図４７、図４８
は図４０、図４１の回路の動作の説明図である。
信号ＳＹｉｊについて図４０、図４１、図４２、図４
３、図４４、図４５、図４６、図４７、図４８に基づい
て説明する。ちなみに、図４０はアドレスセレクタの構
成図、図４１はタップアドレスコントロール回路の構成
図、図４２は図４０、図４１の構成に適用される信号Ｗ
Ａの発生回路の構成図、図４３は図４０、図４１の構成
に適用される信号ＲＢの発生回路の構成図、図４４は図
４０、図４１の構成に適用される信号ＲＣの発生回路の
構成図、図４５は図４０、図４１の構成に適用されるト
ランスファーゲートの構成図、図４６、図４７、図４８
は図４０、図４１の回路の動作の説明図である。
【００８４】先にも述べたように、信号ＳＹｉｊはタイ
プＡ、タイプＢ、タイプＣにより動作が異なる。このこ
とを、図４６、図４７を用いて説明する。図４６にはタ
ップアドレスＡ０Ｃ、Ａ１Ｃの値によってＨレベルがセ
ットされる信号ＳＹｉｊの番号がタイプ別、モード別に
示されている。例えば、タイプＢにおいて、タップアド
レスのＡ１Ｃが“１”で、Ａ０Ｃが“０”である時、Ｈ
レベルがセットされる信号ＳＹｉｊは、リードサイクル
時にはＳＹ１１であり、ライトサイクル時にはＳＹ１０
である。
プＡ、タイプＢ、タイプＣにより動作が異なる。このこ
とを、図４６、図４７を用いて説明する。図４６にはタ
ップアドレスＡ０Ｃ、Ａ１Ｃの値によってＨレベルがセ
ットされる信号ＳＹｉｊの番号がタイプ別、モード別に
示されている。例えば、タイプＢにおいて、タップアド
レスのＡ１Ｃが“１”で、Ａ０Ｃが“０”である時、Ｈ
レベルがセットされる信号ＳＹｉｊは、リードサイクル
時にはＳＹ１１であり、ライトサイクル時にはＳＹ１０
である。
【００８５】図４６、図４７に示してあるような動きを
させるために、図４１に示すようなタップアドレスコン
トロール回路を用いてセットするアドレスを、コントロ
ールしている。なお、図４１の構成では、図４５に示す
ようなトランスファーゲートが用いられる。そして、そ
れぞれのアドレスの組み合わせの出力に３通りの行く先
を持つ分配器がついている。この３通りとは、タイプＡ
使用時と全タイプのライトモード使用時に導通する信号
ＷＡが入力するゲートと、タイプＢ使用時のリードモー
ド時のみに導通する信号ＲＢが入力するゲートと、タイ
プＣ使用時のリードモード時にのみ導通するゲートのこ
とである。この図４１の回路により、タップアドレスに
従って信号ＳＹｉｊがセットされ、その後のシリアルサ
イクルで単周期基本信号ＡがＨレベルに遷移する毎に、
図４０の回路の信号ＳＹｉｊが順にＨレベルに遷移して
行く。図４１に示されているアドレスＡ０Ｃ、Ａ１Ｃは
カラムアドレスバッファからの出力であり、これにより
タップアドレスをセットする。また、このアドレスがア
ドレスセレクト回路にセットできるのは、リードライト
ラッチ信号ＲＷＬがＨレベルに遷移し、信号ＲＡの反転
信号がＨレベルになった後に信号ＲＡの反転信号がＬレ
ベルにリセットされるまでの間である。
させるために、図４１に示すようなタップアドレスコン
トロール回路を用いてセットするアドレスを、コントロ
ールしている。なお、図４１の構成では、図４５に示す
ようなトランスファーゲートが用いられる。そして、そ
れぞれのアドレスの組み合わせの出力に３通りの行く先
を持つ分配器がついている。この３通りとは、タイプＡ
使用時と全タイプのライトモード使用時に導通する信号
ＷＡが入力するゲートと、タイプＢ使用時のリードモー
ド時のみに導通する信号ＲＢが入力するゲートと、タイ
プＣ使用時のリードモード時にのみ導通するゲートのこ
とである。この図４１の回路により、タップアドレスに
従って信号ＳＹｉｊがセットされ、その後のシリアルサ
イクルで単周期基本信号ＡがＨレベルに遷移する毎に、
図４０の回路の信号ＳＹｉｊが順にＨレベルに遷移して
行く。図４１に示されているアドレスＡ０Ｃ、Ａ１Ｃは
カラムアドレスバッファからの出力であり、これにより
タップアドレスをセットする。また、このアドレスがア
ドレスセレクト回路にセットできるのは、リードライト
ラッチ信号ＲＷＬがＨレベルに遷移し、信号ＲＡの反転
信号がＨレベルになった後に信号ＲＡの反転信号がＬレ
ベルにリセットされるまでの間である。
【００８６】次に、上に説明した各回路系を配置したフ
ロアマップを図４９に示す。図４９には全部の回路の配
置が示してある。まず中央部には、セルアレイを選択的
に活性化し、セルデータをビット線に増幅してラッチす
るための動作をコントロールする、ロウ系の回路郡を配
置している。その両側に、対称的にインターリーブされ
たシリアル系をそれぞれ配置している。Ｉ／Ｏピンやコ
ントロールピンが集中する側に、出力回路、入力回路、
入出力制御回路を配置している。また、このサイドにＤ
Ｑバッファを配置する。ビット線、プリチャージ電圧発
生回路、セルプレート電圧発生回路及び基板電圧発生回
路は、チップの短辺側に配置する。また、ボンディング
用のパッドはチップ外周に配置する。
ロアマップを図４９に示す。図４９には全部の回路の配
置が示してある。まず中央部には、セルアレイを選択的
に活性化し、セルデータをビット線に増幅してラッチす
るための動作をコントロールする、ロウ系の回路郡を配
置している。その両側に、対称的にインターリーブされ
たシリアル系をそれぞれ配置している。Ｉ／Ｏピンやコ
ントロールピンが集中する側に、出力回路、入力回路、
入出力制御回路を配置している。また、このサイドにＤ
Ｑバッファを配置する。ビット線、プリチャージ電圧発
生回路、セルプレート電圧発生回路及び基板電圧発生回
路は、チップの短辺側に配置する。また、ボンディング
用のパッドはチップ外周に配置する。
【００８７】以上のように回路を配置することにより、
先ずロウ系信号によるシリアル系信号への制御は簡単に
なる。それは、ロウ系からシリアル系のそれぞれに対し
て信号を送るのに、特別な配線の必要がなくなるからで
ある。また、シリアル系回路によるシリアルカウンタお
よびカラムパーシャルデコーダへのコントロールは、特
別なバス配線を用いずに行なうことができ、高速化がで
きる。また、バス配線を介することなく直接信号を送る
方式である。このため、バス配線本線が削除でき、チッ
プ面積の増加を抑制することができる。更に、ボンディ
ングパッド用のパッド領域を設けることにより、多様化
するパッケージ要求に対応することができる。
先ずロウ系信号によるシリアル系信号への制御は簡単に
なる。それは、ロウ系からシリアル系のそれぞれに対し
て信号を送るのに、特別な配線の必要がなくなるからで
ある。また、シリアル系回路によるシリアルカウンタお
よびカラムパーシャルデコーダへのコントロールは、特
別なバス配線を用いずに行なうことができ、高速化がで
きる。また、バス配線を介することなく直接信号を送る
方式である。このため、バス配線本線が削除でき、チッ
プ面積の増加を抑制することができる。更に、ボンディ
ングパッド用のパッド領域を設けることにより、多様化
するパッケージ要求に対応することができる。
【００８８】さて、高速動作を行なう場合に問題となる
のが、電源および接地線に誘起されるノイズであり、こ
れにより性能の低下である。これらの問題は電源線と接
地線に対するノイズののり方が異なる場合等に起きやす
い。すなわち、電源線側にはノイズがのり、その電位が
下がっている時に接地線側はノイズに対して安定してい
たとすると、回路にかかる実行的な電圧は、このノイズ
分を差し引いたものとなってしまう。このような状態が
発生すると、回路は低電圧動作させられることになって
しまい、その動作速度は低下する。
のが、電源および接地線に誘起されるノイズであり、こ
れにより性能の低下である。これらの問題は電源線と接
地線に対するノイズののり方が異なる場合等に起きやす
い。すなわち、電源線側にはノイズがのり、その電位が
下がっている時に接地線側はノイズに対して安定してい
たとすると、回路にかかる実行的な電圧は、このノイズ
分を差し引いたものとなってしまう。このような状態が
発生すると、回路は低電圧動作させられることになって
しまい、その動作速度は低下する。
【００８９】以上のような問題に対処するために、従来
から図５０の一般例の説明図に示すように、電源線と接
地線の間にコンデンサを形成して、ノイズの吸収を計っ
てきた。しかしながら、図２示すようにコンデンサ領域
をチップ内部に特別に設けると面積を要し、コンデンサ
容量を増やそうとするとチップ内にデッドスペースを多
く設けなければならず、チップ面積の増大を招いてしま
う。
から図５０の一般例の説明図に示すように、電源線と接
地線の間にコンデンサを形成して、ノイズの吸収を計っ
てきた。しかしながら、図２示すようにコンデンサ領域
をチップ内部に特別に設けると面積を要し、コンデンサ
容量を増やそうとするとチップ内にデッドスペースを多
く設けなければならず、チップ面積の増大を招いてしま
う。
【００９０】以上のようなノイズ対策の問題点に対処す
るために、本発明の半導体記憶装置では図５１に示すよ
うな回路ブロックの配置をとっている。すなわち、図４
９のフロアマップに示した中央部の各部分を図５１に示
すような回路ブロックとし、各ブロックに供給する電源
線Ｖｃｃと接地線Ｖｓｓを図示のように配置する。そし
て、これらの電源線Ｖｃｃと接地線Ｖｓｓの部分には、
図５２の回路配置図に示すようなコンデンサをそれぞれ
作り込む。その結果、一点に集中せず、回路ブロック内
で一様に分布した、電源−接地間のコンデンサを得るこ
とができると同時に、特別なコンデンサ領域を設定しな
くても、電源−接地間コンデンサを形成することが可能
となる。
るために、本発明の半導体記憶装置では図５１に示すよ
うな回路ブロックの配置をとっている。すなわち、図４
９のフロアマップに示した中央部の各部分を図５１に示
すような回路ブロックとし、各ブロックに供給する電源
線Ｖｃｃと接地線Ｖｓｓを図示のように配置する。そし
て、これらの電源線Ｖｃｃと接地線Ｖｓｓの部分には、
図５２の回路配置図に示すようなコンデンサをそれぞれ
作り込む。その結果、一点に集中せず、回路ブロック内
で一様に分布した、電源−接地間のコンデンサを得るこ
とができると同時に、特別なコンデンサ領域を設定しな
くても、電源−接地間コンデンサを形成することが可能
となる。
【００９１】すなわち、本発明の半導体記憶装置の場合
のコンデンサ領域は電源および接地領域と一致してお
り、たとえコンデンサがなくても必要なスペースである
ため、格別にチップ面積の増加を招くこともない。ま
た、コンデンサの分布を調整する際は、コンデンサの内
の一方の電極を切り離し、もう一方の電極と短絡させれ
ばよく、極めて簡単に容量、分布の調整を行なうことが
できる。
のコンデンサ領域は電源および接地領域と一致してお
り、たとえコンデンサがなくても必要なスペースである
ため、格別にチップ面積の増加を招くこともない。ま
た、コンデンサの分布を調整する際は、コンデンサの内
の一方の電極を切り離し、もう一方の電極と短絡させれ
ばよく、極めて簡単に容量、分布の調整を行なうことが
できる。
【００９２】上記したところから明らかなように、本発
明の実施例は、以下のような態様をとる。 Ｉ 制御信号群及びアドレス信号群及び入出力信号群を
有する半導体記憶装置に関するものである。第２の制御
信号（ＣＥ）が活性方向に遷移した後の第１の制御信号
（ＣＬＫ）の活性方向への遷移により、第１のアドレス
信号群（ＲＡ）を取り込む。さらに、第３の制御信号
（ＲＷＬ）が活性方向に遷移した後の第１の制御信号
（ＣＬＫ）の活性方向への遷移により、第２のアドレス
信号群（ＣＡ）及び第４の制御信号（Ｒ／Ｗ）を取り込
む。前記第２のアドレス信号群（ＣＥ）からアクセスが
始まる。前記第４の制御信号（Ｒ／Ｗ）の状態により読
み出し及び書き込みのモードが設定される。前記第１の
制御信号（ＣＬＫ）が活性方向へ遷移するごとに、前記
第２のアドレス信号群（ＣＡ）から第４の制御信号（Ｒ
／Ｗ）の状態に従って読み出しまたは書き込みが順次行
われる。第５の制御信号（ＣＭ）が活性方向に遷移した
後の前記第１の制御信号（ＣＬＫ）の活性方向への遷移
により、読み出しモード時は、出力状態を高インピーダ
ンス状態とし、書き込みモード時は、書き込みデータの
入力を拒否する。第５の制御信号（ＣＭ）が活性状態に
ある間、前記高インピーダンス状態、または書き込みデ
ータの入力拒否が続く。さらに、第５の制御信号（Ｃ
Ｍ）が活性状態にある間は、アドレスの逐次変化は行わ
れない。また、読み出しモード時において、第６の制御
信号（ＮＢＭ，ＮＯＥ，ＮＲＦＳＨ）が第１の状態に遷
移すると、出力状態となり、第６の制御信号が第１の状
態にある間、出力状態が続く。第６の制御信号が第２の
状態に遷移すると、出力状態は高インピーダンス状態に
なり、第６の制御信号が第２の状態にある間、高インピ
ーダンス状態が続く。書き込みモード時において、第６
の制御信号が前記第１の状態に遷移し、この状態が続く
かぎり、書き込みデータは無効なものとなり、書き込み
は行なわれない。第６の制御信号が前記第２の状態に遷
移し、この状態が続くかぎり、書き込み可能状態が続
く。
明の実施例は、以下のような態様をとる。 Ｉ 制御信号群及びアドレス信号群及び入出力信号群を
有する半導体記憶装置に関するものである。第２の制御
信号（ＣＥ）が活性方向に遷移した後の第１の制御信号
（ＣＬＫ）の活性方向への遷移により、第１のアドレス
信号群（ＲＡ）を取り込む。さらに、第３の制御信号
（ＲＷＬ）が活性方向に遷移した後の第１の制御信号
（ＣＬＫ）の活性方向への遷移により、第２のアドレス
信号群（ＣＡ）及び第４の制御信号（Ｒ／Ｗ）を取り込
む。前記第２のアドレス信号群（ＣＥ）からアクセスが
始まる。前記第４の制御信号（Ｒ／Ｗ）の状態により読
み出し及び書き込みのモードが設定される。前記第１の
制御信号（ＣＬＫ）が活性方向へ遷移するごとに、前記
第２のアドレス信号群（ＣＡ）から第４の制御信号（Ｒ
／Ｗ）の状態に従って読み出しまたは書き込みが順次行
われる。第５の制御信号（ＣＭ）が活性方向に遷移した
後の前記第１の制御信号（ＣＬＫ）の活性方向への遷移
により、読み出しモード時は、出力状態を高インピーダ
ンス状態とし、書き込みモード時は、書き込みデータの
入力を拒否する。第５の制御信号（ＣＭ）が活性状態に
ある間、前記高インピーダンス状態、または書き込みデ
ータの入力拒否が続く。さらに、第５の制御信号（Ｃ
Ｍ）が活性状態にある間は、アドレスの逐次変化は行わ
れない。また、読み出しモード時において、第６の制御
信号（ＮＢＭ，ＮＯＥ，ＮＲＦＳＨ）が第１の状態に遷
移すると、出力状態となり、第６の制御信号が第１の状
態にある間、出力状態が続く。第６の制御信号が第２の
状態に遷移すると、出力状態は高インピーダンス状態に
なり、第６の制御信号が第２の状態にある間、高インピ
ーダンス状態が続く。書き込みモード時において、第６
の制御信号が前記第１の状態に遷移し、この状態が続く
かぎり、書き込みデータは無効なものとなり、書き込み
は行なわれない。第６の制御信号が前記第２の状態に遷
移し、この状態が続くかぎり、書き込み可能状態が続
く。
【００９３】 前記第２の制御信号が不活性方向に遷
移した後、前記第１の制御信号が所定の回数だけ活性状
態に遷移した後プリチャージ状態となる。
移した後、前記第１の制御信号が所定の回数だけ活性状
態に遷移した後プリチャージ状態となる。
【００９４】 前記第２の制御信号が不活性方向に遷
移した後、所定の時間の後、第６の制御信号を前記第１
の状態に遷移させると、内部アドレスカウンタ出力に従
ったアドレスがリフレッシュされる。第６の制御信号の
第１の状態と第２の状態の間のトグルにしたがって、順
次、内部アドレスカウンタが変化する。それに従ってリ
フレッシュを順次行う。
移した後、所定の時間の後、第６の制御信号を前記第１
の状態に遷移させると、内部アドレスカウンタ出力に従
ったアドレスがリフレッシュされる。第６の制御信号の
第１の状態と第２の状態の間のトグルにしたがって、順
次、内部アドレスカウンタが変化する。それに従ってリ
フレッシュを順次行う。
【００９５】 前記第２のアドレス信号群の最下位ア
ドレスを用いて内部回路動作をインターリーブする。イ
ンターリーブしたそれぞれを、さらにパイプライン動作
させる。
ドレスを用いて内部回路動作をインターリーブする。イ
ンターリーブしたそれぞれを、さらにパイプライン動作
させる。
【００９６】a) ここで、書き込み動作時において、書
き込み動作全体を複数サイクルに分割して行う。
き込み動作全体を複数サイクルに分割して行う。
【００９７】b) ここで、書き込み動作時において、第
１のサイクルで書き込みデータの取り込み及びデータ取
り込み回路につながる第１のデータ線に書き込みデータ
を出力する動作までを行う。第１のサイクルに続く第２
のサイクルで、前記第１のデータ線に出力された書き込
みデータを、セルアレイに書き込む動作を行う。
１のサイクルで書き込みデータの取り込み及びデータ取
り込み回路につながる第１のデータ線に書き込みデータ
を出力する動作までを行う。第１のサイクルに続く第２
のサイクルで、前記第１のデータ線に出力された書き込
みデータを、セルアレイに書き込む動作を行う。
【００９８】c) ここで、書き込み動作時において、前
記第６の制御信号を書き込みデータと同様に扱う。この
第６の制御信号を取り込んだ結果は、前記インターリー
ブとパイプライン動作により、分割されたサイクル数に
対応して設けられた第６の制御信号用のデータ線に書き
込まれる。この第６の制御信号を取り込んだデータが前
記第２の状態に対応している時に、書き込みデータを書
き込む動作が行なわれる。
記第６の制御信号を書き込みデータと同様に扱う。この
第６の制御信号を取り込んだ結果は、前記インターリー
ブとパイプライン動作により、分割されたサイクル数に
対応して設けられた第６の制御信号用のデータ線に書き
込まれる。この第６の制御信号を取り込んだデータが前
記第２の状態に対応している時に、書き込みデータを書
き込む動作が行なわれる。
【００９９】d) シリアルサイクルの先頭番地がセット
されると、その先頭番地に対応する前記第１のデータ線
につながるデータ取り込み回路のデータ入力経路を導通
状態にする。先頭番地をセットした後の最初のサイクル
で、前記導通状態になっていた先頭番地に対応した経路
を閉じる。先頭番地の次の番地に対応したデータ入力経
路を導通状態にしかつ先頭番地に対応した第１のデータ
線に取り込んでいたデータを出力する。 II 同一の列選択線ブロックから、物理的に同一な列
に、少なくとも２本以上の列選択線が接続される半導体
記憶装置。 III タップアドレス設定サイクル後に、有効なデータ
出力が始まるまでに、ダミーサイクルが入力される。か
つ、アドレスによりデコードされる複数のデータ線を有
する。そのデータ線が、サイクルごとに、順次選択され
る。そのデータが出力回路により出力される。このよう
な半導体装置において、ダミーサイクル後にタップアド
レスのデータ線が選択されるように、タップアドレス設
定時に選択状態になるデータ線を設定する半導体記憶装
置。 IV 回路動作をアドレスの最下位ビットでインターリー
ブし、かつシリアルアドレスカウンタを有する。このよ
うな半導体記憶装置において、インターリーブ動作する
第１のアドレスカウンタと第２のアドレスカウンタにタ
ップアドレスの最下位を除くアドレスがセットされる。
第１のアドレスカウンタ及び第２のアドレスカウンタを
動作させる第１のカウンタ制御信号及び第２のカウンタ
制御が存在する。第１のアドレスカウンタは偶数に対応
し、第２のアドレスカウンタは奇数に対応する。タップ
アドレスがセットされると、アドレスカウンタは動作禁
止状態におかれるものとする。この場合、第２のカウン
タ制御信号が動作した事を受けて、第１のカウンタが、
動作可能状態になる。その後、第１のカウンタが動作し
たことを受けて、第２のカウンタを、動作可能状態にす
る。 V 少なくとも第１の電源線と第２の電源線とを有す
る。第１の電源線の主電源と平行して第２の電源線の主
電源が配置される。それぞれの主電源からのびる従電源
が互いに交互に配置された、半導体記憶装置。ここで、
前記従電源部に第１と第２の電源間容量を造っている。
されると、その先頭番地に対応する前記第１のデータ線
につながるデータ取り込み回路のデータ入力経路を導通
状態にする。先頭番地をセットした後の最初のサイクル
で、前記導通状態になっていた先頭番地に対応した経路
を閉じる。先頭番地の次の番地に対応したデータ入力経
路を導通状態にしかつ先頭番地に対応した第１のデータ
線に取り込んでいたデータを出力する。 II 同一の列選択線ブロックから、物理的に同一な列
に、少なくとも２本以上の列選択線が接続される半導体
記憶装置。 III タップアドレス設定サイクル後に、有効なデータ
出力が始まるまでに、ダミーサイクルが入力される。か
つ、アドレスによりデコードされる複数のデータ線を有
する。そのデータ線が、サイクルごとに、順次選択され
る。そのデータが出力回路により出力される。このよう
な半導体装置において、ダミーサイクル後にタップアド
レスのデータ線が選択されるように、タップアドレス設
定時に選択状態になるデータ線を設定する半導体記憶装
置。 IV 回路動作をアドレスの最下位ビットでインターリー
ブし、かつシリアルアドレスカウンタを有する。このよ
うな半導体記憶装置において、インターリーブ動作する
第１のアドレスカウンタと第２のアドレスカウンタにタ
ップアドレスの最下位を除くアドレスがセットされる。
第１のアドレスカウンタ及び第２のアドレスカウンタを
動作させる第１のカウンタ制御信号及び第２のカウンタ
制御が存在する。第１のアドレスカウンタは偶数に対応
し、第２のアドレスカウンタは奇数に対応する。タップ
アドレスがセットされると、アドレスカウンタは動作禁
止状態におかれるものとする。この場合、第２のカウン
タ制御信号が動作した事を受けて、第１のカウンタが、
動作可能状態になる。その後、第１のカウンタが動作し
たことを受けて、第２のカウンタを、動作可能状態にす
る。 V 少なくとも第１の電源線と第２の電源線とを有す
る。第１の電源線の主電源と平行して第２の電源線の主
電源が配置される。それぞれの主電源からのびる従電源
が互いに交互に配置された、半導体記憶装置。ここで、
前記従電源部に第１と第２の電源間容量を造っている。
【０１００】
【発明の効果】以上述べたように本発明によれば、ＣＰ
Ｕを制御している単一のクロックでメモリを制御できる
ようになり、メモリ制御のためにクロックを加工する必
要がなくなるので、メモリの周辺回路の構成が簡単にな
るばかりでなく、アクセスタイムの高速化を実現するこ
とが可能となり、ＣＰＵの高速化に容易に対応できる半
導体記憶装置を実現できる効果がある。
Ｕを制御している単一のクロックでメモリを制御できる
ようになり、メモリ制御のためにクロックを加工する必
要がなくなるので、メモリの周辺回路の構成が簡単にな
るばかりでなく、アクセスタイムの高速化を実現するこ
とが可能となり、ＣＰＵの高速化に容易に対応できる半
導体記憶装置を実現できる効果がある。
【図１】本発明の一実施例に係る半導体記憶装置のブロ
ック図である。
ック図である。
【図２】図１の構成におけるリード＆リードの動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図３】図１の構成におけるライト＆ライトの動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図４】図１の構成におけるリード＆ライトの動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図５】図１の構成におけるチップイネーブルリフレッ
シュサイクルの動作を説明するためのタイミングチャー
トである。
シュサイクルの動作を説明するためのタイミングチャー
トである。
【図６】図１の構成におけるオートリフレッシュサイク
ルの動作を説明するためのタイミングチャートである。
ルの動作を説明するためのタイミングチャートである。
【図７】本発明を４メガＤＲＡＭに適用した場合のアド
レスマップ図である。
レスマップ図である。
【図８】カラムセレクトラインとアドレスの物理的位置
関係の説明図である。
関係の説明図である。
【図９】データの流れを説明するための回路のブロック
図である。
図である。
【図１０】図９のブロックにおけるタップアドレスの説
明図である。
明図である。
【図１１】シリアル系のシステムのコントロールブロッ
ク図である。
ク図である。
【図１２】図１１の構成におけるリードモード時のタイ
ミングチャートである。
ミングチャートである。
【図１３】図１１の構成におけるライトモード時のタイ
ミングチャートである。
ミングチャートである。
【図１４】図１１の構成におけるカウンタの動作説明図
である。
である。
【図１５】基本単周期信号ＳＡ／Ｂの発生回路の構成図
である。
である。
【図１６】図１５の回路の動作説明図である。
【図１７】基本単周期信号ＳＡ／Ｂの発生コントロール
回路の構成図である。
回路の構成図である。
【図１８】倍周期基本信号ＳＣＡ／Ｂの発生回路の構成
図である。
図である。
【図１９】図１８の初期化コントロール回路の構成図で
ある。
ある。
【図２０】図１８の回路の動作説明図である。
【図２１】図１８の回路の動作説明図である。
【図２２】シリアル遷移領域信号発生回路の構成図であ
る。
る。
【図２３】図２２の回路の動作説明図である。
【図２４】カラムセレクトラインドライバ信号の発生回
路の構成図である。
路の構成図である。
【図２５】図２４の回路の動作説明図である。
【図２６】ＤＱバッファコントロール信号の発生回路の
構成図である。
構成図である。
【図２７】図２６の回路の動作説明図である。
【図２８】図２６の回路の動作説明図である。
【図２９】デコード回路の構成図である。
【図３０】デコード回路の構成図である。
【図３１】図２９、図３０の回路の動作説明図である。
【図３２】図２９、図３０の回路の動作説明図である。
【図３３】図２９、図３０の回路の動作説明図である。
【図３４】ＤＱ線イコライズ信号の１つの発生回路の構
成図である。
成図である。
【図３５】ＤＱ線イコライズ信号の他の１つの発生回路
の構成図である。
の構成図である。
【図３６】図３４の回路の動作説明図である。
【図３７】図３５の回路の動作説明図である。
【図３８】アドレスカウンタのコントロール信号発生回
路の構成図である。
路の構成図である。
【図３９】図３８の回路の動作説明図である。
【図４０】アドレスセレクタの構成図である。
【図４１】タップアドレスコントロール回路の構成図
【図４２】図４０、図４１の構成に適用される信号ＷＡ
の発生回路の構成図である。
の発生回路の構成図である。
【図４３】図４０、図４１の構成に適用される信号ＲＢ
の発生回路の構成図である。
の発生回路の構成図である。
【図４４】図４０、図４１の構成に適用される信号ＲＣ
の発生回路の構成図である。
の発生回路の構成図である。
【図４５】図４０、図４１の構成に適用されるトランス
ファーゲートの構成図である。
ファーゲートの構成図である。
【図４６】図４０、図４１の回路の動作の説明図であ
る。
る。
【図４７】図４０、図４１の回路の動作の説明図であ
る。
る。
【図４８】図４０、図４１の回路の動作の説明図であ
る。
る。
【図４９】各回路系を配置したフロアマップ図である。
【図５０】ノイズ対策の一般例の説明図である。
【図５１】ノイズ対応の回路ブロックの配置図である。
【図５２】電源線Ｖｃｃと接地線Ｖｓｓの部分へのコン
デンサの回路配置図である。
デンサの回路配置図である。
【図５３】基本単周期信号Ａ発生のコントロール信号発
生回路の構成図である。
生回路の構成図である。
【図５４】基本単周期信号Ａの発生回路の構成図であ
る。
る。
１ 制御回路 ２ 入出力回路 ３、４ ロウアドレスデコーダ ５、６ ロウアドレス回路 ７、８ カラムアドレスシリアル制御回路 ９、１０ カラムアドレスカウンタ １１、１２ カラムアドレスデコーダ １３、１４、１５、１６ 入出力バッファ １７、１８ メモリセルアレイ
Claims (18)
- 【請求項１】互いに独立に構成された複数のメモリセル
アレイと、 前記各メモリセルアレイにロウアドレスを指定するロウ
アドレス手段と、 前記各メモリセルアレイに、シリアルに、カラムアドレ
スを指定するカラムアドレス手段と、 前記メモリセルアレイへの入出力データを保持する複数
の入出力バッファと、 クロック信号と制御信号群とに基づき、アドレス信号群
を、前記ロウアドレス手段と前記カラムアドレス手段に
与える、アドレス制御手段と、 前記アドレス制御手段の動作に伴い前記入出力バッファ
手段をパイプライン動作させる入出力制御手段と、 を備えることを特徴とする半導体記憶装置。 - 【請求項２】互いに独立に構成された複数のメモリセル
アレイと、 前記各メモリセルアレイにロウアドレスを指定するロウ
アドレス手段と、 前記各メモリセルアレイに、シリアルに、カラムアドレ
スを指定するカラムアドレス手段と、 前記メモリセルアレイへの入出力データを保持する複数
の入出力バッファ手段と、 クロック信号と制御信号群とに基づき、アドレス信号群
を、前記ロウアドレス手段と前記カラムアドレス手段に
与え、前記メモリセルアレイへの動作を、インターリー
ブする、アドレス制御手段と、 前記アドレス制御手段の動作に伴い、前記入出力バッフ
ァ手段を、パイプライン動作させる、入出力制御手段
と、 を備えることを特徴とする半導体記憶装置。 - 【請求項３】互いに独立に構成された複数のメモリセル
アレイと、 前記各メモリセルアレイにロウアドレスを指定するロウ
アドレス手段と、 前記各メモリセルアレイにシリアルにカラムアドレスを
指定するカラムアドレス手段と、 前記メモリセルアレイへの入出力データを保持する複数
の入出力バッファ手段と、 クロック信号と制御信号群とに基づき、遷移信号群を発
生し入力されるアドレス信号群を、前記ロウアドレス手
段と前記カラムアドレス手段に与え、前記メモリセルア
レイへの動作を、前記遷移信号群に基づいて、インター
リーブする、アドレス制御手段と、 前記アドレス制御手段の動作に伴いて、前記入出力バッ
ファ手段を、パイプライン動作させる、入出力制御手段
と、 を備えることを特徴とする半導体記憶装置。 - 【請求項４】互いに独立に構成された複数のメモリセル
アレイと、 前記各メモリセルアレイにロウアドレスを指定するロウ
アドレス手段と、 前記各メモリセルアレイにシリアルに複数系統のカラム
アドレスを指定するカラムアドレス手段と、 前記メモリセルアレイへの入出力データを保持する複数
の入出力バッファ手段と、 クロック信号と制御信号群に基づき、アドレス信号群
を、前記ロウアドレス手段と前記カラムアドレス手段に
与えるアドレス制御手段と、 前記アドレス制御手段の動作に伴い、前記入出力バッフ
ァ手段を、パイプライン動作させる、入出力制御手段
と、 を備えることを特徴とする半導体記憶装置。 - 【請求項５】半導体基板上に櫛状に配置される、互いに
独立に構成された複数のメモリセルアレイと、 前記メモリセルアレイにロウアドレスを指定するべく、
前記各メモリセルアレイに隣接して配置される、ロウア
ドレス手段と、 前記各メモリセルアレイにシリアルにカラムアドレスを
指定するべく、前記複数のメモリセルアレイの間で共有
されるカラムアドレス手段と、 前記メモリセルアレイへの入出力データを保持するべ
く、前記各メモリセルアレイに隣接して配置される、複
数の入出力バッファ手段と、 クロック信号と制御信号群に基づき、アドレス信号群
を、前記ロウアドレス手段と前記カラムアドレス手段に
与えるべく、前記複数のメモリセルアレイの間で共有さ
れる、アドレス制御手段と、 前記アドレス制御手段の動作に伴い、前記入出力バッフ
ァ手段を、パイプライン動作させるべく、前記各入出力
バッファ手段に隣接して配置される、入出力制御手段
と、 を備えることを特徴とする半導体記憶装置。 - 【請求項６】互いに独立に構成された複数のメモリセル
アレイと、 前記各メモリセルアレイにロウアドレスを指定するロウ
アドレス手段と、 前記各メモリセルアレイに、シリアルに、カラムアドレ
スを指定するカラムアドレス手段と、 前記メモリセルアレイへの入出力信号群を保持する複数
の入出力バッファと、 第１乃至第６の制御信号を有する制御信号群に基づき、
第１及び第２のアドレス信号群を、前記ロウアドレス手
段と前記カラムアドレス手段に与える、アドレス制御手
段と、 前記アドレス制御手段の動作に伴い前記入出力バッファ
手段を動作させる、入出力制御手段と、 を備え、 前記第１乃至第６の制御信号により、 第２の制御信号が活性方向に遷移した後の第１の制御信
号の活性方向への遷移により、第１のアドレス信号群を
取り込み、 さらに、第３の制御信号が活性方向に遷移した後に第１
の制御信号の活性方向への遷移により第２のアドレス信
号群及び第４の制御信号を取り込み、 前記第２のアドレス信号群からアクセスが始まり、 前記第４の制御信号の状態により読み出し及び書き込み
のモードが設定され、 前記第１の制御信号が活性方向へ遷移するごとに、前記
第２のアドレス信号群から第４の制御信号の状態に従っ
て読み出しまたは書き込みが順次行われ、 第５の制御信号が活性方向に遷移した後の前記第１の制
御信号の活性方向への遷移により、読み出しモード時は
出力状態を高インピーダンス状態とし、書き込みモード
時は書き込みデータの入力を拒否し、 第５の制御信号が活性状態にある間前記高インピーダン
ス状態または書き込みデータの入力拒否が続き、 さらに、第５の制御信号が活性状態にある間はアドレス
の逐次変化は行われず、 また、読み出しモード時において第６の制御信号が第１
の状態に遷移すると出力状態となり、第６の制御信号が
第１の状態にある間出力状態が続き、 第６の制御信号が第２の状態に遷移すると、出力状態は
高インピーダンス状態になり、第６の制御信号が第２の
状態にある間、高インピーダンス状態が続き、 書き込みモード時において第６の制御信号が前記第１の
状態に遷移しこの状態が続くかぎり、書き込みデータは
無効なものとなり、書き込みは行なわれず、 第６の制御信号が前記第２の状態に遷移しこの状態が続
くかぎり書き込み可能状態が続く、 ように制御が行われる半導体記憶装置。 - 【請求項７】前記第２の制御信号が不活性方向に遷移し
た後、前記第１の制御信号が所定の回数だけ活性状態に
遷移した後プリチャージ状態とする制御が行われる請求
項６記載の半導体記憶装置。 - 【請求項８】前記第２の制御信号が不活性方向に遷移し
た後、所定の時間の後に第６の制御信号を前記第１の状
態に遷移させると、内部アドレスカウンタ出力に従った
アドレスがリフレッシュされ、第６の制御信号の第１の
状態と第２の状態の間のトグルにしたがって、順次、内
部アドレスカウンタが変化し、それに従って順次リフレ
ッシュを行うように制御される、請求項６記載の半導体
記憶装置。 - 【請求項９】前記第２のアドレス信号群の最下位アドレ
スを用いて内部回路動作をインターリーブし、インター
リーブしたそれぞれをさらにパイプライン動作させるよ
うに制御する請求項６記載の半導体記憶装置。 - 【請求項１０】書き込み動作時において、書き込み動作
全体を複数サイクルに分割して行う、請求項９記載の半
導体記憶装置。 - 【請求項１１】書き込み動作時において、第１のサイク
ルで、書き込みデータの取り込み動作、及び、データ取
り込み回路につながる第１のデータ線に書き込みデータ
を出力する動作までを行い、第１のサイクルに続く第２
のサイクルで、前記第１のデータ線に出力された書き込
みデータを、セルアレイに書き込む動作を行う、請求項
１０記載の半導体記憶装置。 - 【請求項１２】書き込み動作時において、前記第６の制
御信号を書き込みデータと同様に扱い、この第６の制御
信号を取り込んだ結果は、前記インターリーブとパイプ
ライン動作により分割されたサイクル数に対応して設け
られた第６の制御信号用のデータ線に書き込まれ、この
第６の制御信号を取り込んだデータが前記第２の状態に
対応している時に、書き込みデータを書き込む動作が行
なわれる、請求項９記載の半導体記憶装置。 - 【請求項１３】同一の列選択線ブロックから、物理的に
同一な列に、少なくとも２本以上の列選択線が接続され
ている、請求項６記載の半導体記憶装置。 - 【請求項１４】シリアルサイクルの先頭番地がセットさ
れると、その先頭番地に対応する前記第１のデータ線に
つながるデータ取り込み回路のデータ入力経路を導通状
態にし、先頭番地をセットした後の最初のサイクルで、
前記導通状態になっていた先頭番地に対応した経路を閉
じ、先頭番地の次の番地に対応したデータ入力経路を導
通状態にしかつ先頭番地に対応した第１のデータ線に取
り込んでいたデータを出力するように制御される請求項
９記載の半導体記憶装置。 - 【請求項１５】タップアドレス設定サイクル後、有効な
データ出力が始まるまでに、ダミーサイクルが入力され
かつアドレスによりデコードされる複数のデータ線を有
し、そのデータ線がサイクルごとに順次選択され、その
データが出力回路により出力され、ダミーサイクル後に
タップアドレスのデータ線が選択されるように、タップ
アドレス設定時に選択状態になるデータ線を設定する、
請求項６記載の半導体記憶装置。 - 【請求項１６】回路動作をアドレスの最下位ビットでイ
ンターリーブし、かつシリアルアドレスカウンタを有
し、インターリーブ動作する第１のアドレスカウンタと
第２のアドレスカウンタにタップアドレスの最下位を除
くアドレスがセットされ、第１のアドレスカウンタ及び
第２のアドレスカウンタを動作させる第１のカウンタ制
御信号及び第２のカウンタ制御が存在し、第１のアドレ
スカウンタは偶数に対応し、第２のアドレスカウンタは
奇数に対応し、タップアドレスがセットによりアドレス
カウンタは動作禁止状態におかれ、第２のカウンタ制御
信号が動作した事を受けて第１のカウンタが動作可能状
態になり、その後、第１のカウンタが動作したことを受
けて第２のカウンタを動作可能状態にするように制御さ
れる、請求項６記載の半導体記憶装置。 - 【請求項１７】少なくとも第１の電源線と第２の電源線
とを有し、第１の電源線の主電源と平行して第２の電源
線の主電源が配置され、それぞれの主電源からのびる従
電源が互いに交互に配置されている請求項６記載の半導
体記憶装置。 - 【請求項１８】前記従電源部に第１と第２の電源間容量
を形成した請求項１７記載の半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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