JPH05324700A

JPH05324700A - 行列乗算装置

Info

Publication number: JPH05324700A
Application number: JP4125767A
Authority: JP
Inventors: Noriaki Otake; 紀明大竹; Takahiro Sakurai; 隆博桜井
Original assignee: N T T DATA TSUSHIN KK; NTT Data Communications Systems Corp
Current assignee: N T T DATA TSUSHIN KK; NTT Data Group Corp
Priority date: 1992-05-19
Filing date: 1992-05-19
Publication date: 1993-12-07

Abstract

(57)【要約】【目的】行列の乗算処理における処理装置と記憶装置
間のデータ転送回数を削減し、行列乗算の高速化を図
る。【構成】記憶装置に格納されている第１および第２の
二つの行列の乗算を行ない、この乗算結果を、記憶装置
に書き込む行列乗算装置であり、記憶装置から読み出し
た第１の行列の一つの要素毎に、この要素に対応する第
２の行列の全ての乗算要素を、記憶装置から順次に読み
出し、それぞれの掛け算を行ない、第１の行列の同列の
各要素に対応する掛け算結果を累積加算する行列演算回
路を設け、この行列演算回路の加算結果を、記憶装置に
書き込む行列乗算装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータに用いら
れ、行列乗算を行なう行列乗算装置に係わり、特に、行
列の乗算を高速に行なうのに好適な行列乗算装置に関す
るものである。

【０００２】

【従来の技術】コンピュータで科学技術計算などを処理
する場合、行列計算の処理に、多大の処理時間を費や
す。この行列計算の中には、行列の乗算も頻繁に出現す
る。このような行列の乗算を行なうコンピュータに関し
て、以下の図１０〜図１３を用いて説明する。

【０００３】図１０は、行列の乗算の表記形態を示す説
明図であり、図１１は、従来のコンピュータによる行列
の乗算手順を示す説明図である。行列Ａ（ｌ×ｍ）と行
列Ｂ（ｍ×ｎ）、および、その行列Ａと行列Ｂの積を行
列Ｃ（ｌ×ｎ）、また、行列Ａ、Ｂ、Ｃのｉ行ｊ列の要
素を、それぞれ、ａｉｊ、ｂｉｊ、ｃｉｊとすると、行
列の乗算は、図１０に示す表記形態で表現される。コン
ピュータで、行列Ａと行列Ｂの乗算を行ない、行列Ｃを
算出する場合、行列Ａ、Ｂ、Ｃの各要素のデータは、記
憶装置（メモリなど）に格納される。行列Ｃの一つの要
素ｃｉｊを求めるには、次の式（１）に示すように、図
１１において、枠で囲まれた行列の部分に着目して、行
列Ａの要素ａｉｋ（ｋ＝１〜ｍ）と、行列Ｂの要素ｂｋ
ｊ（ｋ＝１〜ｍ）のそれぞれ対応する要素どうしの乗算
を行ない、その乗算結果を累積加算する。

【０００４】ここで、累積加算の途中結果を、計算が終
了する毎に、記憶装置に書き戻すのでは性能が上がらな
いので、処理装置（プロセッサなど）内のレジスタを使
用して、累積加算の途中結果を格納する。しかし、累積
加算の途中結果を格納するためのレジスタなどには制限
があるので、通常は、次の図１２、および、図１３で説
明するように、行列Ｃの要素を、一つずつ、逐次求めて
いく。

【０００５】図１２は、従来の行列乗算を行なう処理装
置の構成を示すブロック図である。処理装置１１１は、
記憶装置１１０に記憶してある行列Ａの要素１１２、お
よび、行列Ｂの要素１１３のそれぞれを読み出して格納
する行列Ａ格納領域１１４、および、行列Ｂ格納領域１
１５などからなるレジスタ群１１６と、このレジスタ群
１１６を用いて、行列Ａと行列Ｂとの行列乗算を行な
い、その結果、すなわち、行列Ｃの要素１１７を、記憶
装置１１０に書き込む演算器１１８により構成されてい
る。尚、レジスタ群１１６には、演算器１１８による各
行列Ａの要素１１２と行列Ｂの要素１１３のそれぞれの
乗算の結果を格納する乗算結果格納領域１１９と、演算
器１１８による乗算結果の累積加算の結果を格納する加
算結果格納領域１２０が設けられている。このような構
成の処理装置による行列Ｃの一つの要素ｃｉｊを求める
時の動作を、次の図１３を用いて説明する。

【０００６】図１３は、図１２における処理装置の行列
乗算の動作を示すフローチャートである。まず、記憶装
置に格納されている行列Ａの要素ａｉｋを、図１２のレ
ジスタ群１１６の行列Ａ格納領域１１４に読み出す（ス
テップ１２０１）。次に、記憶装置に格納されている行
列Ｂの要素ｂｋｊを、図１２のレジスタ群１１６の行列
Ｂ格納領域１１５に読み出す（ステップ１２０２）。そ
して、行列Ａ格納領域の内容と、行列Ｂ格納領域の内容
を、図１２の演算器１１８で掛け算し、その結果を、図
１２の乗算結果格納領域１１９に格納する（ステップ１
２０３）。この乗算結果格納領域の内容と、（ｋ−１）
回目までの累積加算結果を格納している図１２の加算結
果格納領域１２０の内容を、図１２の演算器１１８で、
足し算して、その結果を、図１２の加算結果格納領域１
２０に書き戻す（ステップ１２０４）。この処理を、ｍ
回繰り返した後に（ステップ１２０５）、図１２の加算
結果格納領域１２０の内容を、行列Ｃの要素Ｃｉｊとし
て、図１２の記憶装置１１０に書き込む（ステップ１２
０６）。

【０００７】そして、この処理を、行列Ｃの要素数（ｌ
×ｎ）回繰り返して、行列Ｃ全体を求める。その結果、
行列Ｃ全体を求めるためには、２ｍ×ｌ×ｎ回の記憶装
置からの行列要素の読み出しと、ｍ×ｌ×ｎ回の乗算演
算、ｍ×ｌ×ｎ回の加算演算、および、ｌ×ｎ回の記憶
装置への行列要素の書き込みの処理が必要になる。ま
た、コンピュータ上では、プログラム（ソフトウェア）
は、命令語に展開され、記憶装置に格納されている。そ
のため、上述の例では、記憶装置から（４ｍ＋１）×ｌ
×ｎ回の命令語の読み出しが必要になる。尚、アドレス
の更新、及び、ループ回数制御の命令語の読み出し回数
は含んでいない。

【０００８】このように、処理装置内部の演算より多く
の記憶装置へのアクセスがある。現状では、処理装置の
処理能力は、記憶装置と処理装置間のデータ転送能力よ
り高いので、全体の処理時間は、記憶装置と処理装置間
のデータ転送能力によって決定される。これは、フォン
ノイマンのボトルネックとよばれている部分である。

【０００９】このボトルネックを解消するために、例え
ば、スーパーコンピュータなどにおいては、ベクトル命
令の概念を採用している。このベクトル命令は、決まっ
た手順の繰り返しで処理するデータの転送と演算を、一
つの命令で指定するものである。現在のスーパーコンピ
ュータのアーキテクチャは、全て、このベクトル命令を
持っていることが特徴であり、これにより、行列演算な
どの高速化を図っている。尚、このベクトル命令に対し
て、通常のコンピュータの一つの命令をスカラー命令と
いう。

【００１０】また、スーパーコンピュータなどでは、記
憶装置とのデータ転送能力を、最大限に発揮できるよう
に、高速演算技術を採用している。このような高速化を
図る高速演算技術には、パイプライン処理や並列演算が
ある。さらに、昨今のデバイス技術の進歩により、大容
量の記憶装置（メモリなど）を、処理装置（プロセッサ
など）内部に格納できるようになり、記憶装置への高速
データ転送が可能となり、処理時間の短縮が図られてい
る。

【００１１】尚、このようなパイプライン処理やベクト
ル命令などの処理装置の高速化技術に関しては、例え
ば、電子情報通信学会編「電子情報通信ハンドブック」
（１９８８年、オーム社発行）の第１６２７頁から第１
６３２頁に記載されている。

【００１２】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、行列の乗算を行なう場合に、処
理装置と記憶装置間のデータ転送回数が非常に多く、デ
ータ転送が、処理時間の多くを占めてしまい、高速な処
理を行なうことができない点である。本発明の目的は、
これら従来技術の課題を解決し、処理装置と記憶装置間
のデータ転送回数を削減し、かつ、パイプライン処理技
術、及び、並列演算技術の併用を容易とし、高速な行列
の乗算を可能とする行列乗算装置を提供することであ
る。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の行列乗算装置は、（１）記憶装置に格納さ
れている第１および第２の二つの行列の乗算を行ない、
この乗算結果を、記憶装置に書き込む行列乗算装置であ
り、記憶装置から読み出した第１の行列の一つの要素毎
に、この要素に対応する第２の行列の全ての乗算要素
を、記憶装置から順次に読み出し、それぞれの掛け算を
行ない、第１の行列の各要素に対応する掛け算結果を累
積して加算する行列演算回路を設け、この行列演算回路
の加算結果を、記憶装置に書き込むことを特徴とする。
また、（２）上記（１）に記載の行列乗算装置におい
て、行列演算回路は、記憶装置から第１の行列の一つの
要素を読み出す第１の行列読み出し回路と、この第１の
行列読み出し回路で読み出した要素に対応する第２の行
列の全ての乗算要素を、記憶装置から順次に読み出す第
２の行列読み出し回路と、この第２の行列読み出し回路
で順次に読み出す各乗算要素と、第１の行列読み出し回
路で読み出した一つの要素との掛け算を、順次に行なう
乗算回路と、この乗算回路により、第１の行列読み出し
回路と第２の行列読み出し回路で順次に読み出す各要素
に対応して算出されたそれぞれの掛け算結果を、順次に
累積加算する加算回路とを具備し、この加算回路の加算
結果を、記憶装置に書き込むことを特徴とする。また、
（３）上記（２）に記載の行列乗算装置において、第１
の行列読み出し回路は、第１の行列の同じ列の要素群か
ら、一つの要素を順次に読み出すことを特徴とする。ま
た、（４）上記（２）に記載の行列乗算装置において、
第１の行列読み出し回路は、第１の行列の同じ行の要素
群から、一つの要素を順次に読み出すことを特徴とす
る。また、（５）上記（２）から（４）のいずれかに記
載の行列乗算装置において、第２の行列読み出し回路
は、第２の行列の同じ列の要素群から、乗算要素を順次
に読み出すことを特徴とする。また、（６）上記（２）
から（４）のいずれかに記載の行列乗算装置において、
第２の行列読み出し回路は、第２の行列の同じ行の要素
群から、乗算要素を順次に読み出すことを特徴とする。
また、（７）上記（１）から（６）のいずれかに記載の
行列乗算装置において、行列演算回路は、加算結果を格
納する部分加算結果格納回路を具備し、この部分加算結
果格納回路に格納した加算結果が、それぞれ対応する要
素間の行列乗算を全て完了した時点で、この加算結果
を、記憶装置に順次に書き込むことを特徴とする。ま
た、（８）上記（１）から（６）のいずれかに記載の行
列乗算装置において、行列演算回路は、全ての要素間の
行列乗算を完了するまで、加算結果を格納する全加算結
果格納回路を具備し、全ての要素間の行列乗算を完了し
た時点で、この全加算結果格納回路に格納した全ての加
算結果を、まとめて、記憶装置に書き込むことを特徴と
する。また、（９）上記（１）から（８）のいずれかに
記載の行列乗算装置において、少なくとも、行列演算回
路による第２の行列の各要素の記憶装置からの読み出し
と、乗算および加算とを含む動作を、パイプライン処理
する制御回路を具備することを特徴とする。また、（１
０）上記（１）から（９）のいずれかに記載の行列乗算
装置において、記憶装置に格納されている第１および第
２の二つの行列の乗算を、任意に分割された単位で、そ
れぞれ、並列に行なう複数個の行列演算回路を設けるこ
とを特徴とする。

【００１４】

【作用】本発明においては、行列乗算装置は、第１の行
列の一つの要素毎に、対応する第２の行列の全ての乗算
要素を読み出して、行列の各要素の乗算を行なう。そし
て、第１の行列の同列の各要素のそれぞれの乗算結果
を、累積して加算する。このことにより、第１の行列の
要素の記憶装置からの読み出し回数を削減することがで
きる。さらに、行列乗算装置内でパイプライン処理を行
なうことにより、行列の乗算を高速に処理できる。ま
た、行列演算回路を複数個設け、それぞれ並列に使用す
ることにより、さらに、行列乗算処理を高速化すること
ができる。

【００１５】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明を施した行列乗算装置の本発
明に係わる構成の第１の実施例を示すブロック図であ
る。本実施例の行列乗算装置１１は、記憶装置１から、
本発明の第２の行列としての行列Ａの要素１ａを読み出
して格納する本発明の第２の行列読み出し回路としての
行列Ａ格納回路３と、記憶装置１から、本発明の第１の
行列としての行列Ｂの要素１ｂを読み出して格納する本
発明の第１の行列読み出し回路としての行列Ｂ格納回路
２と、これらの行列Ａ格納回路３および行列Ｂ格納回路
２の内容を掛け算する本発明に係わる乗算回路４と、こ
の乗算回路４によって掛け算された結果を格納する乗算
結果格納回路５と、行列計算において求める行列の全て
の要素の累積加算の途中結果を格納する本発明に係わる
全加算結果格納回路９と、この全加算結果格納回路９の
内容を読み出して格納する加算結果格納回路６と、この
加算結果格納回路６の内容と、乗算結果格納回路５の内
容とを足し算する本発明に係わる加算回路７と、この加
算回路７によって足し算された結果を、全加算結果格納
回路９に書き込む前に、一時的に格納する仮加算格納回
路８と、行列乗算装置１１の全体制御と、記憶装置１へ
のアクセス制御、および、本発明に係わるパイプライン
処理制御などを行なう制御回路１０とにより構成されて
いる。尚、この制御回路１０を除く各回路により、本発
明の行列演算回路が構成され、その乗算結果である行列
Ｃの要素１ｃは、制御回路１０の制御に基づき、記憶装
置１に書き込まれる。

【００１６】このような構成により、本実施例の行列乗
算装置１１は、行列Ａと行列Ｂとの乗算において、行列
の要素の記憶装置１からの読み出し回数を削減し、高速
化することができる。以下、図２〜図４に示す行列の乗
算式を用いて、行列乗算装置１１の動作を説明する。
尚、行列の乗算（Ｃ＝ＡＢ）の行列Ｃの各要素の計算において、行列Ｃのｊ列の要素を算出する場合を用いて
説明する。

【００１７】図２〜図４は、それぞれ、図１における行
列乗算装置の本発明に係わる行列の乗算手順の一実施例
を示す説明図である。まず、図２に示すように、各行列
Ａ、Ｂ、Ｃに対して、枠で囲まれた部分に着目する。す
なわち、行列Ｂの一つの要素ｂ１ｊと、行列Ａの要素ａ
ｋ１（ｋ＝１〜ｌ）を、図１の乗算回路４で逐次掛け算
し、その結果を、図１の乗算結果格納回路５に格納す
る。そして、その乗算結果と、図１の全加算結果格納回
路９から加算結果格納回路６に読み出した内容（初期値
は「０」）とを、図１の加算回路７で加算して、その結
果を、一時的に、図１の仮加算結果格納回路８に格納し
た後、図１の全加算結果格納回路９に書き込む。

【００１８】次に、図３に示すように、各行列Ａ、Ｂ、
Ｃに対して、枠で囲まれた部分に着目する。すなわち、
行列Ｂの一つの要素ｂ２ｊと、行列Ａの要素ａｋ２（ｋ
＝１〜ｌ）を、図１の乗算回路４で逐次掛け算し、その
結果を、図１の乗算結果格納回路５に格納する。そし
て、その乗算結果と、図１の全加算結果格納回路９から
加算結果格納回路６に読み出した内容とを、図１の加算
回路７で加算して、その結果を、一時的に、図１の仮加
算結果格納回路８に格納した後、図１の全加算結果格納
回路９に書き込む。

【００１９】このように、ｉ回目の処理は、図４に示す
ように、各行列Ａ、Ｂ、Ｃに対して、枠で囲まれた部分
に着目して、行列Ｂの一つの要素ｂｉｊと、行列Ａの要
素ａｋｉ（＝ｊ）（ｋ＝１〜ｌ）を、図１の乗算回路４
で逐次掛け算し、その結果を、図１の乗算結果格納回路
５に格納し、その乗算結果と、図１の全加算結果格納回
路９から加算結果格納回路６に読み出した内容（（ｉ−
１）回目までの累積加算結果）とを、図１の加算回路７
で加算して、その結果を、一時的に、図１の仮加算結果
格納回路８に格納した後、図１の全加算結果格納回路９
に書き込む。このような処理を、行列Ｃの列の数（ｎ
回）繰り返して行列Ｃ全体が求められる。

【００２０】次に、図５、および、図６を用いて、図１
の行列乗算装置１１の動作を、さらに詳しく説明する。
図５、および、図６は、図１における行列乗算装置の本
発明に係わる動作の一実施例を示すフローチャートであ
る。まず、図５に示すように、記憶装置に格納されてい
る行列Ｂの要素ｂｋｊを、図１の行列Ｂ格納回路２に読
み出す（ステップ５０１）。次に、記憶装置に格納され
ている行列Ａの要素ａｉｊを、図１の行列Ａ格納回路３
に読み出す（ステップ５０２）。そして、行列Ａ格納回
路の内容と、行列Ｂ格納回路の内容を、図１の乗算回路
４で掛け算する（ステップ５０３）。その掛け算の結果
を、図１の乗算結果格納回路５に格納する（ステップ５
０４）。

【００２１】次に、累積加算結果を格納している図１の
全加算結果格納回路９から、（ｋ−１）回目までの加算
結果を、図１の加算結果格納回路６に読みだす（ステッ
プ５０５）。この加算結果格納回路の内容と、ステップ
５０３において格納した乗算結果格納回路の内容とを、
図１の加算回路７で足し算する（ステップ５０６）。そ
して、その加算結果を、図１の仮加算結果格納回路８に
書き込み（ステップ５０７）、さらに、この仮加算結果
格納回路の内容を、図１の全加算結果格納回路９に書き
込む（ステップ５０８）。

【００２２】そして、図６に示すように、ステップ５０
２〜５０８のループを、ｌ回繰り返し（ステップ５０
９）、行列Ｂの一つの要素、例えば、図２に示すよう
に、要素ｂ１ｊと、この要素ｂ１ｊに対応する行列Ａの
全ての乗算要素（ａ１１〜ａｌ１）との乗算を行ない、
要素ｂ１ｊに対する行列Ｃの各要素（ｃ１ｊ〜ｃｌｊ）
を得る。このようにして、行列Ｂの一つの要素に対応し
て、行列Ｃの各要素を得たならば、ステップ５０１に戻
り、次の行列Ｂの一要素、例えば、図３に示す要素ｂ２
ｊを読み出し、以下、ステップ５０１〜５０８のループ
を、ｌ回繰り返す。このことにより、要素ｂ１ｊに対す
る行列Ｃの各要素（ｃ１ｊ〜ｃｌｊ）と、要素ｂ２ｊに
対する行列Ｃの各要素（ｃ１ｊ〜ｃｌｊ）との累積結果
を得ることができる。

【００２３】次の行列Ｂの要素に対しても、同様の処理
を繰り返し、ステップ５０１〜５０９のループを、ｍ回
繰り返す（ステップ５１０）。このことにより、行列Ｂ
の一つの列の全要素、例えば、図２〜図４における各要
素（ｂ１ｊ〜ｂｍｊ）に対する行列Ａの各乗算要素（ａ
１１〜ａｌｍ）の乗算と累積加算を行ない、行列Ｃの一
つの列の全要素（ｃ１ｊ〜ｃｌｊ）を得ることができ
る。このようにして、行列Ｂの一つの列の全要素に対応
して、行列Ｃの一列分の全要素を得たならば、ステップ
５０１に戻り、行列Ｂの次の列の一要素、例えば、図２
〜図４に示す要素ｂ１ｎを読み出す。

【００２４】以下、ステップ５０２〜５０８のループの
ｌ回の繰り返しと、ステップ５０１〜５０９のループの
ｍ回の繰り返しを行ない、行列Ｂの次の列の全要素に対
応して、行列Ｃの一つの列の全要素（ｃ１ｎ〜ｃｌｎ）
を得ることができる。そして、行列Ａと行列Ｂの各要素
に対して、ステップ５０２〜５０８のループのｌ回の繰
り返しと、ステップ５０１〜５０９のループのｍ回の繰
り返しを、ｎ回繰り返すことにより（ステップ５１
１）、行列Ｃの全ての要素（ｃ１１〜ｃｌｎ）を得るこ
とができる。

【００２５】このようにして図１の全加算結果格納回路
９に格納された行列Ｃの全ての要素（ｃ１１〜ｃｌｎ）
を、記憶装置に書き込む（ステップ５１２）み、処理を
終了する。この結果、ｍ×（ｌ＋１）×ｎ回の記憶装置
からの行列要素の読み出しと、ｍ×ｌ×ｎ回の乗算演算
および加算演算、そして、ｌ×ｎ回の記憶装置への行列
要素の書き込みとなり、従来技術に比較して、記憶装置
からの行列の要素の読み出し回数を削減することができ
る。すなわち、従来は、２ｍ×ｌ×ｎ回であり、その差
は、２ｍ×ｌ×ｎ−ｍ×（ｌ＋１）×ｎ＝ｍｎ（ｌ−
１）となり、ｌ＞１の条件で、２ｍ×ｌ×ｎ−ｍ×（ｌ
＋１）×ｎ＞０、故に、２ｍ×ｌ×ｎ＞ｍ×（ｌ＋１）
×ｎとなる。

【００２６】次に、図７を用いて、上述のステップ５０
２〜５０８の処理に対するパイプライン処理の適用を説
明する。図７は、図１における行列乗算装置の本発明に
係わるパイプライン処理の一実施例を示す説明図であ
る。本図において、６１ａ〜６１ｃは、記憶装置から行
列Ａ格納回路への、行列Ａの読み出し処理であり、図
中、例えば、ＡＭＲ（ｋ）は、記憶装置から行列Ａ格納
回路への、行列Ａの、ｋ番目の読み出し処理を表わし、
図５のステップ５０２に対応する。また、６２ａ〜６２
ｃは、行列Ａと行列Ｂの掛け算、及び、この乗算結果
の、図１の乗算結果格納回路５への書き込み処理であ
り、図中、例えば、ＭＵＸ（ｋ）は、ｋ番目の行列Ａと
行列Ｂの掛け算と書き込み処理を表わし、それぞれ、図
５のステップ５０３、５０４に対応する。

【００２７】また、６３ａ〜６３ｃは、図１の全加算結
果格納回路９から、加算結果格納回路６への累積加算結
果の読み出し処理であり、図中、例えば、ＡＲＲ（ｋ）
は、（ｋ−１）回目までの累積加算結果の読み出し処理
を表わし、図５のステップ５０５に対応する。また、６
４ａ〜６４ｃは、図１の乗算結果格納回路５の内容と加
算結果格納回路６の内容の足し算、及び、この加算結果
の図１の仮加算結果格納回路８への書き込み処理であ
り、図中、例えば、ＡＤＤ（ｋ）は、ｋ番目の乗算結果
格納回路の内容と（ｋ−１）回目までの加算結果格納回
路の内容の足し算と書き込み処理を表わし、それぞれ、
図５のステップ５０６、５０７に対応する。また、６５
ａ〜６５ｃは、図１の仮加算結果格納回路８の内容の全
加算結果格納回路９への書き込み処理であり、図中、例
えば、ＡＲＷ（ｋ）は、ｋ番目の仮加算結果格納回路の
内容の全加算結果格納回路への書き込み処理を表わし、
図５のステップ５０８に対応する。

【００２８】このように、本実施例においては、図５に
おけるステップ５０２〜５０８の処理を、三つの独立し
た処理に分割する。このことにより、図１における行列
乗算装置１１の演算速度を高速化することができる。さ
らに、行列を分割して行列の乗算を行なうことにより、
処理の高速化を図ることができ、以下、次の図８、図９
を用いて、その行列乗算装置の構成と動作を説明する。

【００２９】図８は、本発明に係わる行列の分割形態の
一実施例を示す説明図である。本実施例においては、行
列Ａ７１を行方向にＬ分割する。そして、例えば、分割
した行列Ａ７１のＩ番目の行列ａＩ７２（図中の斜線部
分）の要素群と、行列Ｂ７３全体（斜線部分）を処理す
ると、行列Ａ７１の他の行列の要素に関係なく、行列Ｃ
のＩ番目の行列ｃＩ７４（斜線部分）の要素群が求めら
れる。ここで、次の図９に示すように、行列Ａ７１のそ
れぞれの行列に対応して、図１で説明した行列演算回路
を複数個設けて、各行列毎に、独立して処理を行なうこ
とができる。

【００３０】図９は、図１における行列乗算装置の本発
明に係わる構成の第２の実施例を示すブロック図であ
る。本実施例においては、複数の行列演算回路８１〜８
４で、それぞれ、図８に示す行列Ａ７１のａ１〜ａＬま
での各行列と、行列Ｂ７３との乗算を、並列して行なう
構成となっている。このように、行列Ａの分割数（Ｌ
個）だけ、行列演算回路８１〜８４を設け、図８の行列
Ａ７１を分割した各行列ａ１〜ａＬの要素群と、行列Ｂ
全体とを、各行列演算回路８１〜８４に、並列に処理さ
せることにより、行列の乗算を、さらに高速に行なうこ
とができる。

【００３１】以上、図１〜図９を用いて説明したよう
に、本実施例の行列乗算装置では、行列の乗算におい
て、一方の行列の一つの要素毎に、他方の行列の全ての
乗算要素の乗算を行なう。このことにより、記憶装置に
格納されている行列の要素の読み出し回数を削減するこ
とができる。また、行列乗算装置内部の演算技術に、パ
イプライン処理技術を用いることにより、処理時間を短
縮化できる。また、行列を分割して、並列処理が容易と
なるために、さらに、処理速度を高速化することができ
る。

【００３２】尚、本発明は、図１〜図９を用いて説明し
た実施例に限定されるものではない。例えば、図１〜図
６で説明した実施例においては、列単位で行列の乗算と
累積加算を行なっているが、行単位で行なっても良い。
また、行列乗算が全て完了するまで、全ての結果を、全
加算結果格納回路に格納し、まとめて、記憶装置に書き
込む動作で説明したが、例えば、本発明の部分加算結果
格納回路を用いることにより、加算結果が完了した要素
毎に、順次、記録装置への書き込みを行なうものでも良
い。

【００３３】

【発明の効果】本発明によれば、処理装置と記憶装置間
のデータ転送回数を削減することができ、さらに、パイ
プライン処理技術、及び、並列演算技術を採用すること
により、行列の乗算を高速に処理することが可能とな
る。

【００３４】

【図面の簡単な説明】

【図１】本発明を施した行列乗算装置の本発明に係わる
構成の第１の実施例を示すブロック図である。

【図２】図１における行列乗算装置の本発明に係わる行
列の乗算手順の一実施例を示す説明図である。

【図３】図１における行列乗算装置の本発明に係わる行
列の乗算手順の一実施例を示す説明図である。

【図４】図１における行列乗算装置の本発明に係わる行
列の乗算手順の一実施例を示す説明図である。

【図５】図１における行列乗算装置の本発明に係わる動
作の一実施例を示すフローチャートである。

【図６】図１における行列乗算装置の本発明に係わる動
作の一実施例を示すフローチャートである。

【図７】図１における行列乗算装置の本発明に係わるパ
イプライン処理の一実施例を示す説明図である。

【図８】本発明に係わる行列の分割形態の一実施例を示
す説明図である。

【図９】本発明を施した行列乗算装置の本発明に係わる
構成の第２の実施例を示すブロック図である。

【図１０】行列の乗算の表記形態を示す説明図である。

【図１１】従来のコンピュータによる行列の乗算手順を
示す説明図である。

【図１２】従来の行列乗算を行なう処理装置の構成を示
すブロック図である。

【図１３】図１２における処理装置の行列乗算の動作を
示すフローチャートである。

【符号の説明】

１記憶装置１ａ行列Ａの要素１ｂ行列Ｂの要素１ｃ行列Ｃの要素２行列Ｂ格納回路３行列Ａ格納回路４乗算回路５乗算結果格納回路６加算結果格納回路７加算回路８仮加算格納回路９全加算結果格納回路１０制御回路１１行列乗算装置６１ａ〜６１ｃ行列Ａの読み出し処理６２ａ〜６２ｃ行列Ａと行列Ｂの掛け算と書き込み処
理６３ａ〜６３ｃ累積加算結果の読み出し処理６４ａ〜６４ｃ乗算結果格納回路の内容と加算結果格
納回路の内容の足し算と書き込み処理６５ａ〜６５ｃ全加算結果格納回路への書き込み処理７１行列Ａ７２行列ＡのＩ番目の行列ａＩ７３行列Ｂ７４行列ＣのＩ番目の行列ｃＩ８１〜８４行列演算回路１１０記憶装置１１１処理装置１１２行列Ａの要素１１３行列Ｂの要素１１４行列Ａ格納領域１１５行列Ｂ格納領域１１６レジスタ群１１７行列Ｃの要素１１８演算器１１９乗算結果格納領域１２０加算結果格納領域

Claims

【特許請求の範囲】

【請求項１】記憶装置に格納されている第１および第
２の二つの行列の乗算を行ない、該乗算結果を、上記記
憶装置に書き込む行列乗算装置であり、上記記憶装置か
ら読み出した上記第１の行列の一つの要素毎に、該要素
に対応する上記第２の行列の全ての乗算要素を、上記記
憶装置から順次に読み出し、それぞれの掛け算を行な
い、上記第１の行列の各要素に対応する上記掛け算結果
を累積して加算する行列演算手段を設け、該行列演算手
段の加算結果を、上記記憶装置に書き込むことを特徴と
する行列乗算装置。
【請求項２】請求項１に記載の行列乗算装置におい
て、上記行列演算手段は、上記記憶装置から上記第１の
行列の一つの要素を読み出す第１の行列読み出し手段
と、該第１の行列読み出し手段で読み出した要素に対応
する上記第２の行列の全ての乗算要素を、上記記憶装置
から順次に読み出す第２の行列読み出し手段と、該第２
の行列読み出し手段で順次に読み出す各乗算要素と、上
記第１の行列読み出し手段で読み出した一つの要素との
掛け算を、順次に行なう乗算手段と、該乗算手段によ
り、上記第１の行列読み出し手段と第２の行列読み出し
手段で順次に読み出す各要素に対応して算出されたそれ
ぞれの掛け算結果を、順次に累積加算する加算手段とを
具備し、該加算手段の加算結果を、上記記憶装置に書き
込むことを特徴とする行列乗算装置。
【請求項３】請求項２に記載の行列乗算装置におい
て、上記第１の行列読み出し手段は、上記第１の行列の
同じ列の要素群から、上記一つの要素を順次に読み出す
ことを特徴とする行列乗算装置。
【請求項４】請求項２に記載の行列乗算装置におい
て、上記第１の行列読み出し手段は、上記第１の行列の
同じ行の要素群から、上記一つの要素を順次に読み出す
ことを特徴とする行列乗算装置。
【請求項５】請求項２から請求項４のいずれかに記載
の行列乗算装置において、上記第２の行列読み出し手段
は、上記第２の行列の同じ列の要素群から、上記乗算要
素を順次に読み出すことを特徴とする行列乗算装置。
【請求項６】請求項２から請求項４のいずれかに記載
の行列乗算装置において、上記第２の行列読み出し手段
は、上記第２の行列の同じ行の要素群から、上記乗算要
素を順次に読み出すことを特徴とする行列乗算装置。
【請求項７】請求項１から請求項６のいずれかに記載
の行列乗算装置において、上記行列演算手段は、上記加
算結果を格納する部分加算結果格納手段を具備し、該部
分加算結果格納手段に格納した加算結果が、それぞれ対
応する要素間の行列乗算を全て完了した時点で、該加算
結果を、上記記憶装置に順次に書き込むことを特徴とす
る行列乗算装置。
【請求項８】請求項１から請求項６のいずれかに記載
の行列乗算装置において、上記行列演算手段は、全ての
要素間の行列乗算を完了するまで、上記加算結果を格納
する全加算結果格納手段を具備し、全ての要素間の行列
乗算を完了した時点で、該全加算結果格納手段に格納し
た全ての上記加算結果を、まとめて、上記記憶装置に書
き込むことを特徴とする行列乗算装置。
【請求項９】請求項１から請求項８のいずれかに記載
の行列乗算装置において、少なくとも、上記行列演算手
段による上記第２の行列の各要素の上記記憶装置からの
読み出しと、上記乗算および加算とを含む動作を、パイ
プライン処理する制御手段を具備することを特徴とする
行列乗算装置。
【請求項１０】請求項１から請求項９のいずれかに記
載の行列乗算装置において、上記記憶装置に格納されて
いる第１および第２の二つの行列の乗算を、任意に分割
された単位で、それぞれ、並列に行なう複数個の上記行
列演算手段を設けることを特徴とする行列乗算装置。