JPH05303892A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH05303892A JPH05303892A JP4080193A JP8019392A JPH05303892A JP H05303892 A JPH05303892 A JP H05303892A JP 4080193 A JP4080193 A JP 4080193A JP 8019392 A JP8019392 A JP 8019392A JP H05303892 A JPH05303892 A JP H05303892A
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- JP
- Japan
- Prior art keywords
- memory cell
- word line
- cell
- circuit
- type mos
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- Withdrawn
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000014759 maintenance of location Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】メモリセルＣ１のセルレシオを高くすること
で、メモリセルＣ１のデータ保持特性の向上を図る。 【構成】メモリセルＣ１のワード線Ｗを駆動するワード
線駆動回路には、メモリセルＣ１部にかかる電源電圧よ
りも低い電圧を供給する電圧源回路Ｃ３が接続されてお
り、ワード線Ｗのハイレベルが低くなる。このため、メ
モリセルＣ１の伝達ゲート用ＮＭＯＳトランジスタの能
力が下がり、セルレシオは高くなって、データ保持特性
が向上する。
で、メモリセルＣ１のデータ保持特性の向上を図る。 【構成】メモリセルＣ１のワード線Ｗを駆動するワード
線駆動回路には、メモリセルＣ１部にかかる電源電圧よ
りも低い電圧を供給する電圧源回路Ｃ３が接続されてお
り、ワード線Ｗのハイレベルが低くなる。このため、メ
モリセルＣ１の伝達ゲート用ＮＭＯＳトランジスタの能
力が下がり、セルレシオは高くなって、データ保持特性
が向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特にＭＯＳトランジスタを用いたＳＲＡＭのデータ保持
能力の向上を図る回路構成に関する。
特にＭＯＳトランジスタを用いたＳＲＡＭのデータ保持
能力の向上を図る回路構成に関する。
【０００２】
【従来の技術】従来の半導体記憶回路の一例を、図３に
示す。
示す。
【０００３】図３において、本半導体記憶回路は、高抵
抗負荷型メモリセルＣ１と、ワード線駆動用ＮＯＲゲー
ト回路Ｃ２と、デジット線負荷用ｐ型ＭＯＳトランジス
タＭ５，Ｍ６とを備え、電源電圧ＶＣＣ，ＶＥＥが印加
される。
抗負荷型メモリセルＣ１と、ワード線駆動用ＮＯＲゲー
ト回路Ｃ２と、デジット線負荷用ｐ型ＭＯＳトランジス
タＭ５，Ｍ６とを備え、電源電圧ＶＣＣ，ＶＥＥが印加
される。
【０００４】ここで、メモリセルＣ１は、抵抗Ｒ１，Ｒ
２とＮ型ＭＯＳトランジスタＭ１〜Ｍ４とを有する。抵
抗Ｒ１，Ｒ２の一端を、それぞれノード（節点）Ｎ１，
Ｎ２とする。ＮＯＲゲート回路Ｃ２の出力は、ワード線
Ｗとなり、縦線となる２本のデジット線Ｄ，Ｄ（反転
値）がある。
２とＮ型ＭＯＳトランジスタＭ１〜Ｍ４とを有する。抵
抗Ｒ１，Ｒ２の一端を、それぞれノード（節点）Ｎ１，
Ｎ２とする。ＮＯＲゲート回路Ｃ２の出力は、ワード線
Ｗとなり、縦線となる２本のデジット線Ｄ，Ｄ（反転
値）がある。
【０００５】メモリセルＣ１選択時には、デジット線負
荷用Ｐ型ＭＯＳトランジスタＭ５，Ｍ６の制御信号Ｙ１
はロウレベル，ワード線Ｗはハイレベルで、通常このハ
イレベルは電源電圧ＶＣＣと同等レベルとなっている。
そして、メモリセルＣ１内のフリップフロップ回路を構
成するデータ保持用ｎ型ＭＯＳトランジスタＭ３，Ｍ４
のゲート電位となるノードＮ１，Ｎ２の電位は、トラン
ジスタＭ３がオフ，トランジスタＭ４がオン状態とすれ
ば、ノードＮ１はハイレベル，ノードＮ２はロウレベル
であり、
荷用Ｐ型ＭＯＳトランジスタＭ５，Ｍ６の制御信号Ｙ１
はロウレベル，ワード線Ｗはハイレベルで、通常このハ
イレベルは電源電圧ＶＣＣと同等レベルとなっている。
そして、メモリセルＣ１内のフリップフロップ回路を構
成するデータ保持用ｎ型ＭＯＳトランジスタＭ３，Ｍ４
のゲート電位となるノードＮ１，Ｎ２の電位は、トラン
ジスタＭ３がオフ，トランジスタＭ４がオン状態とすれ
ば、ノードＮ１はハイレベル，ノードＮ２はロウレベル
であり、
〔０〕あるいは〔１〕のデータを保持してい
る。
る。
【０００６】
【発明が解決しようとする課題】一般的に、メモリセル
のデータ保持特性の指標として、いわゆるセルレシオが
使われている。セルレシオとは、図３のｎ型ＭＯＳトラ
ンジスタＭ１のゲート長をＬM1，ゲート幅をＷM1，ゲー
ト電圧をＶGM1 ，Ｍ３のゲート長をＬM3，ゲート幅をＷ
M3，ゲート電圧をＶGM3 ，ｎ型ＭＯＳトランジスタのし
きい値電圧をＶTとすると、次式で表される。
のデータ保持特性の指標として、いわゆるセルレシオが
使われている。セルレシオとは、図３のｎ型ＭＯＳトラ
ンジスタＭ１のゲート長をＬM1，ゲート幅をＷM1，ゲー
ト電圧をＶGM1 ，Ｍ３のゲート長をＬM3，ゲート幅をＷ
M3，ゲート電圧をＶGM3 ，ｎ型ＭＯＳトランジスタのし
きい値電圧をＶTとすると、次式で表される。
【０００７】セルレシオ＝｛（ＷM3／ＬM3）・（ＶGM3
−ＶT ）2 ｝／｛（ＷM1／ＬM1）・（ＶGM1 −
ＶT ）2 ｝ そして、この値が大きい程、メモリセルのデータ保持特
性は安定する。従来の回路では、セルレシオを大きくし
ようとすれば、データ保持用ｎ型ＭＯＳトランジスタＭ
３のゲート幅を大きくする必要があり、メモリセル面積
が増大し、一方トランジスタサイズを小さくしてメモリ
セル面積の縮少を図ると、メモリセルのデータ保持特性
が劣化するという問題点があった。
−ＶT ）2 ｝／｛（ＷM1／ＬM1）・（ＶGM1 −
ＶT ）2 ｝ そして、この値が大きい程、メモリセルのデータ保持特
性は安定する。従来の回路では、セルレシオを大きくし
ようとすれば、データ保持用ｎ型ＭＯＳトランジスタＭ
３のゲート幅を大きくする必要があり、メモリセル面積
が増大し、一方トランジスタサイズを小さくしてメモリ
セル面積の縮少を図ると、メモリセルのデータ保持特性
が劣化するという問題点があった。
【０００８】本発明の目的は、前記問題点を解決し、メ
モリセルのデータ保持特性を劣化させずにセルレシオを
大きくした半導体記憶装置を提供することにある。
モリセルのデータ保持特性を劣化させずにセルレシオを
大きくした半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体記憶回路
の構成は、一対のインバータの入出力端を互いに交差接
続してなるフリップフロップ回路を含んだメモリセルの
ワード線の選択時の電位が、前記メモリセルに与えられ
ている電源電圧よりも低くする手段を設けたことを特徴
とする。
の構成は、一対のインバータの入出力端を互いに交差接
続してなるフリップフロップ回路を含んだメモリセルの
ワード線の選択時の電位が、前記メモリセルに与えられ
ている電源電圧よりも低くする手段を設けたことを特徴
とする。
【００１０】
【実施例】図１は本発明の一実施例の半導体記憶回路の
回路図である。
回路図である。
【００１１】図１において、本実施例は、定電圧源回路
Ｃ３と、ワード線駆動用ＮＯＲゲート回路Ｃ２と、メモ
リセルＣ１と、デジット線負荷用ｐ型ＭＯＳトランジス
タＭ５，Ｍ６とを備え、制御信号Ｙ１が印加され、電源
電圧ＶＣＣ，ＶＥＥが供給されている。
Ｃ３と、ワード線駆動用ＮＯＲゲート回路Ｃ２と、メモ
リセルＣ１と、デジット線負荷用ｐ型ＭＯＳトランジス
タＭ５，Ｍ６とを備え、制御信号Ｙ１が印加され、電源
電圧ＶＣＣ，ＶＥＥが供給されている。
【００１２】ここで、メモリセルＣ１は、抵抗Ｒ１，Ｒ
２，ｎ型ＭＯＳトランジスタＭ１〜Ｍ４を有する。ＮＯ
Ｒゲート回路Ｃ２の出力はワード線Ｗとなり、縦方向に
はデジット線Ｄ，Ｄ（反転値）がある。
２，ｎ型ＭＯＳトランジスタＭ１〜Ｍ４を有する。ＮＯ
Ｒゲート回路Ｃ２の出力はワード線Ｗとなり、縦方向に
はデジット線Ｄ，Ｄ（反転値）がある。
【００１３】ワード線Ｗのレベルを決定するワード線駆
動用ＮＯＲゲート回路Ｃ２は、定電圧源回路Ｃ３によっ
て供給される定電源電圧により動作するため、例えば定
電圧源回路Ｃ３の出力電圧を４〔Ｖ〕に設定すれば、ワ
ード線Ｗのハイレベルは４〔Ｖ〕となる。
動用ＮＯＲゲート回路Ｃ２は、定電圧源回路Ｃ３によっ
て供給される定電源電圧により動作するため、例えば定
電圧源回路Ｃ３の出力電圧を４〔Ｖ〕に設定すれば、ワ
ード線Ｗのハイレベルは４〔Ｖ〕となる。
【００１４】図５において、定電圧源回路Ｃ３のごく単
純な一例が示されており、抵抗Ｒａ，Ｒｂの比を変えて
やることで、定電圧を出力する。例えば、Ｒａ＝１Ｋ
Ω，Ｒｂ＝４ＫΩ，定電源電圧ＶＣＣ−ＶＥＥ＝５
〔Ｖ〕としてみれば、出力ＯＵＴは４〔Ｖ〕となる。
純な一例が示されており、抵抗Ｒａ，Ｒｂの比を変えて
やることで、定電圧を出力する。例えば、Ｒａ＝１Ｋ
Ω，Ｒｂ＝４ＫΩ，定電源電圧ＶＣＣ−ＶＥＥ＝５
〔Ｖ〕としてみれば、出力ＯＵＴは４〔Ｖ〕となる。
【００１５】ｎ型ＭＯＳトランジスタのしきい値電圧Ｖ
T ＝０．７〔Ｖ〕とすると、セルレシオは次のようにな
る。
T ＝０．７〔Ｖ〕とすると、セルレシオは次のようにな
る。
【００１６】セルレシオ＝｛（ＷM3／ＬM3）・（５−
０．７）2 ｝／｛（ＷM1／ＬM1）・（４−０．７）2 ｝
＝１．７×（ＷM3／ＬM3）／（ＷM1／ＬM1） すなわち、メモリセルのｎ型ＭＯＳトランジスタのサイ
ズを変更することなく、セルレシオを１．７倍にするこ
とができる。又、ｎ型ＭＯＳトランジスタＭ１のインピ
ーダンスは、ゲート電圧が８０％になることで、約１．
２５倍大きくなり、ノードＮ１の電位はより下がること
になり、ノードＮ１とＮ２の電位差が大きくなり、メモ
リセルＣ１はより安定することになる。
０．７）2 ｝／｛（ＷM1／ＬM1）・（４−０．７）2 ｝
＝１．７×（ＷM3／ＬM3）／（ＷM1／ＬM1） すなわち、メモリセルのｎ型ＭＯＳトランジスタのサイ
ズを変更することなく、セルレシオを１．７倍にするこ
とができる。又、ｎ型ＭＯＳトランジスタＭ１のインピ
ーダンスは、ゲート電圧が８０％になることで、約１．
２５倍大きくなり、ノードＮ１の電位はより下がること
になり、ノードＮ１とＮ２の電位差が大きくなり、メモ
リセルＣ１はより安定することになる。
【００１７】これにより、図４に示すように、セル面積
一定の元ではセルレシオを大きくでき、セルレシオ一定
化ではセル面積を縮小できる。図４において、特性線４
１は従来例，特性線４２は本実施例である。尚、縦軸は
セル面積，横軸はセルレシオを示す。
一定の元ではセルレシオを大きくでき、セルレシオ一定
化ではセル面積を縮小できる。図４において、特性線４
１は従来例，特性線４２は本実施例である。尚、縦軸は
セル面積，横軸はセルレシオを示す。
【００１８】図２は本発明の他の実施例を示す回路図で
ある。図２において、本実施例では、デジット線負荷用
のｐ型ＭＯＳトランジスタＭ５，Ｍ６の電源電圧も定電
圧源回路Ｃ３により供給する。その他の部分は図１と同
様である。メモリセルＣ１のノード電位は、デジット線
負荷用ｐ型ＭＯＳトランジスタＭ５，Ｍ６とメモリセル
の伝達ゲート用ｎ型ＭＯＳトランジスタＭ１，Ｍ２とデ
ータ保持用ｎ型ＭＯＳトランジスタＭ３，Ｍ４各々によ
る電源電圧の抵抗分割により決まるため、これらＭＯＳ
トランジスタＭ５，Ｍ６の電源電圧を下げると、ロウレ
ベル側のノードのレベルが、より電圧ＶＥＥレベルに近
くなり、ノードＮ１，Ｎ２間のレベル差が大きくなる。
これにより、更にデータ保持能力が向上する。
ある。図２において、本実施例では、デジット線負荷用
のｐ型ＭＯＳトランジスタＭ５，Ｍ６の電源電圧も定電
圧源回路Ｃ３により供給する。その他の部分は図１と同
様である。メモリセルＣ１のノード電位は、デジット線
負荷用ｐ型ＭＯＳトランジスタＭ５，Ｍ６とメモリセル
の伝達ゲート用ｎ型ＭＯＳトランジスタＭ１，Ｍ２とデ
ータ保持用ｎ型ＭＯＳトランジスタＭ３，Ｍ４各々によ
る電源電圧の抵抗分割により決まるため、これらＭＯＳ
トランジスタＭ５，Ｍ６の電源電圧を下げると、ロウレ
ベル側のノードのレベルが、より電圧ＶＥＥレベルに近
くなり、ノードＮ１，Ｎ２間のレベル差が大きくなる。
これにより、更にデータ保持能力が向上する。
【００１９】
【発明の効果】以上説明したように、本発明は、メモリ
セルのワード線電位を、メモリセルに与えられている電
源電圧よりも低くしたので、セルレシオを大きくするこ
とができ、メモリセル選択時のデータ保持特性を向上す
ることができ、また十分なセルレシオを持つメモリセル
に関しては、メモリセル面積を縮小することができると
いう効果を有する。
セルのワード線電位を、メモリセルに与えられている電
源電圧よりも低くしたので、セルレシオを大きくするこ
とができ、メモリセル選択時のデータ保持特性を向上す
ることができ、また十分なセルレシオを持つメモリセル
に関しては、メモリセル面積を縮小することができると
いう効果を有する。
【図１】本発明の一実施例の半導体記憶装置を示す回路
図である。
図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来のメモリセルを示す回路図である。
【図４】図１の効果を示す特性図である。
【図５】図１の定電圧源回路の一例を示す回路図であ
る。
る。
Ｃ１ メモリセル Ｍ１〜Ｍ４ ｎ型ＭＯＳトランジスタ Ｒ１，Ｒ２，Ｒａ，Ｒｂ 抵抗 Ｍ５，Ｍ６ デジット線負荷用ｐ型ＭＯＳトランジス
タ Ｗ ワード線 Ｄ，Ｄ（反転値） デジット線 Ｃ２ ワード線駆動用ＮＯＲゲート回路 Ｃ３ 定電圧源回路 ４１，４２ 特性線 Ｎ１，Ｎ２ ノード
タ Ｗ ワード線 Ｄ，Ｄ（反転値） デジット線 Ｃ２ ワード線駆動用ＮＯＲゲート回路 Ｃ３ 定電圧源回路 ４１，４２ 特性線 Ｎ１，Ｎ２ ノード
Claims (2)
- 【請求項１】 一対のインバータの入出力端を互いに交
差接続してなるフリップフロップ回路をメモリセルに含
む半導体記憶装置において、前記メモリセルが選択状態
にある時のワード線の電位が、前記メモリセル自身に与
えられている電源電圧よりも低くする手段を設けたこと
を特徴とする半導体記憶回路。 - 【請求項２】 前記メモリセルの選択時のデジット線の
電位が、前記ワード線の電位と同等のレベルまで下げる
手段を設けたことを特徴とする請求項１記載の半導体記
憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080193A JPH05303892A (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080193A JPH05303892A (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05303892A true JPH05303892A (ja) | 1993-11-16 |
Family
ID=13711550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080193A Withdrawn JPH05303892A (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05303892A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007066493A (ja) * | 2005-08-02 | 2007-03-15 | Renesas Technology Corp | 半導体記憶装置 |
| JP2008065968A (ja) * | 2006-08-10 | 2008-03-21 | Renesas Technology Corp | 半導体記憶装置 |
| JP2008521157A (ja) * | 2004-11-18 | 2008-06-19 | フリースケール セミコンダクター インコーポレイテッド | 静的ランダムアクセスメモリ用のワード線ドライバ回路 |
| JP2009289308A (ja) * | 2008-05-28 | 2009-12-10 | Toshiba Corp | 半導体記憶装置 |
| JP2012053982A (ja) * | 2005-08-02 | 2012-03-15 | Renesas Electronics Corp | 半導体記憶装置 |
-
1992
- 1992-04-02 JP JP4080193A patent/JPH05303892A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008521157A (ja) * | 2004-11-18 | 2008-06-19 | フリースケール セミコンダクター インコーポレイテッド | 静的ランダムアクセスメモリ用のワード線ドライバ回路 |
| JP2007066493A (ja) * | 2005-08-02 | 2007-03-15 | Renesas Technology Corp | 半導体記憶装置 |
| JP2012053982A (ja) * | 2005-08-02 | 2012-03-15 | Renesas Electronics Corp | 半導体記憶装置 |
| JP2008065968A (ja) * | 2006-08-10 | 2008-03-21 | Renesas Technology Corp | 半導体記憶装置 |
| US8310883B2 (en) | 2006-08-10 | 2012-11-13 | Renesas Electronics Corporation | Semiconductor memory device comprising a plurality of static memory cells |
| KR101372671B1 (ko) * | 2006-08-10 | 2014-03-10 | 르네사스 일렉트로닉스 가부시키가이샤 | 스태틱형 메모리 셀을 포함한 반도체 기억 장치 |
| JP2009289308A (ja) * | 2008-05-28 | 2009-12-10 | Toshiba Corp | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |