JPH05283517A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05283517A JPH05283517A JP4076604A JP7660492A JPH05283517A JP H05283517 A JPH05283517 A JP H05283517A JP 4076604 A JP4076604 A JP 4076604A JP 7660492 A JP7660492 A JP 7660492A JP H05283517 A JPH05283517 A JP H05283517A
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Abstract
(57)【要約】
【目的】 集積度をウエットエッチング法を用いた場合
程には低下させずに、配線の短絡の問題を解決する。 【構成】 素子領域のゲートパッド側に溝を形成し、幅
２μｍ以下の素子間分離体（素子領域の表面から、ヘテ
ロ接合を構成する半絶縁性の半導体層に達する、素子領
域表面に対して垂直な側壁をもつ溝を、絶縁物で埋めた
もの）を、素子領域および溝の周囲を囲むように形成
し、ゲート幅方向の溝の側壁を、素子領域の表面から深
さ方向に溝の中心部に向かって傾いた斜面となるように
形成する。また、素子領域の周囲を囲むように溝を形成
し、素子間分離体をこの溝の中に素子領域の周囲を囲む
ように形成し、溝を絶縁物で埋め、この絶縁物上の配線
が通過する溝の側壁を、素子領域の表面から深さ方向に
溝の中心部に向かって傾いた斜面となるように形成す
る。
程には低下させずに、配線の短絡の問題を解決する。 【構成】 素子領域のゲートパッド側に溝を形成し、幅
２μｍ以下の素子間分離体（素子領域の表面から、ヘテ
ロ接合を構成する半絶縁性の半導体層に達する、素子領
域表面に対して垂直な側壁をもつ溝を、絶縁物で埋めた
もの）を、素子領域および溝の周囲を囲むように形成
し、ゲート幅方向の溝の側壁を、素子領域の表面から深
さ方向に溝の中心部に向かって傾いた斜面となるように
形成する。また、素子領域の周囲を囲むように溝を形成
し、素子間分離体をこの溝の中に素子領域の周囲を囲む
ように形成し、溝を絶縁物で埋め、この絶縁物上の配線
が通過する溝の側壁を、素子領域の表面から深さ方向に
溝の中心部に向かって傾いた斜面となるように形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（ＦＥＴと称す）を有する半導体集積回路に関する。
（ＦＥＴと称す）を有する半導体集積回路に関する。
【０００２】
【従来の技術】現在、ＦＥＴを用いた半導体集積回路が
さかんに開発されているが、高集積化によって隣接素子
との距離が減少し、電気的な素子間分離を確実に行なう
必要が生じている。その一例として特開平３−８７０４
４があり、図１０に示す構造をしている。ＧａＡｓ結晶
基板６１上に半絶縁性ＡｌＧａＡｓ結晶層６２、半絶縁
性ＧａＡｓ結晶層６３が積層され、半絶縁性ＧａＡｓ結
晶層６３内に能動層を形成されたＦＥＴの電気的素子間
分離を、半絶縁性ＡｌＧａＡｓ結晶層６２に達する素子
間分離溝６６を形成しこの溝６６を絶縁物６５で埋めて
いる（以下素子間分離体と称す）。溝６６およびこれを
埋める絶縁物６５があるため、素子間のリーク電流はヘ
テロ界面６４を通過する必要があるが、ヘテロ界面６４
のエネルギ障壁で阻止され隣の素子へ流れ込まない。
さかんに開発されているが、高集積化によって隣接素子
との距離が減少し、電気的な素子間分離を確実に行なう
必要が生じている。その一例として特開平３−８７０４
４があり、図１０に示す構造をしている。ＧａＡｓ結晶
基板６１上に半絶縁性ＡｌＧａＡｓ結晶層６２、半絶縁
性ＧａＡｓ結晶層６３が積層され、半絶縁性ＧａＡｓ結
晶層６３内に能動層を形成されたＦＥＴの電気的素子間
分離を、半絶縁性ＡｌＧａＡｓ結晶層６２に達する素子
間分離溝６６を形成しこの溝６６を絶縁物６５で埋めて
いる（以下素子間分離体と称す）。溝６６およびこれを
埋める絶縁物６５があるため、素子間のリーク電流はヘ
テロ界面６４を通過する必要があるが、ヘテロ界面６４
のエネルギ障壁で阻止され隣の素子へ流れ込まない。
【０００３】
【発明が解決しようとする課題】従来技術では、素子間
分離溝をドライエッチング法で形成しているので、素子
間分離溝の側壁は半導体集積回路の表面に対してほぼ垂
直に形成される。したがって、素子間分離溝を絶縁物で
埋めても溝の側壁付近の絶縁物表面の平坦性が不十分と
なり（段差が生じ）、絶縁物表面に被着する配線金属の
厚さは一様ではなく溝部で厚く形成される。その結果、
配線形成のための配線金属のエッチング工程において、
溝部でエッチング残りが生じ、配線同士がつながってし
まう短絡という問題がある。
分離溝をドライエッチング法で形成しているので、素子
間分離溝の側壁は半導体集積回路の表面に対してほぼ垂
直に形成される。したがって、素子間分離溝を絶縁物で
埋めても溝の側壁付近の絶縁物表面の平坦性が不十分と
なり（段差が生じ）、絶縁物表面に被着する配線金属の
厚さは一様ではなく溝部で厚く形成される。その結果、
配線形成のための配線金属のエッチング工程において、
溝部でエッチング残りが生じ、配線同士がつながってし
まう短絡という問題がある。
【０００４】この問題を解決する一方法として、素子間
分離溝の形成をドライエッチング法ではなくウエットエ
ッチング法で形成する方法が考えられる。すなわち、ウ
エットエッチング法によると、被エッチング体のエッチ
ングにより除去される部分の側壁を斜面となし、その斜
面を表面から深さ方向にエッチング除去部分の中心部に
向かって傾いた状態に加工できることが知られている。
したがって、このような形状の素子間分離溝を絶縁物で
埋めれば、溝の側壁付近の絶縁物表面は平坦となり、絶
縁物表面に被着する配線金属の厚さは一様となる。その
結果、配線の短絡の問題を解決できる。
分離溝の形成をドライエッチング法ではなくウエットエ
ッチング法で形成する方法が考えられる。すなわち、ウ
エットエッチング法によると、被エッチング体のエッチ
ングにより除去される部分の側壁を斜面となし、その斜
面を表面から深さ方向にエッチング除去部分の中心部に
向かって傾いた状態に加工できることが知られている。
したがって、このような形状の素子間分離溝を絶縁物で
埋めれば、溝の側壁付近の絶縁物表面は平坦となり、絶
縁物表面に被着する配線金属の厚さは一様となる。その
結果、配線の短絡の問題を解決できる。
【０００５】しかし、ウエットエッチング法で溝を形成
した場合、側壁斜面に要する面積の分だけ、集積度が低
下するという新たな問題が生じる。
した場合、側壁斜面に要する面積の分だけ、集積度が低
下するという新たな問題が生じる。
【０００６】本発明の目的は、集積度をウエットエッチ
ング法を用いた場合程には低下させずに、配線の短絡の
問題を解決することにある。
ング法を用いた場合程には低下させずに、配線の短絡の
問題を解決することにある。
【０００７】
【課題を解決するための手段】上記目的は、素子領域の
ゲートパッド側に溝を形成し、幅２μｍ以下の素子間分
離体（素子領域の表面から、ヘテロ接合を構成する半絶
縁性の半導体層（第１の半導体層）に達する、素子領域
表面に対して垂直な側壁をもつ溝を、絶縁物で埋めたも
の）を、素子領域および溝の周囲を囲むように形成し、
ゲート幅方向の溝の側壁を、素子領域の表面から深さ方
向に溝の中心部に向かって傾いた斜面となるように形成
することにより達成できる（第１の達成手段）。
ゲートパッド側に溝を形成し、幅２μｍ以下の素子間分
離体（素子領域の表面から、ヘテロ接合を構成する半絶
縁性の半導体層（第１の半導体層）に達する、素子領域
表面に対して垂直な側壁をもつ溝を、絶縁物で埋めたも
の）を、素子領域および溝の周囲を囲むように形成し、
ゲート幅方向の溝の側壁を、素子領域の表面から深さ方
向に溝の中心部に向かって傾いた斜面となるように形成
することにより達成できる（第１の達成手段）。
【０００８】また、素子領域の周囲を囲むように溝を形
成し、素子間分離体をこの溝の中に素子領域の周囲を囲
むように形成し、溝を絶縁物で埋め、この絶縁物の配線
が通過する溝の側壁を、素子領域の表面から深さ方向に
溝の中心部に向かって傾いた斜面となるように形成する
ことによっても達成できる（第２の達成手段）。
成し、素子間分離体をこの溝の中に素子領域の周囲を囲
むように形成し、溝を絶縁物で埋め、この絶縁物の配線
が通過する溝の側壁を、素子領域の表面から深さ方向に
溝の中心部に向かって傾いた斜面となるように形成する
ことによっても達成できる（第２の達成手段）。
【０００９】
【作用】まず、第１の達成手段についてその作用を説明
する。この場合の溝は素子領域を規定する作用をする。
また、斜面から成る側壁はゲートパッドの断線防止の作
用をする。幅２μｍ以下の素子間分離体は配線の短絡防
止の作用をする。これは、図９に示すように、段差Ｚと
素子間分離体幅Ｘの関係は幅２μｍ以下で段差Ｚが十分
に小さくなっていることから明らかである。また、素子
間分離体で素子領域を囲むので、より完全にリーク電流
を阻止できる。またこのため、隣接素子間の距離を短縮
できるので、集積度を保てる。
する。この場合の溝は素子領域を規定する作用をする。
また、斜面から成る側壁はゲートパッドの断線防止の作
用をする。幅２μｍ以下の素子間分離体は配線の短絡防
止の作用をする。これは、図９に示すように、段差Ｚと
素子間分離体幅Ｘの関係は幅２μｍ以下で段差Ｚが十分
に小さくなっていることから明らかである。また、素子
間分離体で素子領域を囲むので、より完全にリーク電流
を阻止できる。またこのため、隣接素子間の距離を短縮
できるので、集積度を保てる。
【００１０】次に、第２の達成手段についてその作用を
説明する。溝が素子間分離体の上部に存在した構造とな
るので、溝と素子間分離体とで素子間分離の作用をす
る。したがって、配線の短絡防止については、まず短絡
防止に効果がある溝の部分は向上することが明らかであ
る。さらに、溝の分だけ素子間分離体の長さを短くでき
るので、この部分についても短絡防止の効果が向上す
る。このことは、図９から明らかである。すなわち、図
９において、素子間分離体の長さＹが短くなると段差Ｚ
が小さくなっていることから明らかである。また、素子
間分離体で素子領域を囲むので、より完全にリーク電流
を阻止できる。またこのため、隣接素子間の距離を短縮
できるので、これにより溝を設けることによる集積度の
低下を補償でき、集積度を保てる。
説明する。溝が素子間分離体の上部に存在した構造とな
るので、溝と素子間分離体とで素子間分離の作用をす
る。したがって、配線の短絡防止については、まず短絡
防止に効果がある溝の部分は向上することが明らかであ
る。さらに、溝の分だけ素子間分離体の長さを短くでき
るので、この部分についても短絡防止の効果が向上す
る。このことは、図９から明らかである。すなわち、図
９において、素子間分離体の長さＹが短くなると段差Ｚ
が小さくなっていることから明らかである。また、素子
間分離体で素子領域を囲むので、より完全にリーク電流
を阻止できる。またこのため、隣接素子間の距離を短縮
できるので、これにより溝を設けることによる集積度の
低下を補償でき、集積度を保てる。
【００１１】
【実施例】実施例１ 本発明の実施例１のＦＥＴを用いた半導体集積回路を図
１乃至図６により説明する。
１乃至図６により説明する。
【００１２】ＬＥＣ（Ｌｉｑｕｉｄ Ｅｎｃａｐｓｕｌ
ａｔｅｄ Ｃｚｏｃｋｒａｌｓｋｉ）法によって作製し
た半絶縁性ＧａＡｓ基板１に、ＭＢＥ法により、ノンド
ープＧａＡｓ層２（厚さ１５００Å）、ノンドープＡｌ
ＧａＡｓ層３（厚さ１０００Å）、ノンドープＧａＡｓ
層４（厚さ５００Å）、ｎ型ＧａＡｓ層５（厚さ１００
０Å；不純物としてＳｉを２．５×１０17ｃｍ-3含む）
を基板温度５８０℃で順次成長させた。ここで、ノンド
ープＡｌＧａＡｓ層４のＡｌ組成比は０．３とした（図
１）。またＧａＡｓ層２、４はノンドープの他どちら
か、もしくは両方をｐ型ＧａＡｓ層に置き換えても良
い。
ａｔｅｄ Ｃｚｏｃｋｒａｌｓｋｉ）法によって作製し
た半絶縁性ＧａＡｓ基板１に、ＭＢＥ法により、ノンド
ープＧａＡｓ層２（厚さ１５００Å）、ノンドープＡｌ
ＧａＡｓ層３（厚さ１０００Å）、ノンドープＧａＡｓ
層４（厚さ５００Å）、ｎ型ＧａＡｓ層５（厚さ１００
０Å；不純物としてＳｉを２．５×１０17ｃｍ-3含む）
を基板温度５８０℃で順次成長させた。ここで、ノンド
ープＡｌＧａＡｓ層４のＡｌ組成比は０．３とした（図
１）。またＧａＡｓ層２、４はノンドープの他どちら
か、もしくは両方をｐ型ＧａＡｓ層に置き換えても良
い。
【００１３】次いで、厚さ３００Åの二酸化珪素膜６お
よび厚さ１０００Åの珪素膜７を堆積し、ホトリソグラ
フィ技術によりレジスト８を形成し、このレジスト８を
マスクとして二酸化珪素膜６および珪素膜７を除去し
た。その後、ウェットエッチング法によって、電界効果
トランジスタの素子領域となる領域を囲んで、深さ１５
００Åの溝３１を形成した。この溝３１は、ｎ型ＧａＡ
ｓ層５を突き抜けてノンドープＧａＡｓ層４に達してい
る。ウェットエッチングに用いるエッチング液は、フッ
酸：過酸化水素：水＝４：１：２０の混合溶液を用い
た。溝の側壁の傾斜は約４０°（ｎ型ＧａＡｓ層５の溝
側の角度）であった（図２）。
よび厚さ１０００Åの珪素膜７を堆積し、ホトリソグラ
フィ技術によりレジスト８を形成し、このレジスト８を
マスクとして二酸化珪素膜６および珪素膜７を除去し
た。その後、ウェットエッチング法によって、電界効果
トランジスタの素子領域となる領域を囲んで、深さ１５
００Åの溝３１を形成した。この溝３１は、ｎ型ＧａＡ
ｓ層５を突き抜けてノンドープＧａＡｓ層４に達してい
る。ウェットエッチングに用いるエッチング液は、フッ
酸：過酸化水素：水＝４：１：２０の混合溶液を用い
た。溝の側壁の傾斜は約４０°（ｎ型ＧａＡｓ層５の溝
側の角度）であった（図２）。
【００１４】次に、レジスト８の除去およびＣＦ4を用
いた珪素膜７の除去を行なった。次に、レジスト（図示
せず）を塗布し、溝３１の中に素子領域の周囲を取り囲
む幅１μｍの開口パタンを形成し、ＲＩＥ（Ｒｅａｃｔ
ｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりノンドープ
ＧａＡｓ層４およびノンドープＡｌＧａＡｓ層３を突き
抜けノンドープＧａＡｓ層２まで達する幅１μｍの溝３
２を形成した。ここで、エッチングガスはＳｉＣｌ4を
用いた。溝３２はノンドープＡｌＧａＡｓ層３に達して
いるので、素子間分離を確実にできる。この溝３２の側
壁は半導体装置表面に対してほぼ垂直に形成される。
いた珪素膜７の除去を行なった。次に、レジスト（図示
せず）を塗布し、溝３１の中に素子領域の周囲を取り囲
む幅１μｍの開口パタンを形成し、ＲＩＥ（Ｒｅａｃｔ
ｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりノンドープ
ＧａＡｓ層４およびノンドープＡｌＧａＡｓ層３を突き
抜けノンドープＧａＡｓ層２まで達する幅１μｍの溝３
２を形成した。ここで、エッチングガスはＳｉＣｌ4を
用いた。溝３２はノンドープＡｌＧａＡｓ層３に達して
いるので、素子間分離を確実にできる。この溝３２の側
壁は半導体装置表面に対してほぼ垂直に形成される。
【００１５】次いで、リフト・オフ法によりソース電極
２１およびドレイン電極２２を形成し、４００℃で合金
化してオーミック電極とした。電極２１及び２２に用い
た金属及びその厚みは、ＡｕＧｅ：６００Å，Ｗ：１０
０Å，Ｎｉ：１００Å，Ａｕ：１２００Åとした。さら
にショットキー障壁ゲート電極２３を形成することによ
りＦＥＴを形成した。ゲート電極に用いた金属及びその
厚みは、Ｔｉ：５００Å，Ｐｔ：５００Å，Ａｕ：２０
００Åとした（図３）。
２１およびドレイン電極２２を形成し、４００℃で合金
化してオーミック電極とした。電極２１及び２２に用い
た金属及びその厚みは、ＡｕＧｅ：６００Å，Ｗ：１０
０Å，Ｎｉ：１００Å，Ａｕ：１２００Åとした。さら
にショットキー障壁ゲート電極２３を形成することによ
りＦＥＴを形成した。ゲート電極に用いた金属及びその
厚みは、Ｔｉ：５００Å，Ｐｔ：５００Å，Ａｕ：２０
００Åとした（図３）。
【００１６】次いで、絶縁物４１を形成し、半導体装置
表面を平坦化した。絶縁物４１は、厚さ２０００Åの二
酸化珪素膜のプラズマ堆積、厚さ約２０００Åの有機絶
縁膜塗布、厚さ３０００Åの二酸化珪素膜のプラズマ堆
積により形成した。その後、素子間配線４２を行なった
（図４）。
表面を平坦化した。絶縁物４１は、厚さ２０００Åの二
酸化珪素膜のプラズマ堆積、厚さ約２０００Åの有機絶
縁膜塗布、厚さ３０００Åの二酸化珪素膜のプラズマ堆
積により形成した。その後、素子間配線４２を行なった
（図４）。
【００１７】この配線形成工程における配線材料のエッ
チング残りはなく、配線短絡のない半導体集積回路を作
製できた。
チング残りはなく、配線短絡のない半導体集積回路を作
製できた。
【００１８】なお、図５に図４の平面図を、図６に図４
の紙面に垂直方向の、図５のＡＡ線における断面図を示
す。
の紙面に垂直方向の、図５のＡＡ線における断面図を示
す。
【００１９】実施例２ 本発明の実施例２のＦＥＴを用いた半導体集積回路を図
７および図８により説明する。図７は平面図、図８は図
７のＢＢ線における断面図である。素子領域の側面２６
及び２７を幅１μｍの溝３２の側壁と接する構造とした
ことが実施例１の半導体集積回路と異なる。すなわち、
実施例１における溝３１に相当する溝は溝３１’および
溝３１”の２箇所のみに形成する。溝３２はドライエッ
チングにより作製するのでその側壁は素子領域表面に対
し垂直となるが、溝３２の幅が１μｍと狭いので配線短
絡のない半導体集積回路を作製できた。また上記本実施
例の構造上の特徴のため集積度は実施例１より高い。
７および図８により説明する。図７は平面図、図８は図
７のＢＢ線における断面図である。素子領域の側面２６
及び２７を幅１μｍの溝３２の側壁と接する構造とした
ことが実施例１の半導体集積回路と異なる。すなわち、
実施例１における溝３１に相当する溝は溝３１’および
溝３１”の２箇所のみに形成する。溝３２はドライエッ
チングにより作製するのでその側壁は素子領域表面に対
し垂直となるが、溝３２の幅が１μｍと狭いので配線短
絡のない半導体集積回路を作製できた。また上記本実施
例の構造上の特徴のため集積度は実施例１より高い。
【００２０】なお、溝３１”はマスク合わせずれが許容
の範囲であれば設ける必要はなく、側面２６及び２７と
同様溝３２のみでも良い。すなわち、溝３１”を設けな
い場合は、ゲート幅方向のマスク合わせは溝３１’およ
び溝３２作製の際の２度必要となるが、これによるマス
ク合わせずれが許容の範囲であれば設ける必要はない。
の範囲であれば設ける必要はなく、側面２６及び２７と
同様溝３２のみでも良い。すなわち、溝３１”を設けな
い場合は、ゲート幅方向のマスク合わせは溝３１’およ
び溝３２作製の際の２度必要となるが、これによるマス
ク合わせずれが許容の範囲であれば設ける必要はない。
【００２１】
【発明の効果】本発明によれば、集積度をウエットエッ
チング法を用いた場合程には低下させずに、配線の短絡
のない半導体集積回路を提供できる。
チング法を用いた場合程には低下させずに、配線の短絡
のない半導体集積回路を提供できる。
【図面の簡単な説明】
【図１】本発明の実施例１のＦＥＴを用いた半導体集積
回路の製造工程図である。
回路の製造工程図である。
【図２】本発明の実施例１のＦＥＴを用いた半導体集積
回路の製造工程図である。
回路の製造工程図である。
【図３】本発明の実施例１のＦＥＴを用いた半導体集積
回路の製造工程図である。
回路の製造工程図である。
【図４】本発明の実施例１のＦＥＴを用いた半導体集積
回路の製造工程図である。
回路の製造工程図である。
【図５】図４の平面図である。
【図６】図４の紙面に垂直方向の断面図である。
【図７】本発明の実施例２のＦＥＴを用いた半導体集積
回路の平面図である。
回路の平面図である。
【図８】本発明の実施例２のＦＥＴを用いた半導体集積
回路の断面図である。
回路の断面図である。
【図９】段差と素子間分離体の幅の関係を示す図であ
る。
る。
【図１０】従来のＦＥＴを用いた半導体集積回路の断面
図である。
図である。
１……半絶縁性基板、２……第２の半導体層、３……第
１の半導体層、４……第３の半導体層、５……素子領域
形成層、６……二酸化珪素膜、７……珪素膜、８……レ
ジスト、２１……ソース電極、２２……ドレイン電極、
２３……ゲート電極、２６、２７……素子領域の側面、
３１、３１’、３１”……ウエットエッチングで作製し
た溝、３２……ドライエッチングで作製溝、４１……絶
縁物、４２……配線金属、５１、５２……ヘテロ界面、
６１……ＧａＡｓ結晶基板、６２……半絶縁性ＡｌＧａ
Ａｓ結晶層、６３……半絶縁性ＧａＡｓ結晶層、６４…
…ヘテロ界面、６５……素子間分離溝を埋める絶縁物、
６６……表面から半絶縁性ＡｌＧａＡｓ結晶層６２に達
する素子間分離溝。
１の半導体層、４……第３の半導体層、５……素子領域
形成層、６……二酸化珪素膜、７……珪素膜、８……レ
ジスト、２１……ソース電極、２２……ドレイン電極、
２３……ゲート電極、２６、２７……素子領域の側面、
３１、３１’、３１”……ウエットエッチングで作製し
た溝、３２……ドライエッチングで作製溝、４１……絶
縁物、４２……配線金属、５１、５２……ヘテロ界面、
６１……ＧａＡｓ結晶基板、６２……半絶縁性ＡｌＧａ
Ａｓ結晶層、６３……半絶縁性ＧａＡｓ結晶層、６４…
…ヘテロ界面、６５……素子間分離溝を埋める絶縁物、
６６……表面から半絶縁性ＡｌＧａＡｓ結晶層６２に達
する素子間分離溝。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加賀谷 修 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 川田 幸弘 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 小田 浩人 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (8)
- 【請求項１】基板と、該基板上に形成された半絶縁性の
第１の半導体層と、該第１の半導体層上に形成された電
界効果トランジスタの素子領域と、該素子領域間に形成
された該素子領域の表面から上記第１の半導体層に達す
る素子間分離体を有し、上記第１の半導体層は上記基板
と反対側の面で隣接半導体層とヘテロ接合を形成してお
り、該ヘテロ接合のフェルミ準位と伝導帯および価電子
帯とのエネルギ差は両方とも上記第１の半導体層の方が
上記隣接半導体層より大きく、上記素子間分離体は絶縁
物から成りかつその側壁は上記素子領域表面に対して垂
直である半導体集積回路において、上記素子領域のゲー
トパッド側に形成された溝を有し、該溝のゲート幅方向
の側壁は上記素子領域の表面から深さ方向に該溝の中心
部に向かって傾いた斜面となし、上記素子間分離体は上
記素子領域および上記溝の周囲を囲むように形成され、
かつその幅は２μｍ以下であることを特徴とする半導体
集積回路。 - 【請求項２】上記基板と上記第１の半導体層との間に形
成された半絶縁性の第２の半導体層と、上記第１の半導
体層と上記素子領域との間に形成された第３の半導体層
を有し、上記第３の半導体層は上記隣接半導体層である
請求項１記載の半導体集積回路。 - 【請求項３】上記基板は半絶縁性ＧａＡｓであり、上記
第１の半導体層はＡｌＧａＡｓであり、上記第２の半導
体層はＧａＡｓであり、上記第３の半導体層は半絶縁性
ＧａＡｓであり、上記素子領域はｎ型ＧａＡｓである請
求項２記載の半導体集積回路。 - 【請求項４】上記素子領域のゲート長方向の２つの側面
は上記素子間分離体に接している請求項１乃至３のいず
れか一項に記載の半導体集積回路。 - 【請求項５】基板と、該基板上に形成された半絶縁性の
第１の半導体層と、該第１の半導体層上に形成された電
界効果トランジスタの素子領域と、該素子領域間に形成
された該素子領域の表面から上記第１の半導体層に達す
る素子間分離体を有し、上記第１の半導体層は上記基板
と反対側の面で隣接半導体層とヘテロ接合を形成してお
り、該ヘテロ接合のフェルミ準位と伝導帯および価電子
帯とのエネルギ差は両方とも上記第１の半導体層の方が
上記隣接半導体層より大きく、上記素子間分離体は絶縁
物から成りかつその側壁は上記素子領域表面に対して垂
直である半導体集積回路において、上記素子領域の周囲
を囲むように形成された溝を有し、上記素子間分離体は
上記溝の中に上記素子領域の周囲を囲むように形成され
ており、かつ上記溝は絶縁物で埋められており、該絶縁
物上には配線が形成されており、配線が通過する上記溝
の側壁は上記素子領域の表面から深さ方向に上記溝の中
心部に向かって傾いた斜面を成していることを特徴とす
る半導体集積回路。 - 【請求項６】上記素子間分離体の幅は２μｍ以下である
請求項５記載の半導体集積回路。 - 【請求項７】上記基板と上記第１の半導体層との間に形
成された半絶縁性の第２の半導体層と、上記第１の半導
体層と上記素子領域との間に形成された第３の半導体層
を有し、上記第３の半導体層は上記隣接半導体層である
請求項５又は６記載の半導体集積回路。 - 【請求項８】上記基板は半絶縁性ＧａＡｓであり、上記
第１の半導体層はＡｌＧａＡｓであり、上記第２の半導
体層はＧａＡｓであり、上記第３の半導体層は半絶縁性
ＧａＡｓであり、上記素子領域はｎ型ＧａＡｓである請
求項７記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076604A JPH05283517A (ja) | 1992-03-31 | 1992-03-31 | 半導体集積回路 |
| US08/036,787 US5523593A (en) | 1992-03-30 | 1993-03-25 | Compound semiconductor integrated circuit and optical regenerative repeater using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076604A JPH05283517A (ja) | 1992-03-31 | 1992-03-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283517A true JPH05283517A (ja) | 1993-10-29 |
Family
ID=13609940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4076604A Withdrawn JPH05283517A (ja) | 1992-03-30 | 1992-03-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283517A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677248A (en) * | 1994-03-30 | 1997-10-14 | Nippondenso Co., Ltd. | Method of etching semiconductor wafers |
| US5739559A (en) * | 1994-03-17 | 1998-04-14 | Hitachi, Ltd. | Compound semiconductor integrated circuit with a particular high resistance layer |
| US6020618A (en) * | 1994-03-30 | 2000-02-01 | Denso Corporation | Semiconductor device in which thin silicon portions are formed by electrochemical stop etching method |
-
1992
- 1992-03-31 JP JP4076604A patent/JPH05283517A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739559A (en) * | 1994-03-17 | 1998-04-14 | Hitachi, Ltd. | Compound semiconductor integrated circuit with a particular high resistance layer |
| US5677248A (en) * | 1994-03-30 | 1997-10-14 | Nippondenso Co., Ltd. | Method of etching semiconductor wafers |
| US6020618A (en) * | 1994-03-30 | 2000-02-01 | Denso Corporation | Semiconductor device in which thin silicon portions are formed by electrochemical stop etching method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |