JPH05267330A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPH05267330A JPH05267330A JP4092067A JP9206792A JPH05267330A JP H05267330 A JPH05267330 A JP H05267330A JP 4092067 A JP4092067 A JP 4092067A JP 9206792 A JP9206792 A JP 9206792A JP H05267330 A JPH05267330 A JP H05267330A
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- JP
- Japan
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- semiconductor device
- electrode
- film
- polysilicon
- manufacturing
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
- H10D30/0229—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET forming drain regions and lightly-doped drain [LDD] simultaneously, e.g. using implantation through a T-shaped mask
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＬＤＤ構造のＭＯＳ型半導体装置のサイドウ
ォールに起因した結晶欠陥による歩留り低下を防止す
る。 【構成】 下層のポリシリコン電極４Ａの寸法より大き
い上層のタングステンシリサイド電極５Ａ上から質量数
の異なる同タイプの不純物イオンを異なる加速エネルギ
ーで注入する。 【効果】 サイドウォールが存在しないため、良好な歩
留りでＬＤＤ構造のＭＯＳ型半導体装置を生産すること
ができる。
ォールに起因した結晶欠陥による歩留り低下を防止す
る。 【構成】 下層のポリシリコン電極４Ａの寸法より大き
い上層のタングステンシリサイド電極５Ａ上から質量数
の異なる同タイプの不純物イオンを異なる加速エネルギ
ーで注入する。 【効果】 サイドウォールが存在しないため、良好な歩
留りでＬＤＤ構造のＭＯＳ型半導体装置を生産すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ構造のＭＯＳ型
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のＬＤＤ構造のＭＯＳ型半導体装置
は図２に示すように、シリコン基板１上に素子分離用フ
ィールド酸化膜２を形成したのち、下層のゲート電極と
なるポリシリコン膜及び上層のゲート電極となるタング
ステンシリサイド膜を形成し、パターニングして下層の
ポリシリコン電極４Ａ及び上層のタングステンシリサイ
ド電極５Ａを形成する。
は図２に示すように、シリコン基板１上に素子分離用フ
ィールド酸化膜２を形成したのち、下層のゲート電極と
なるポリシリコン膜及び上層のゲート電極となるタング
ステンシリサイド膜を形成し、パターニングして下層の
ポリシリコン電極４Ａ及び上層のタングステンシリサイ
ド電極５Ａを形成する。
【０００３】次に、低濃度層６をイオン注入により形成
し、酸化シリコン膜を堆積し、ドライエッチングにより
前記酸化シリコン膜のエッチバックを行いゲート電極側
面部のみに酸化シリコン膜からなるサイドウォール８を
形成後、高濃度層７をイオン注入により形成していた。
し、酸化シリコン膜を堆積し、ドライエッチングにより
前記酸化シリコン膜のエッチバックを行いゲート電極側
面部のみに酸化シリコン膜からなるサイドウォール８を
形成後、高濃度層７をイオン注入により形成していた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＬＤＤ構造のＭＯＳ型半導体装置の製造方法
は、サイドウォールの応力によりシリコン基板に結晶欠
陥が形成されやすく、歩留りが低下するという欠点があ
った。
た従来のＬＤＤ構造のＭＯＳ型半導体装置の製造方法
は、サイドウォールの応力によりシリコン基板に結晶欠
陥が形成されやすく、歩留りが低下するという欠点があ
った。
【０００５】本発明の目的は、サイドウォールに起因し
た結晶欠陥による歩留り低下を防止するＭＯＳ型半導体
装置の製造方法を提供することにある。
た結晶欠陥による歩留り低下を防止するＭＯＳ型半導体
装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＭＯＳ型半導体装置の製造方法は、半
導体基板上の酸化シリコン膜上にポリシリコン膜とシリ
サイド膜とを順次形成した後、パターニングしてポリシ
リコン膜とシリサイド膜との２層からなるゲート電極を
形成するＬＤＤ構造のＭＯＳ型半導体装置の製造方法で
あって、前記ポリシリコン電極の寸法より大きい前記シ
リサイド電極上から質量数の異なる同タイプの不純物イ
オンを異なる加速エネルギーで注入するものである。
め、本発明に係るＭＯＳ型半導体装置の製造方法は、半
導体基板上の酸化シリコン膜上にポリシリコン膜とシリ
サイド膜とを順次形成した後、パターニングしてポリシ
リコン膜とシリサイド膜との２層からなるゲート電極を
形成するＬＤＤ構造のＭＯＳ型半導体装置の製造方法で
あって、前記ポリシリコン電極の寸法より大きい前記シ
リサイド電極上から質量数の異なる同タイプの不純物イ
オンを異なる加速エネルギーで注入するものである。
【０００７】
【作用】ポリシリコン電極の寸法より大きいシリサイド
電極上から質量数の異なる同タイプの不純物イオンを異
なる加速エネルギーで注入することにより、サイドウォ
ールをもたない構造とする。
電極上から質量数の異なる同タイプの不純物イオンを異
なる加速エネルギーで注入することにより、サイドウォ
ールをもたない構造とする。
【０００８】
【実施例】以下、本発明の一実施例を図により説明す
る。図１（ａ）〜（ｅ）は、本発明の実施例に係るＬＤ
Ｄ構造のＭＯＳ型半導体装置を製造する方法を工程順に
示した断面図である。
る。図１（ａ）〜（ｅ）は、本発明の実施例に係るＬＤ
Ｄ構造のＭＯＳ型半導体装置を製造する方法を工程順に
示した断面図である。
【０００９】まず、図１（ａ）に示すように、シリコン
基板１上に厚さ６０００Åの素子分離用のフィールド酸
化膜２を形成したのち、ＭＯＳトランジスタを形成する
能動領域にゲート絶縁膜となる酸化シリコン膜３を２５
０Åの厚さに形成する。
基板１上に厚さ６０００Åの素子分離用のフィールド酸
化膜２を形成したのち、ＭＯＳトランジスタを形成する
能動領域にゲート絶縁膜となる酸化シリコン膜３を２５
０Åの厚さに形成する。
【００１０】次に、図１（ｂ）に示すように、減圧ＣＶ
Ｄ法により下層のゲート電極となるポリシリコン膜４を
２０００Åの厚さに形成する。
Ｄ法により下層のゲート電極となるポリシリコン膜４を
２０００Åの厚さに形成する。
【００１１】次いで、図１（ｃ）に示すように、スパッ
タ法によりタングステンシリサイド膜５を２３００Åの
厚さに形成する。
タ法によりタングステンシリサイド膜５を２３００Åの
厚さに形成する。
【００１２】次いで図１（ｄ）に示すようにフォトリソ
グラフィー工程によりパターニングし、リアクティブイ
オンエッチングにより上層のタングステンシリサイド膜
５、及び下層のポリシリコン膜４をエッチングし、タン
グステンシリサイド電極５Ａ、ポリシリコン電極４Ａを
形成する。
グラフィー工程によりパターニングし、リアクティブイ
オンエッチングにより上層のタングステンシリサイド膜
５、及び下層のポリシリコン膜４をエッチングし、タン
グステンシリサイド電極５Ａ、ポリシリコン電極４Ａを
形成する。
【００１３】次いでフォトリソグラフィー工程によりフ
ィールド酸化膜をカバーするようにレジストをパターニ
ングし、さらにＳｉＯ2に対して２００Å／ｍｉｎ程度
のエッチングレートが得られるように調合したバッファ
ードフッ酸を用いて３０分程度エッチングし、下層のポ
リシリコン電極４Ａを０．３μｍ程度エッチングし、そ
の後フォトレジストを除去する。
ィールド酸化膜をカバーするようにレジストをパターニ
ングし、さらにＳｉＯ2に対して２００Å／ｍｉｎ程度
のエッチングレートが得られるように調合したバッファ
ードフッ酸を用いて３０分程度エッチングし、下層のポ
リシリコン電極４Ａを０．３μｍ程度エッチングし、そ
の後フォトレジストを除去する。
【００１４】上述のエッチング時間を加減し最適の特性
が得られるよう設定可能であり、プロセスの自由度が本
発明では大きくなっている。
が得られるよう設定可能であり、プロセスの自由度が本
発明では大きくなっている。
【００１５】次いで図１（ｅ）に示すように、タングス
テンシリサイド電極５Ａを通過するが、ポリシリコン電
極４Ａを通過しない加速エネルギー、例えばＢ（プラ
ス）の場合１００ＫｅＶ程度で５×１０13ａｔｍ／ｃｃ
のイオンを注入し、低濃度層６を形成する。
テンシリサイド電極５Ａを通過するが、ポリシリコン電
極４Ａを通過しない加速エネルギー、例えばＢ（プラ
ス）の場合１００ＫｅＶ程度で５×１０13ａｔｍ／ｃｃ
のイオンを注入し、低濃度層６を形成する。
【００１６】次いで、タングステン電極５Ａを通過しな
い加速エネルギー、例えばＢＦ2（プラス）の場合３０
ＫｅＶ程度で５×１０15ａｔｍ／ｃｃのイオンを注入
し、高濃度層７を形成することにより、ＬＤＤ構造のＭ
ＯＳ型半導体装置を製造することができる。
い加速エネルギー、例えばＢＦ2（プラス）の場合３０
ＫｅＶ程度で５×１０15ａｔｍ／ｃｃのイオンを注入
し、高濃度層７を形成することにより、ＬＤＤ構造のＭ
ＯＳ型半導体装置を製造することができる。
【００１７】
【発明の効果】以上説明したように本発明は、ポリシリ
コン膜とシリサイド膜からなるゲート電極を有するＬＤ
Ｄ構造のＭＯＳ型半導体装置において、サイドウォール
が存在せず、サイドウォールに起因したシリコン基板に
発生する結晶欠陥が全く無く、良好な歩留りが得られ
る。
コン膜とシリサイド膜からなるゲート電極を有するＬＤ
Ｄ構造のＭＯＳ型半導体装置において、サイドウォール
が存在せず、サイドウォールに起因したシリコン基板に
発生する結晶欠陥が全く無く、良好な歩留りが得られ
る。
【００１８】さらに、サイドウォールの形成工程が不用
であり、製造工程が短縮され、低コストで製造できる。
であり、製造工程が短縮され、低コストで製造できる。
【図１】本発明の一実施例を工程順に示した断面図であ
る。
る。
【図２】従来の製造方法を示す断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ 酸化シリコン膜 ４ ポリシリコン膜 ４Ａ ポリシリコン電極 ５ タングステンシリサイド膜 ５Ａ タングステンシリサイド電極 ６ 低濃度層 ７ 高濃度層 ８ サイドウォール ９ レジスト
Claims (1)
- 【請求項１】 半導体基板上の酸化シリコン膜上にポリ
シリコン膜とシリサイド膜とを順次形成した後、パター
ニングしてポリシリコン膜とシリサイド膜との２層から
なるゲート電極を形成するＬＤＤ構造のＭＯＳ型半導体
装置の製造方法であって、 前記ポリシリコン電極の寸法より大きい前記シリサイド
電極上から質量数の異なる同タイプの不純物イオンを異
なる加速エネルギーで注入することを特徴とするＭＯＳ
型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092067A JPH05267330A (ja) | 1992-03-18 | 1992-03-18 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092067A JPH05267330A (ja) | 1992-03-18 | 1992-03-18 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267330A true JPH05267330A (ja) | 1993-10-15 |
Family
ID=14044128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4092067A Pending JPH05267330A (ja) | 1992-03-18 | 1992-03-18 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267330A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6962853B2 (en) | 2000-01-20 | 2005-11-08 | Matsushita Electronic Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2007294836A (ja) * | 2006-03-27 | 2007-11-08 | Yamaha Corp | 絶縁ゲート型電界効果トランジスタの製法 |
-
1992
- 1992-03-18 JP JP4092067A patent/JPH05267330A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6962853B2 (en) | 2000-01-20 | 2005-11-08 | Matsushita Electronic Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2007294836A (ja) * | 2006-03-27 | 2007-11-08 | Yamaha Corp | 絶縁ゲート型電界効果トランジスタの製法 |
| JP4725451B2 (ja) * | 2006-03-27 | 2011-07-13 | ヤマハ株式会社 | 絶縁ゲート型電界効果トランジスタの製法 |
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