JPH0510758B2 - - Google Patents
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- JPH0510758B2 JPH0510758B2 JP58211791A JP21179183A JPH0510758B2 JP H0510758 B2 JPH0510758 B2 JP H0510758B2 JP 58211791 A JP58211791 A JP 58211791A JP 21179183 A JP21179183 A JP 21179183A JP H0510758 B2 JPH0510758 B2 JP H0510758B2
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- Japan
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- signal
- circuit
- delay circuit
- dynamic delay
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- Expired - Lifetime
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 230000007704 transition Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 230000005856 abnormality Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路等に用いられるタイ
ミング信号発生回路に関する。
ミング信号発生回路に関する。
集積回路における回路の各節点電位あるいは、
各信号の電位の初期設定は、電源投入時の条件や
ウオーミングアツプ条件を規定しておかなけれ
ば、正しく行なわれず、電源投入後の回路動作が
不完全となる。初期設定が規定の通りに行われな
いと、回路動作が不完全となるだけでなく、回路
に異常大電流が生じ、回路を破壊したり、ボート
上、他の素子にも障害を与えることにもなる。電
源投入時に、高レベルにするべき信号線あるい
は、回路節点には、いわゆるブルアツプトランジ
スタを接続し電源投入により、これらの信号線、
節点に高レベルを供給している。
各信号の電位の初期設定は、電源投入時の条件や
ウオーミングアツプ条件を規定しておかなけれ
ば、正しく行なわれず、電源投入後の回路動作が
不完全となる。初期設定が規定の通りに行われな
いと、回路動作が不完全となるだけでなく、回路
に異常大電流が生じ、回路を破壊したり、ボート
上、他の素子にも障害を与えることにもなる。電
源投入時に、高レベルにするべき信号線あるい
は、回路節点には、いわゆるブルアツプトランジ
スタを接続し電源投入により、これらの信号線、
節点に高レベルを供給している。
第１図ａはダイナミツク・ランダム・アクセ
ス・メモリ（以下、DRAMと略称する）のバツ
フア回路の２ビツト分の回路図、同図ｂは
DRAMのアドレスデコーダの一部分の回路図で
ある。外部アドレス入力A0がフリツプロツプ１
に加えられるとアドレスバツフア出力a0、ａ 0が
アドレスデコーダのMOS電界効果トランジスタ
（以下FETと略し記す）Q11，Q12……のいずれか
にそれぞれ加えられる。但し、アドレスバツフア
出力のリセツト信号φ1が高電位にあるときは、
a0、ａ 0はともに必らず低電位となる。
ス・メモリ（以下、DRAMと略称する）のバツ
フア回路の２ビツト分の回路図、同図ｂは
DRAMのアドレスデコーダの一部分の回路図で
ある。外部アドレス入力A0がフリツプロツプ１
に加えられるとアドレスバツフア出力a0、ａ 0が
アドレスデコーダのMOS電界効果トランジスタ
（以下FETと略し記す）Q11，Q12……のいずれか
にそれぞれ加えられる。但し、アドレスバツフア
出力のリセツト信号φ1が高電位にあるときは、
a0、ａ 0はともに必らず低電位となる。
ブリチヤージ信号φ2は、リセツト信号φ1が高
電位になつた後に高電位になるように両信号の時
間関係が規定してある。もし、リセツト信号φ1
が低電位のときにブリチヤージ信号φ2が高電位
になると、a0又はａ 0のいずれか一方は必らず高
電位であるから、Q11，Q12……のうちの少なく
とも１つは導通する。すると、ブリチヤージ信号
φ2が加えられた時に全ての行又は桁のアドレス
デコーダに同時に電流が大量に流れ、電圧Vccを
供給する電源の負荷が過大となり、電源の保護回
路を作動させ、電源断となり、DRAMの作動が
停止することがある。
電位になつた後に高電位になるように両信号の時
間関係が規定してある。もし、リセツト信号φ1
が低電位のときにブリチヤージ信号φ2が高電位
になると、a0又はａ 0のいずれか一方は必らず高
電位であるから、Q11，Q12……のうちの少なく
とも１つは導通する。すると、ブリチヤージ信号
φ2が加えられた時に全ての行又は桁のアドレス
デコーダに同時に電流が大量に流れ、電圧Vccを
供給する電源の負荷が過大となり、電源の保護回
路を作動させ、電源断となり、DRAMの作動が
停止することがある。
第２図ａはDRAMにおける従来のタイミング
信号発生回路の一部を示すブロツク図である。遅
延回路２１，２２はダイナミツク的論理回路で構
成してある。遅延回路２１は外部信号RASを時
間T1遅らせてリセツト信号φ1を生じ、遅延回路
２２ははリセツト信号φ1を時間T2だけ遅らせて
ブリチヤージ信号φ2を生じる。Q21及びQ22はＮ
チヤンネルエンハンスメント型FETからなるブ
ルアツプトランジスタである。
信号発生回路の一部を示すブロツク図である。遅
延回路２１，２２はダイナミツク的論理回路で構
成してある。遅延回路２１は外部信号RASを時
間T1遅らせてリセツト信号φ1を生じ、遅延回路
２２ははリセツト信号φ1を時間T2だけ遅らせて
ブリチヤージ信号φ2を生じる。Q21及びQ22はＮ
チヤンネルエンハンスメント型FETからなるブ
ルアツプトランジスタである。
第２図ｂは、同図ａの遅延回路２２の出力回路
とブルアツプトランジスタQ22との接続を示す図
である。FETQ25，Q26はFETQ22より電流能力が
100倍程度大きくしてある。そして、定常状態で
は信号P1及びP2は互いに逆位相にあり、FETQ25
又はQ26は一方が導通し、他方が遮断している。
従つて、定常状態ではブリチヤージ信号φ2のレ
ベルは信号P1，P2に依存し、ひいてはリセツト
信号φ1に応じて一義的に定まる。
とブルアツプトランジスタQ22との接続を示す図
である。FETQ25，Q26はFETQ22より電流能力が
100倍程度大きくしてある。そして、定常状態で
は信号P1及びP2は互いに逆位相にあり、FETQ25
又はQ26は一方が導通し、他方が遮断している。
従つて、定常状態ではブリチヤージ信号φ2のレ
ベルは信号P1，P2に依存し、ひいてはリセツト
信号φ1に応じて一義的に定まる。
ところが、電流投入時には外部信号RASは高
低のいずれのレベルも許されるし、信号P1，P2
のレベルも不定であるから、信号φ1及びφ2はブ
ルアツプトランジスタQ21，Q22によつて比較的
ゆつくり高レベルに設定される。ブルアツプトラ
ンジスタQ21，Q22のゲートは電源端子に接続し
てあるものであるから、信号φ1及びφ2のいずれ
が先に高レベルに上昇するかは、ブルアツプトラ
ンジスタQ21とQ22との相対的特性及び負荷によ
つて定まる。ブルアツプトランジスタQ21とQ22
の相対的特性、特に電流能力を製造段階において
微妙に調整することは実際上困難であるし、負荷
を都合よく定めることも事実上できない。そこ
で、信号φ2がφ1より先に高レベルになるという
信号間のタイミング異常が発生することが起り得
る。このタイミング異常に起因して、電源電流が
過大になるという問題は前述したところである。
低のいずれのレベルも許されるし、信号P1，P2
のレベルも不定であるから、信号φ1及びφ2はブ
ルアツプトランジスタQ21，Q22によつて比較的
ゆつくり高レベルに設定される。ブルアツプトラ
ンジスタQ21，Q22のゲートは電源端子に接続し
てあるものであるから、信号φ1及びφ2のいずれ
が先に高レベルに上昇するかは、ブルアツプトラ
ンジスタQ21とQ22との相対的特性及び負荷によ
つて定まる。ブルアツプトランジスタQ21とQ22
の相対的特性、特に電流能力を製造段階において
微妙に調整することは実際上困難であるし、負荷
を都合よく定めることも事実上できない。そこ
で、信号φ2がφ1より先に高レベルになるという
信号間のタイミング異常が発生することが起り得
る。このタイミング異常に起因して、電源電流が
過大になるという問題は前述したところである。
ここまでは、DRAMのタイミング信号発生回
路における問題について述べたが、論理回路で構
成した遅延回路を用いる従来のタイミング信号発
生回路では初期設定時における信号間のタイミン
グに異常が生じる可能性が常にあつた。
路における問題について述べたが、論理回路で構
成した遅延回路を用いる従来のタイミング信号発
生回路では初期設定時における信号間のタイミン
グに異常が生じる可能性が常にあつた。
本発明の目的は、初期設定時にも予め定めた順
序で信号を発生するタイミング信号発生回路の提
供にある。
序で信号を発生するタイミング信号発生回路の提
供にある。
本発明によるタイミング信号発生回路は、制御
信号に応答してその信号を所定の時間長だけ遅延
させた第１の遅延信号を発生する第１のダイナミ
ツク遅延回路と、前記第１の遅延信号に応答して
その信号を所定の時間長だけ遅延させた第２の遅
延信号を発生する第２のダイナミツク遅延回路と
を有し、動作電圧の定常時には前記第１および第
２の遅延信号をタイミング信号としてこの順序で
発生するタイミング信号発生回路において、前記
動作電圧の供給開始直後の過渡期においても前記
タイミング信号を前記順序で発生するように、予
め定られた電圧の電源端子と前記第１のダイナミ
ツク遅延回路の出力端子との間に挿入されゲート
電極を前記第１のダイナミツク遅延回路の入力端
子に接続した第１のFETと、前記電源端子と前
記第２のダイナミツク遅延回路の出力端子との間
に挿入されゲート電極を前記第２のダイナミツク
遅延回路の入力端子に接続した第２のFETとを
含む構成を備える。
信号に応答してその信号を所定の時間長だけ遅延
させた第１の遅延信号を発生する第１のダイナミ
ツク遅延回路と、前記第１の遅延信号に応答して
その信号を所定の時間長だけ遅延させた第２の遅
延信号を発生する第２のダイナミツク遅延回路と
を有し、動作電圧の定常時には前記第１および第
２の遅延信号をタイミング信号としてこの順序で
発生するタイミング信号発生回路において、前記
動作電圧の供給開始直後の過渡期においても前記
タイミング信号を前記順序で発生するように、予
め定られた電圧の電源端子と前記第１のダイナミ
ツク遅延回路の出力端子との間に挿入されゲート
電極を前記第１のダイナミツク遅延回路の入力端
子に接続した第１のFETと、前記電源端子と前
記第２のダイナミツク遅延回路の出力端子との間
に挿入されゲート電極を前記第２のダイナミツク
遅延回路の入力端子に接続した第２のFETとを
含む構成を備える。
次に図面を参照して本発明を詳細に説明する。
第３図は本発明の一実施例のブロツク図であ
る。この実施例は、第２図ａと同様にDRAMの
リセツト信号φ1及びブリチヤージ信号φ2を発生
する回路である。ブルアツプトランジスタQ21及
びQ22はゲートが遅延回路２１及び２２の入力端
子にそれぞれ接続してある。そこで、ブルアツプ
トランジスタQ22はリセツト信号φ1が高レベルに
ならない限り導通することはない。従つて、電流
投入後の初期設定時にもリセツト信号φ1が高レ
ベルになつてから後にブリチヤージ信号φ2が高
レベルになるという信号発生の順序は確実に守ら
れる。この実施例を用いれば、DRAMの電源電
流が過大になるという事態は防ぐことができる。
る。この実施例は、第２図ａと同様にDRAMの
リセツト信号φ1及びブリチヤージ信号φ2を発生
する回路である。ブルアツプトランジスタQ21及
びQ22はゲートが遅延回路２１及び２２の入力端
子にそれぞれ接続してある。そこで、ブルアツプ
トランジスタQ22はリセツト信号φ1が高レベルに
ならない限り導通することはない。従つて、電流
投入後の初期設定時にもリセツト信号φ1が高レ
ベルになつてから後にブリチヤージ信号φ2が高
レベルになるという信号発生の順序は確実に守ら
れる。この実施例を用いれば、DRAMの電源電
流が過大になるという事態は防ぐことができる。
なお、以上説明した回路動作から分るように、
遅延回路２１の遅延時間と遅延回路２２の遅延時
間とは必ずしも同一である必要はなく、各々独立
に定めることができる。又、発生すべきタイミン
グ信号は２つに限られるものではなく、縦続に接
続する遅延回路の数に応じた数のタイミング信号
を発生させることができることは明らかである。
遅延回路２１の遅延時間と遅延回路２２の遅延時
間とは必ずしも同一である必要はなく、各々独立
に定めることができる。又、発生すべきタイミン
グ信号は２つに限られるものではなく、縦続に接
続する遅延回路の数に応じた数のタイミング信号
を発生させることができることは明らかである。
以上説明したように、本発明によれば、初期設
定時にも定められた順序で信号を発生するタイミ
ング信号発生回路が提供できる。
定時にも定められた順序で信号を発生するタイミ
ング信号発生回路が提供できる。
第１図ａはDRAMのバツフア回路の２ビツト
分の回路図、同図ｂはDRAMのアドレスデコー
ダの一部分の回路図、第２図ａはDRAMにおけ
る従来のタイミング信号発生回路の一部を示すブ
ロツク図、同図ｂは同図ａの遅延回路２２の出力
回路とブルアツプトランジスタQ22との接続を示
す回路図、第３図は本発明の一実施例のブロツク
図である。
分の回路図、同図ｂはDRAMのアドレスデコー
ダの一部分の回路図、第２図ａはDRAMにおけ
る従来のタイミング信号発生回路の一部を示すブ
ロツク図、同図ｂは同図ａの遅延回路２２の出力
回路とブルアツプトランジスタQ22との接続を示
す回路図、第３図は本発明の一実施例のブロツク
図である。
Claims (1)
- 【特許請求の範囲】 １ 制御信号に応答してその信号を所定の時間長
だけ遅延させた第１の遅延信号を発生する第１の
ダイナミツク遅延回路と、前記第１の遅延信号に
応答してその信号を所定の時間長だけ遅延させた
第２の遅延信号を発生する第２のダイナミツク遅
延回路とを有し、動作電圧の定常時には前記第１
および第２の遅延信号をタイミング信号としてこ
の順序で発生するタイミング信号発生回路におい
て、 前記動作電圧の供給開始直後の過渡期において
も前記タイミング信号を前記順序で発生するよう
に、 予め定められた電圧の電源端子と前記第１のダ
イナミツク遅延回路の出力端子との間に挿入され
ゲート電極を前記第１のダイナミツク遅延回路の
入力端子に接続した第１のFETと、 前記電源端子と前記第２のダイナミツク遅延回
路の出力端子との間に挿入されゲート電極が前記
第２のダイナミツク遅延回路の入力端子に接続し
た第２のFETと を含むことを特徴とするタイミング信号発生回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211791A JPS60103589A (ja) | 1983-11-11 | 1983-11-11 | タイミング信号発生回路 |
| EP84113527A EP0148364B1 (en) | 1983-11-11 | 1984-11-09 | Timing signal generator |
| US06/669,979 US4641049A (en) | 1983-11-11 | 1984-11-09 | Timing signal generator |
| DE8484113527T DE3482016D1 (de) | 1983-11-11 | 1984-11-09 | Zeitsignalgenerator. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211791A JPS60103589A (ja) | 1983-11-11 | 1983-11-11 | タイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103589A JPS60103589A (ja) | 1985-06-07 |
| JPH0510758B2 true JPH0510758B2 (ja) | 1993-02-10 |
Family
ID=16611665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211791A Granted JPS60103589A (ja) | 1983-11-11 | 1983-11-11 | タイミング信号発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4641049A (ja) |
| EP (1) | EP0148364B1 (ja) |
| JP (1) | JPS60103589A (ja) |
| DE (1) | DE3482016D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218898U (ja) * | 1985-07-16 | 1987-02-04 | ||
| FR2606530A1 (fr) * | 1986-11-07 | 1988-05-13 | Eurotechnique Sa | Circuit integre pour la memorisation et le traitement d'informations de maniere confidentielle comportant un dispositif anti-fraude |
| DE3731207A1 (de) * | 1987-07-22 | 1989-03-30 | Honeywell Regelsysteme Gmbh | Ruecksetzschaltung fuer mikroprozessoren und zaehler |
| US4953130A (en) * | 1988-06-27 | 1990-08-28 | Texas Instruments, Incorporated | Memory circuit with extended valid data output time |
| US5184032A (en) * | 1991-04-25 | 1993-02-02 | Texas Instruments Incorporated | Glitch reduction in integrated circuits, systems and methods |
| US5874843A (en) * | 1997-05-28 | 1999-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Power-on reset circuit without an RC Network |
| US7356720B1 (en) * | 2003-01-30 | 2008-04-08 | Juniper Networks, Inc. | Dynamic programmable delay selection circuit and method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1337910A (en) * | 1972-11-03 | 1973-11-21 | Itt Creed | Arrangements for controlling circuits upon initial application of a power supply |
| JPS6041364B2 (ja) * | 1980-08-29 | 1985-09-17 | 富士通株式会社 | 出力バッファ回路 |
| JPS57118599U (ja) * | 1981-01-14 | 1982-07-23 | ||
| JPS57166242U (ja) * | 1981-04-10 | 1982-10-20 | ||
| JPS5843622A (ja) * | 1981-09-09 | 1983-03-14 | Hitachi Ltd | 高速ドライバ−回路 |
| US4433252A (en) * | 1982-01-18 | 1984-02-21 | International Business Machines Corporation | Input signal responsive pulse generating and biasing circuit for integrated circuits |
| US4496861A (en) * | 1982-12-06 | 1985-01-29 | Intel Corporation | Integrated circuit synchronous delay line |
-
1983
- 1983-11-11 JP JP58211791A patent/JPS60103589A/ja active Granted
-
1984
- 1984-11-09 DE DE8484113527T patent/DE3482016D1/de not_active Expired - Lifetime
- 1984-11-09 US US06/669,979 patent/US4641049A/en not_active Expired - Lifetime
- 1984-11-09 EP EP84113527A patent/EP0148364B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0148364A2 (en) | 1985-07-17 |
| DE3482016D1 (de) | 1990-05-23 |
| EP0148364B1 (en) | 1990-04-18 |
| EP0148364A3 (en) | 1986-11-20 |
| US4641049A (en) | 1987-02-03 |
| JPS60103589A (ja) | 1985-06-07 |
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