JPH04372163A - 貼り合わせ基板の製造方法 - Google Patents
貼り合わせ基板の製造方法Info
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- JPH04372163A JPH04372163A JP17594091A JP17594091A JPH04372163A JP H04372163 A JPH04372163 A JP H04372163A JP 17594091 A JP17594091 A JP 17594091A JP 17594091 A JP17594091 A JP 17594091A JP H04372163 A JPH04372163 A JP H04372163A
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Links
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、貼り合わせ基板の製
造方法に関し、例えば三次元構造の半導体装置の製造に
適用して好適なものである。
造方法に関し、例えば三次元構造の半導体装置の製造に
適用して好適なものである。
【０００２】
【従来の技術】近年、複数枚の半導体基板を貼り合わせ
て三次元構造の半導体装置を製造する技術が注目されて
いる。このような貼り合わせ基板は通常、次のような方
法で製造される。
て三次元構造の半導体装置を製造する技術が注目されて
いる。このような貼り合わせ基板は通常、次のような方
法で製造される。
【０００３】すなわち、図３Ａに示すように、まず第１
の半導体基板１０１の表面（素子形成面である主面）１
０１ａ上に素子を構成するパターン１０２を形成し、通
常の拡散やイオン注入などの方法で素子を形成した後、
この表面１０１ａ側に接着材や多結晶シリコン（Ｓｉ）
膜などの接着層１０３を介して第２の半導体基板１０４
を貼り合わせる。なお、符号１０１ｂは第１の半導体基
板１０１の裏面（非素子形成面である主面）を示す。次
に、第１の半導体基板１０１または第２の半導体基板１
０４を適当な厚さに研磨及びエッチングする。
の半導体基板１０１の表面（素子形成面である主面）１
０１ａ上に素子を構成するパターン１０２を形成し、通
常の拡散やイオン注入などの方法で素子を形成した後、
この表面１０１ａ側に接着材や多結晶シリコン（Ｓｉ）
膜などの接着層１０３を介して第２の半導体基板１０４
を貼り合わせる。なお、符号１０１ｂは第１の半導体基
板１０１の裏面（非素子形成面である主面）を示す。次
に、第１の半導体基板１０１または第２の半導体基板１
０４を適当な厚さに研磨及びエッチングする。
【０００４】この後、第１の半導体基板１０１の表面１
０１ａ上のパターン１０２に合わせて第１の半導体基板
１０１または第２の半導体基板１０４をパターニングす
る。すなわち、図３Ｂに示すように第１の半導体基板１
０１を所定形状にパターニングしたり、図３Ｃに示すよ
うに第２の半導体基板１０４を所定形状にパターニング
したり、図３Ｄに示すように第１の半導体基板１０１上
に絶縁膜１０５を形成し、この絶縁膜１０５に開口１０
５ａ、１０５ｂを形成し、これらの開口１０５ａ、１０
５ｂを通じて半導体基板１０１中に不純物を拡散するこ
とにより拡散層１０６を形成したりする。
０１ａ上のパターン１０２に合わせて第１の半導体基板
１０１または第２の半導体基板１０４をパターニングす
る。すなわち、図３Ｂに示すように第１の半導体基板１
０１を所定形状にパターニングしたり、図３Ｃに示すよ
うに第２の半導体基板１０４を所定形状にパターニング
したり、図３Ｄに示すように第１の半導体基板１０１上
に絶縁膜１０５を形成し、この絶縁膜１０５に開口１０
５ａ、１０５ｂを形成し、これらの開口１０５ａ、１０
５ｂを通じて半導体基板１０１中に不純物を拡散するこ
とにより拡散層１０６を形成したりする。
【０００５】
【発明が解決しようとする課題】しかし、上述の従来の
貼り合わせ基板の製造方法においては、貼り合わせ後に
おける中間の貼り合わせ面上のパターン１０２は外部か
ら見えないため、このパターン１０２に合わせて上述の
ように第１の半導体基板１０１または第２の半導体基板
１０４をパターニングすることは困難であった。
貼り合わせ基板の製造方法においては、貼り合わせ後に
おける中間の貼り合わせ面上のパターン１０２は外部か
ら見えないため、このパターン１０２に合わせて上述の
ように第１の半導体基板１０１または第２の半導体基板
１０４をパターニングすることは困難であった。
【０００６】この問題を解決する方法として、例えば特
開昭６１−１８５９３０号公報のように、第１の半導体
基板１０１または第２の半導体基板１０４の適当な場所
に穴をあけ、この穴を利用してパターンの位置合わせを
行う方法もあるが、この方法は現実的な方法ではない。
開昭６１−１８５９３０号公報のように、第１の半導体
基板１０１または第２の半導体基板１０４の適当な場所
に穴をあけ、この穴を利用してパターンの位置合わせを
行う方法もあるが、この方法は現実的な方法ではない。
【０００７】この発明の目的は、貼り合わせ後における
中間の貼り合わせ面上にあるパターンに対して高い精度
で位置合わせされたパターンを研磨面上に形成すること
ができる貼り合わせ基板の製造方法を提供することにあ
る。
中間の貼り合わせ面上にあるパターンに対して高い精度
で位置合わせされたパターンを研磨面上に形成すること
ができる貼り合わせ基板の製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】基板の両面に、高い位置
合わせ精度で露光を行うことができる露光装置（以下「
両面マスク合わせ装置」という）がある。特開昭６３−
６５４４３号公報や特開平２−３０７０号公報に記載さ
れているものはその例である。本発明者は、このような
両面マスク合わせ装置を貼り合わせ基板の製造に応用す
ることにより上述の従来の技術の問題を解決することが
できることに着眼し、この発明を案出するに至った。
合わせ精度で露光を行うことができる露光装置（以下「
両面マスク合わせ装置」という）がある。特開昭６３−
６５４４３号公報や特開平２−３０７０号公報に記載さ
れているものはその例である。本発明者は、このような
両面マスク合わせ装置を貼り合わせ基板の製造に応用す
ることにより上述の従来の技術の問題を解決することが
できることに着眼し、この発明を案出するに至った。
【０００９】すなわち、上記目的を達成するために、こ
の発明の貼り合わせ基板の製造方法は、第１の基板（１
）の第１の主面（１ａ）上に第１のパターン（２）を形
成した後、両面マスク合わせ装置を用いたリソグラフィ
ーにより第１の基板（１）の第２の主面（１ｂ）上に第
１のパターン（２）に合わせて第２のパターン（３）を
形成する工程と、第１の基板（１）の第１の主面（１ａ
）側に第２の基板（５）を貼り合わせる工程とを具備す
る。
の発明の貼り合わせ基板の製造方法は、第１の基板（１
）の第１の主面（１ａ）上に第１のパターン（２）を形
成した後、両面マスク合わせ装置を用いたリソグラフィ
ーにより第１の基板（１）の第２の主面（１ｂ）上に第
１のパターン（２）に合わせて第２のパターン（３）を
形成する工程と、第１の基板（１）の第１の主面（１ａ
）側に第２の基板（５）を貼り合わせる工程とを具備す
る。
【００１０】
【作用】上述のように構成されたこの発明の貼り合わせ
基板の製造方法によれば、両面マスク合わせ装置を用い
たリソグラフィーにより第１の基板（１）の第２の主面
（１ｂ）上に第１のパターン（２）に合わせて第２のパ
ターン（３）を形成するようにしているので、貼り合わ
せ後の第１の基板（１）と第２の基板（５）との中間の
貼り合わせ面上にある第１のパターン（２）が外部から
見えなくても、第２のパターン（３）を利用することに
より、第１の基板（１）または第２の基板（５）の研磨
後にこの研磨面上に第１のパターン（２）に対して高い
精度で位置合わせされたパターンを形成することができ
る。
基板の製造方法によれば、両面マスク合わせ装置を用い
たリソグラフィーにより第１の基板（１）の第２の主面
（１ｂ）上に第１のパターン（２）に合わせて第２のパ
ターン（３）を形成するようにしているので、貼り合わ
せ後の第１の基板（１）と第２の基板（５）との中間の
貼り合わせ面上にある第１のパターン（２）が外部から
見えなくても、第２のパターン（３）を利用することに
より、第１の基板（１）または第２の基板（５）の研磨
後にこの研磨面上に第１のパターン（２）に対して高い
精度で位置合わせされたパターンを形成することができ
る。
【００１１】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。図１Ａ〜図１Ｆはこの発明の一実施
例を示す。この実施例においては、図１Ａに示すように
、まず第１の半導体基板１の表面１ａ上に素子を構成す
るパターン２を形成する。符号１ｂは第１の半導体基板
１の裏面を示す。
しながら説明する。図１Ａ〜図１Ｆはこの発明の一実施
例を示す。この実施例においては、図１Ａに示すように
、まず第１の半導体基板１の表面１ａ上に素子を構成す
るパターン２を形成する。符号１ｂは第１の半導体基板
１の裏面を示す。
【００１２】次に、図１Ｂに示すように、図示省略した
両面マスク合わせ装置を用いたフォトリソグラフィー及
びエッチングにより、第１の半導体基板１の裏面１ｂ上
に、表面１ａ上のパターン２に合わせてパターン３を形
成する。ここで、この裏面１ｂ上のパターン３は、第１
の半導体基板１を直接エッチングすることにより形成し
てもよいし、裏面１ｂ上にＳｉＯ２ 膜などの膜を形成
してこの膜をエッチングすることにより形成してもよい
。
両面マスク合わせ装置を用いたフォトリソグラフィー及
びエッチングにより、第１の半導体基板１の裏面１ｂ上
に、表面１ａ上のパターン２に合わせてパターン３を形
成する。ここで、この裏面１ｂ上のパターン３は、第１
の半導体基板１を直接エッチングすることにより形成し
てもよいし、裏面１ｂ上にＳｉＯ２ 膜などの膜を形成
してこの膜をエッチングすることにより形成してもよい
。
【００１３】次に、図１Ｃに示すように、パターン２が
形成された第１の半導体基板１の表面１ａ側に、接着層
４を介して第２の半導体基板５を貼り合わせる。この貼
り合わせは、例えば接着層４として多結晶Ｓｉ膜を用い
る場合には、次のようにして行う。すなわち、第１の半
導体基板１の表面１ａの全面にＣＶＤ法により多結晶Ｓ
ｉ膜を形成し、この多結晶Ｓｉ膜を研磨した後、この研
磨された多結晶Ｓｉ膜の表面に第２の半導体基板５を貼
り合わせた状態で例えば１１００℃程度の温度で熱処理
を行う。 これによって、これらの第１の半導体基板１及び第２の
半導体基板５を貼り合わせることができる。
形成された第１の半導体基板１の表面１ａ側に、接着層
４を介して第２の半導体基板５を貼り合わせる。この貼
り合わせは、例えば接着層４として多結晶Ｓｉ膜を用い
る場合には、次のようにして行う。すなわち、第１の半
導体基板１の表面１ａの全面にＣＶＤ法により多結晶Ｓ
ｉ膜を形成し、この多結晶Ｓｉ膜を研磨した後、この研
磨された多結晶Ｓｉ膜の表面に第２の半導体基板５を貼
り合わせた状態で例えば１１００℃程度の温度で熱処理
を行う。 これによって、これらの第１の半導体基板１及び第２の
半導体基板５を貼り合わせることができる。
【００１４】次に、図１Ｄに示すように、両面マスク合
わせ装置を用いたフォトリソグラフィー及びエッチング
により、第２の半導体基板５の接着層４と反対側の面上
に、第１の半導体基板１の裏面１ｂ上にあるパターン３
に合わせてパターン６を形成する。次に、図１Ｅに示す
ように、第１の半導体基板１をその裏面１ｂ側から所定
の厚さに研磨及びエッチングする。
わせ装置を用いたフォトリソグラフィー及びエッチング
により、第２の半導体基板５の接着層４と反対側の面上
に、第１の半導体基板１の裏面１ｂ上にあるパターン３
に合わせてパターン６を形成する。次に、図１Ｅに示す
ように、第１の半導体基板１をその裏面１ｂ側から所定
の厚さに研磨及びエッチングする。
【００１５】次に、図１Ｆに示すように、両面マスク合
わせ装置を用いたフォトリソグラフィー及びエッチング
により、第１の半導体基板１の研磨面上に、第２の半導
体基板５の裏面上に形成されたパターン６に合わせて、
素子を構成するパターン７を形成する。
わせ装置を用いたフォトリソグラフィー及びエッチング
により、第１の半導体基板１の研磨面上に、第２の半導
体基板５の裏面上に形成されたパターン６に合わせて、
素子を構成するパターン７を形成する。
【００１６】以上のように、この実施例によれば、貼り
合わせ後における中間の貼り合わせ面上にあるパターン
２が外部から見えなくても、第１の半導体基板１の研磨
面と反対側にある第２の半導体基板５の面上のパターン
６を利用してさらに両面マスク合わせ装置を用いたフォ
トリソグラフィー及びエッチングを行うことにより、貼
り合わせ面上のパターン２に対して高い精度で位置合わ
せされたパターン７を研磨面上に形成することができる
。この実施例による貼り合わせ基板の製造方法は、三次
元構造の半導体装置、例えば三次元ＬＳＩの製造に適用
して好適なものである。
合わせ後における中間の貼り合わせ面上にあるパターン
２が外部から見えなくても、第１の半導体基板１の研磨
面と反対側にある第２の半導体基板５の面上のパターン
６を利用してさらに両面マスク合わせ装置を用いたフォ
トリソグラフィー及びエッチングを行うことにより、貼
り合わせ面上のパターン２に対して高い精度で位置合わ
せされたパターン７を研磨面上に形成することができる
。この実施例による貼り合わせ基板の製造方法は、三次
元構造の半導体装置、例えば三次元ＬＳＩの製造に適用
して好適なものである。
【００１７】次に、この発明の他の実施例について説明
する。この他の実施例においては、まず上述の実施例と
同様にして図１Ａ〜図１Ｃに示す工程を進めた後、図２
Ａに示すように、第２の半導体基板５を所定の厚さに研
磨及びエッチングする。次に、両面マスク合わせ装置を
用いたフォトリソグラフィー及びエッチングにより、第
２の半導体基板５の研磨面上に、第１の半導体基板１の
裏面１ｂ上に形成されたパターン３に合わせて、素子を
構成するパターン６を形成する。
する。この他の実施例においては、まず上述の実施例と
同様にして図１Ａ〜図１Ｃに示す工程を進めた後、図２
Ａに示すように、第２の半導体基板５を所定の厚さに研
磨及びエッチングする。次に、両面マスク合わせ装置を
用いたフォトリソグラフィー及びエッチングにより、第
２の半導体基板５の研磨面上に、第１の半導体基板１の
裏面１ｂ上に形成されたパターン３に合わせて、素子を
構成するパターン６を形成する。
【００１８】この他の実施例によれば、上述の実施例と
同様に、第２の半導体基板５の研磨面上に、中間の貼り
合わせ面上のパターン２に対して高い精度で位置合わせ
されたパターン６を形成することができる。以上、この
発明の実施例について具体的に説明したが、この発明は
、上述の実施例に限定されるものではなく、この発明の
技術的思想に基づく各種の変形が可能である。
同様に、第２の半導体基板５の研磨面上に、中間の貼り
合わせ面上のパターン２に対して高い精度で位置合わせ
されたパターン６を形成することができる。以上、この
発明の実施例について具体的に説明したが、この発明は
、上述の実施例に限定されるものではなく、この発明の
技術的思想に基づく各種の変形が可能である。
【００１９】例えば、上述の実施例においては、第１の
半導体基板１及び第２の半導体基板５を貼り合わせる場
合について説明したが、この発明は、三枚以上の半導体
基板を貼り合わせる場合にも適用することが可能である
ことは言うまでもない。また、この発明は、半導体基板
を貼り合わせる場合だけでなく、半導体基板以外の各種
の基板を貼り合わせる場合、さらには異種基板を貼り合
わせる場合にも適用することが可能である。
半導体基板１及び第２の半導体基板５を貼り合わせる場
合について説明したが、この発明は、三枚以上の半導体
基板を貼り合わせる場合にも適用することが可能である
ことは言うまでもない。また、この発明は、半導体基板
を貼り合わせる場合だけでなく、半導体基板以外の各種
の基板を貼り合わせる場合、さらには異種基板を貼り合
わせる場合にも適用することが可能である。
【００２０】
【発明の効果】以上述べたように、この発明によれば、
貼り合わせ後における中間の貼り合わせ面上にあるパタ
ーンに対して高い精度で位置合わせされたパターンを研
磨面上に形成することができる。
貼り合わせ後における中間の貼り合わせ面上にあるパタ
ーンに対して高い精度で位置合わせされたパターンを研
磨面上に形成することができる。
【図１】この発明の一実施例を工程順に説明するための
断面図である。
断面図である。
【図２】この発明の他の実施例を工程順に説明するため
の断面図である。
の断面図である。
【図３】従来の貼り合わせ基板の製造方法を説明するた
めの断面図である。
めの断面図である。
１ 第１の半導体基板
１ａ 表面
１ｂ 裏面
２、３、６、７ パターン
４ 接着層
５ 第２の半導体基板
Claims (1)
- 【請求項１】 第１の基板の第１の主面上に第１のパ
ターンを形成した後、両面マスク合わせ装置を用いたリ
ソグラフィーにより上記第１の基板の第２の主面上に上
記第１のパターンに合わせて第２のパターンを形成する
工程と、上記第１の基板の上記第１の主面側に第２の基
板を貼り合わせる工程とを具備する貼り合わせ基板の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17594091A JPH04372163A (ja) | 1991-06-20 | 1991-06-20 | 貼り合わせ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17594091A JPH04372163A (ja) | 1991-06-20 | 1991-06-20 | 貼り合わせ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04372163A true JPH04372163A (ja) | 1992-12-25 |
Family
ID=16004921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17594091A Pending JPH04372163A (ja) | 1991-06-20 | 1991-06-20 | 貼り合わせ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04372163A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012520556A (ja) * | 2009-03-12 | 2012-09-06 | ソイテック | 回路層転写により多層構造体を製作する方法 |
-
1991
- 1991-06-20 JP JP17594091A patent/JPH04372163A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012520556A (ja) * | 2009-03-12 | 2012-09-06 | ソイテック | 回路層転写により多層構造体を製作する方法 |
| KR101379887B1 (ko) * | 2009-03-12 | 2014-04-01 | 소이텍 | 회로층 전사를 갖는 다층 구조를 제조하는 방법 |
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