JPH04359473A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
- Publication number
- JPH04359473A JPH04359473A JP13417091A JP13417091A JPH04359473A JP H04359473 A JPH04359473 A JP H04359473A JP 13417091 A JP13417091 A JP 13417091A JP 13417091 A JP13417091 A JP 13417091A JP H04359473 A JPH04359473 A JP H04359473A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- field oxide
- gate electrode
- region
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置（
以下、ＬＳＩという）の静電保護回路を構成する場合に
適用して好適な絶縁ゲート型電界効果トランジスタ（以
下、ＭＯＳトランジスタという）に関する。
以下、ＬＳＩという）の静電保護回路を構成する場合に
適用して好適な絶縁ゲート型電界効果トランジスタ（以
下、ＭＯＳトランジスタという）に関する。
【０００２】
【従来の技術】一般に、ＬＳＩにおいては、例えば、図
８にその回路図を示すような静電保護回路が設けられる
。図中、１はパッド、２、３はｎＭＯＳトランジスタ、
４は拡散抵抗であり、ｎＭＯＳトランジスタ２、３は、
従来、静電破壊に強い、いわゆるＡｌ（アルミニウム）
フィールド・トランジスタ（フィールド酸化膜上にＡｌ
からなるゲート電極を設けて構成されるＭＯＳトランジ
スタ）で構成されていた。
８にその回路図を示すような静電保護回路が設けられる
。図中、１はパッド、２、３はｎＭＯＳトランジスタ、
４は拡散抵抗であり、ｎＭＯＳトランジスタ２、３は、
従来、静電破壊に強い、いわゆるＡｌ（アルミニウム）
フィールド・トランジスタ（フィールド酸化膜上にＡｌ
からなるゲート電極を設けて構成されるＭＯＳトランジ
スタ）で構成されていた。
【０００３】ここに例えば、図９はＡｌ・フィールド・
トランジスタを使用して構成された図８の静電保護回路
の一部分を示す平面図であり、図１０は図９のＡ−Ａ線
に沿った断面図である。図９において、５はＰ型シリコ
ン基板、６はＮ＋拡散層からなるｎＭＯＳトランジスタ
２のドレイン領域、７はＮ＋拡散層からなるｎＭＯＳト
ランジスタ２のソース領域、８はＡｌからなるｎＭＯＳ
トランジスタ２のゲート電極、９はＡｌからなるＧＮＤ
（接地）線、１０はパッド１とｎＭＯＳトランジスタ２
のドレイン領域６とのコンタクトを図るコンタクトホー
ル、１１〜１３はｎＭＯＳトランジスタ２のソース領域
７とＧＮＤ線９とのコンタクトを図るコンタクトホール
である。また、図１０において、１４はフィールド酸化
膜、１５はＳｉＮ膜からなる層間絶縁層である。
トランジスタを使用して構成された図８の静電保護回路
の一部分を示す平面図であり、図１０は図９のＡ−Ａ線
に沿った断面図である。図９において、５はＰ型シリコ
ン基板、６はＮ＋拡散層からなるｎＭＯＳトランジスタ
２のドレイン領域、７はＮ＋拡散層からなるｎＭＯＳト
ランジスタ２のソース領域、８はＡｌからなるｎＭＯＳ
トランジスタ２のゲート電極、９はＡｌからなるＧＮＤ
（接地）線、１０はパッド１とｎＭＯＳトランジスタ２
のドレイン領域６とのコンタクトを図るコンタクトホー
ル、１１〜１３はｎＭＯＳトランジスタ２のソース領域
７とＧＮＤ線９とのコンタクトを図るコンタクトホール
である。また、図１０において、１４はフィールド酸化
膜、１５はＳｉＮ膜からなる層間絶縁層である。
【０００４】
【発明が解決しようとする課題】ここに、ＬＳＩにおい
ては、高集積化を図るために内部回路の占める面積を大
きくすることが要求されており、これに対応して、静電
保護回路の占める面積をできる限り小さくすることが要
求されている。
ては、高集積化を図るために内部回路の占める面積を大
きくすることが要求されており、これに対応して、静電
保護回路の占める面積をできる限り小さくすることが要
求されている。
【０００５】従来、この要求に応えるものとして、例え
ば、図８の静電保護回路の場合、少なくともｎＭＯＳト
ランジスタ２をＡｌ・フィールド・トランジスタではな
く、図１１にその断面図を示すようなｐｏｌｙ（ポリシ
リコン）・フィールド・トランジスタで構成する方法が
提案されている。図中、１６はポリシリコンからなるゲ
ート電極、１７、１８はＳｉＯ２からなるゲート酸化膜
であり、図１０に対応する部分には同一符号を付してい
る。この方法によれば、図１１に二点鎖線で示すように
、ゲート電極１６の上方に層間絶縁膜１５を介してＧＮ
Ｄ線９を配線することができるので、内部回路の占める
面積を大きくし、内部回路の高集積化を図ることができ
る。
ば、図８の静電保護回路の場合、少なくともｎＭＯＳト
ランジスタ２をＡｌ・フィールド・トランジスタではな
く、図１１にその断面図を示すようなｐｏｌｙ（ポリシ
リコン）・フィールド・トランジスタで構成する方法が
提案されている。図中、１６はポリシリコンからなるゲ
ート電極、１７、１８はＳｉＯ２からなるゲート酸化膜
であり、図１０に対応する部分には同一符号を付してい
る。この方法によれば、図１１に二点鎖線で示すように
、ゲート電極１６の上方に層間絶縁膜１５を介してＧＮ
Ｄ線９を配線することができるので、内部回路の占める
面積を大きくし、内部回路の高集積化を図ることができ
る。
【０００６】しかしながら、図１１に示すように構成さ
れるｎＭＯＳトランジスタ２においては、ゲート酸化膜
１７、１８が静電破壊され易いという問題点があり、こ
れまで使用されていない。
れるｎＭＯＳトランジスタ２においては、ゲート酸化膜
１７、１８が静電破壊され易いという問題点があり、こ
れまで使用されていない。
【０００７】本発明は、かかる点に鑑み、これをＬＳＩ
の静電保護回路のトランジスタに適用する場合には、静
電破壊に強い静電保護回路を構成することができ、かつ
、内部回路の占める面積を大きくし、内部回路の高集積
化を図ることができるようにしたＭＯＳトランジスタを
提供することを目的とする。
の静電保護回路のトランジスタに適用する場合には、静
電破壊に強い静電保護回路を構成することができ、かつ
、内部回路の占める面積を大きくし、内部回路の高集積
化を図ることができるようにしたＭＯＳトランジスタを
提供することを目的とする。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明による絶縁ゲート型電界効果トランジ
スタは、半導体基板１９上に形成されたフィールド酸化
膜２０の一側及び他側の半導体領域にそれぞれドレイン
領域２１及びソース領域２２を設けると共に、フィール
ド酸化膜２０の下方の半導体領域２３をチャネル領域と
して、フィールド酸化膜２０上にフィールド酸化膜２０
の幅よりも狭い幅のポリシリコンからなるゲート電極２
４を設けて構成される。
図であり、本発明による絶縁ゲート型電界効果トランジ
スタは、半導体基板１９上に形成されたフィールド酸化
膜２０の一側及び他側の半導体領域にそれぞれドレイン
領域２１及びソース領域２２を設けると共に、フィール
ド酸化膜２０の下方の半導体領域２３をチャネル領域と
して、フィールド酸化膜２０上にフィールド酸化膜２０
の幅よりも狭い幅のポリシリコンからなるゲート電極２
４を設けて構成される。
【０００９】
【作用】本発明においては、ポリシリコンからなるゲー
ト電極２４を設けているが、その幅は、フィールド酸化
膜２０の幅よりも狭い幅とされ、静電耐圧に強い構造と
されている。また、本発明をＬＳＩの静電保護回路のト
ランジスタに適用する場合には、ゲート電極２４の上方
に層間絶縁膜を介してＡｌからなる電源線又は接地線を
配線することができるので、ＬＳＩの内部回路の占める
面積を大きくし、高集積化を図ることができる。
ト電極２４を設けているが、その幅は、フィールド酸化
膜２０の幅よりも狭い幅とされ、静電耐圧に強い構造と
されている。また、本発明をＬＳＩの静電保護回路のト
ランジスタに適用する場合には、ゲート電極２４の上方
に層間絶縁膜を介してＡｌからなる電源線又は接地線を
配線することができるので、ＬＳＩの内部回路の占める
面積を大きくし、高集積化を図ることができる。
【００１０】
【実施例】以下、図２〜図４を参照して、本発明の一実
施例及びその応用例について説明する。
施例及びその応用例について説明する。
【００１１】図２は本発明の一実施例を示す断面図であ
って、本実施例は、本発明をｎＭＯＳトランジスタに適
用した場合である。図中、２５はＰ型シリコン基板、２
６はＮ＋拡散層からなるドレイン領域、２７はＮ＋拡散
層からなるソース領域、２８はポリシリコンからなるゲ
ート電極、２９はフィールド酸化膜であり、ポリシリコ
ンからなるゲート電極２８は、その幅Ｗ２８を、フィー
ルド酸化膜２９の幅Ｗ２９よりも狭く形成され、その一
方の側端部２８Ａとドレイン領域２６との間及び他方の
側端部２８Ｂとソース領域との間に、それぞれ一定の間
隔ＬＡ及びＬＢが存在するように構成されている。即ち
、静電耐圧に強い構造とされている。
って、本実施例は、本発明をｎＭＯＳトランジスタに適
用した場合である。図中、２５はＰ型シリコン基板、２
６はＮ＋拡散層からなるドレイン領域、２７はＮ＋拡散
層からなるソース領域、２８はポリシリコンからなるゲ
ート電極、２９はフィールド酸化膜であり、ポリシリコ
ンからなるゲート電極２８は、その幅Ｗ２８を、フィー
ルド酸化膜２９の幅Ｗ２９よりも狭く形成され、その一
方の側端部２８Ａとドレイン領域２６との間及び他方の
側端部２８Ｂとソース領域との間に、それぞれ一定の間
隔ＬＡ及びＬＢが存在するように構成されている。即ち
、静電耐圧に強い構造とされている。
【００１２】図３は本実施例のｎＭＯＳトランジスタを
使用して構成した図８に示す静電保護回路の一部分を示
す平面図、図４は図３のＢ−Ｂ線に沿った断面図であっ
て、これら図３、図４において、図９、図１０に対応す
る部分には同一符号を付している。ここに、３０はポリ
シリコンからなるゲート電極、３１はゲート電極３０と
ＧＮＤ線９とのコンタクトを図るコンタクトホールであ
る。なお、図３、図４において、カッコ内の符号は、図
２の対応する部分を示すためのものである。
使用して構成した図８に示す静電保護回路の一部分を示
す平面図、図４は図３のＢ−Ｂ線に沿った断面図であっ
て、これら図３、図４において、図９、図１０に対応す
る部分には同一符号を付している。ここに、３０はポリ
シリコンからなるゲート電極、３１はゲート電極３０と
ＧＮＤ線９とのコンタクトを図るコンタクトホールであ
る。なお、図３、図４において、カッコ内の符号は、図
２の対応する部分を示すためのものである。
【００１３】このように、本実施例を使用して図８の静
電保護回路を構成する場合には、図３、図４に示すよう
に、ＡｌからなるＧＮＤ線９をゲート電極３０の上方に
層間絶縁膜１５を介して配置させることができるので、
Ｐ型シリコン基板５の端部からＧＮＤ線９までの距離Ｐ
を図９に示す場合よりも短くすることができる。この結
果、内部回路の占める面積を大きくし、内部回路の高集
積化を図ることができる。
電保護回路を構成する場合には、図３、図４に示すよう
に、ＡｌからなるＧＮＤ線９をゲート電極３０の上方に
層間絶縁膜１５を介して配置させることができるので、
Ｐ型シリコン基板５の端部からＧＮＤ線９までの距離Ｐ
を図９に示す場合よりも短くすることができる。この結
果、内部回路の占める面積を大きくし、内部回路の高集
積化を図ることができる。
【００１４】なお、本発明は、図８に示す静電保護回路
のほか、図５〜図７に示すような静電保護回路を構成す
る場合などにも適用することができる。図中、３２、３
３はｐＭＯＳトランジスタである。
のほか、図５〜図７に示すような静電保護回路を構成す
る場合などにも適用することができる。図中、３２、３
３はｐＭＯＳトランジスタである。
【００１５】
【発明の効果】本発明によれば、これをＬＳＩの静電保
護回路のトランジスタに適用する場合には、静電破壊に
強い静電保護回路を構成することができ、かつ、内部回
路の占める面積を大きくし、内部回路の高集積化を図る
ことができる。
護回路のトランジスタに適用する場合には、静電破壊に
強い静電保護回路を構成することができ、かつ、内部回
路の占める面積を大きくし、内部回路の高集積化を図る
ことができる。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す断面図である。
【図３】本発明の一実施例を使用して構成した図８の静
電保護回路の一部分を示す平面図である。
電保護回路の一部分を示す平面図である。
【図４】図３のＢ−Ｂ線に沿った断面図である。
【図５】静電保護回路を示す回路図である。
【図６】静電保護回路を示す回路図である。
【図７】静電保護回路を示す回路図である。
【図８】静電保護回路を示す回路図である。
【図９】Ａｌ・フィールド・トランジスタを使用して構
成された図８の静電保護回路の一部分を示す平面図であ
る。
成された図８の静電保護回路の一部分を示す平面図であ
る。
【図１０】図９のＡ−Ａ線に沿った断面図である。
【図１１】従来のｐｏｌｙ・フィールド・トランジスタ
を示す断面図である。
を示す断面図である。
１９ 半導体基板
２０ フィールド酸化膜
２１ ドレイン領域
２２ ソース領域
Claims (1)
- 【請求項１】半導体基板（１９）上に形成されたフィー
ルド酸化膜（２０）の一側及び他側の半導体領域にそれ
ぞれドレイン領域（２１）及びソース領域（２２）を設
けると共に、前記フィールド酸化膜（２０）の下方の半
導体領域（２３）をチャネル領域として、前記フィール
ド酸化膜（２０）上に前記フィールド酸化膜（２０）の
幅よりも狭い幅のポリシリコンからなるゲート電極（２
４）を設けて構成されていることを特徴とする絶縁ゲー
ト型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13417091A JPH04359473A (ja) | 1991-06-05 | 1991-06-05 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13417091A JPH04359473A (ja) | 1991-06-05 | 1991-06-05 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04359473A true JPH04359473A (ja) | 1992-12-11 |
Family
ID=15122087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13417091A Withdrawn JPH04359473A (ja) | 1991-06-05 | 1991-06-05 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04359473A (ja) |
-
1991
- 1991-06-05 JP JP13417091A patent/JPH04359473A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |