JPH04315891A - 画像メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像メモリに関し、特に
メモリセルアレイとパラレルなデータ転送を行い、外部
とシルアルなデータ入出力を行うデータレジスタおよび
センスアンプを備えた画像メモリに関する。

【０００２】

【従来の技術】従来、この種の画像メモリはメモリセル
アレイとセンスアンプおよびデータレジスタを備え、し
かもこのセンスアンプとデータレジスタが１対１になる
ように構成されている。

【０００３】図４は従来の一例を示す画像メモリのブロ
ック図である。図４に示すように、この画像メモリはフ
ァーストイン・ファーストアウト（以下、ＦＩＦＯ）構
成のＮＴＳＣ方式の１フィールド分の画像データを記憶
するするように構成されたフィールドメモリである。こ
のフィールドメモリは、２６３ワード×９１０×４ビッ
ト構成のメモリセルアレイ１を有し、そのアドレス指定
はコントローラ１２の指示によりライト行アドレスポイ
ンタ９，リード行アドレスポインタ１０あるいはリフレ
ッシュアドレスポインタ１１を介し行アドレスポインタ
８を駆動してメモリセルアレイ１にアクセスする。コン
トローラ１２にはリフレッシュタイマ１３が接続され、
リフレッシュ信号Ｒｅｆを送出している。かかるメモリ
セルアレイ１のデータ入力側にはライトデータレジスタ
５が接続され、このレジスタ５にライトアドレスポイン
タ６およびデータ入力バッファ７が接続される。また、
出力側には、センスアンプを省略しているが、リードデ
ータレジスタ２を配置し、このレジスタ２にはリードア
ドレスポインタ３およびデータ出力バッファ４が接続さ
れる。これらライトアドレスポインタ６およびリードア
ドレスポインタ３を介し、ライトデータレジスタ５およ
びリードデータレジスタ２はそれぞれ独立にライトクロ
ック（以下、ＷＣＫ）およびリードクロック（以下、Ｒ
ＣＫ）に同期してデータの入出力を行っている。ライト
データレジスタ５とリードデータレジスタ２は内部がＡ
，Ｂの２つに分割されたスプリットバッファ構成になっ
ており、一方がシリアルなデータ入力又は出力を行って
いる間に他方がメモリセルアレイ１と４５５×４ビット
のデータ転送を行う。また、リードとライトでデータ転
送を同時に行う必要がある場合は、コントローラ１２が
優先順位を判断し、リード又はライトにリフレッシュを
加えた３つの動作を制御する。かかるデータ転送の要求
はそれぞれライトアドレスポインタ６及びリードアドレ
スポインタ３から出力されるＥＯＬＡ又はＥＯＬＢによ
って行われる。これらの信号はポインタ３，６がＡ，Ｂ
の最後のアドレスを示した時にコントローラ１２へ出力
される。すなわち、４５４又は９０９番目のアドレスに
なった時点で出力される。一方、リードアドレスはリー
ドアドレスリセット信号（以下、ＲＡＲ）によってリセ
ットされ、またライトアドレスはライトアドレスリセッ
ト信号（以下、ＷＡＲ）によってリセットされることに
より、リードアドレスポインタ３とライトアドレスポイ
ンタ６はそれぞれ０番地を示す。

【０００４】図５は図４における各回路を搭載するＬＳ
Ｉチップの概略レイアウト図である。図５に示すように
、ここでは図４におけるフィールドメモリをＬＳＩ化し
たときのレイアウトを示しているが、メモリセルアレイ
１の９１０×４ビットのうち０〜４５４までをＡ側、４
５５〜９０９までをＢ側とし、Ａ側を図中の上部に且つ
Ｂ側を下部にそれぞれ配置している。これらＡ側および
Ｂ側はそれぞれ点線ａｂに対し対称の構成になっている
ので、説明の都合上以下にはＡ側のみを説明する。メモ
リセルアレイ１Ａは２６３ワード×４５５×４カラム構
成であり、センスアンプ１５Ａは４５５×４個存在する
。このメモリセルアレイ１Ａの上部には、ライトデータ
レジスタ５Ａを配置し、さらにその上にライトアドレス
ポインタ６Ａを配置している。また、メモリセルアレイ
１Ａの下部には、センスアンプ１５Ａのリードデータレ
ジスタ２Ａ，リードアドレスポインタ３Ａを配置してい
る。これらライトデータレジスタ５Ａ及びリードデータ
レジスタ２Ａはどちらも４５５×４ビット構成となって
いる。すなわち、Ａ側およびＢ側を合わせると、２６３
ワード×９１０×４ビットになる。

【０００５】図６は図４および図５におけるリードデー
タレジスタとセンスアンプの実際のレイアウト配置を考
慮した回路図である。図６に示すように、ここではリー
ドデータレジスタ（ＲＤＲａ〜ＲＤＲｄ）２とセンスア
ンプ部（ＳＡ１〜ＳＡ４）１５の回路構成の一部を、チ
ップレイアウトに対応させて表わしている。尚、ライト
データレジスタもほぼ同様の構成であり、ここではリー
ドデータレジスタ２を例にとって説明する。まず、セン
スアンプ（ＳＡ１〜ＳＡ４）１５には、ビット線Ｄ１〜
Ｄ４およびＤ１〜Ｄ４の反転｛以下、Ｄ１（−）〜Ｄ４
（−）と称す｝が１ビットのメモリセルＭ１〜Ｍ４およ
びＭ１〜Ｍ４の各反転｛以下、Ｍ１（−）〜Ｍ４（−）
と称す｝を介して接続される。これらメモリセルＭ１〜
Ｍ４およびＭ１（−）〜Ｍ４（−）はそれぞれ別々の１
本のワード線により選択される。まず、データ転送動作
は選択されたメモリセルＭのデータがビット線上にＤ１
〜Ｄ４とＤ１（−）〜Ｄ４（−）間の差電位として現わ
れるので、これをセンスアンプ（ＳＡ１〜ＳＡ４）１５
が増幅する。この増幅されたデータはデータ転送信号（
以下、ＤＴと称す）によって開閉されるトランスファゲ
ート（ＴＧ）を介してリードデータレジスタ（ＲＤＲａ
〜ＲＤＲｄ）２に送られ、そこでラッチされる。上述し
たＴＧはデータ転送時のセンスアンプ１５によるデータ
増幅完了後に一定時間だけ開くように制御される。

【０００６】次に、シリアルなデータ出力の動作につい
て説明する。なお、図４で説明したフィールドバッファ
はデータの入出力を４ビットずつ行うようになっている
が、ここでは説明を簡単にするために、２ビットずつで
説明する。まず、ＲＤＲａ〜ＲＤＲｄがラッチしている
データは、リードアドレスポインタＲＡＰａ，ＲＡＰｂ
が出力するリードスイッチ信号ＲＳＷａ，ＲＳＷｂによ
り開閉されるＴＧを介してシリアルバスＳＢ０，ＳＢ１
に出力される。また、リードアドレスポインタＲＡＰａ
，ＲＡＰｂはＲＡＲにより０番地にセットされ、ＲＣＫ
に同期して順次シフトされるシフトレジスタで構成され
ている。かかるポインタＲＡＰは必ず１アドレスのみを
示し、２つ以上のアドレスを示すことはない。また、１
アドレスが図６では２ビットに対応し、図４および図５
では４ビットに対応している。

【０００７】また、図６において、リードデータレジス
タＲＤＲａ〜ＲＤＲｄはビット線ピッチに横一列に並ん
でいる。しかし、近年の高集積化によってビット線ピッ
チが狭くなり、このためリードデータレジスタＲＤＲが
ビット線ピッチに収まらなくなる事態も出現している。 このことを以下に説明する。

【０００８】図７は図６に示す回路ブロックのＬＳＩ高
集積化によりビット線間ピッチが狭くなったときのリー
ドデータレジスタとセンスアンプの回路図である。図７
に示すように、かかる回路構成は図６と全く同じである
ので、動作説明を省略する。ここで、ＲＤＲａ〜ＲＤＲ
ｄが図中で縦積になっているため、ＲＤＲの縦方向の長
さが増大し、少なく見積もっても１００μｍ程度増加す
ると考えられる。また、前述した図５において、データ
レジスタはリードおよびライト合わせて４個あるため、
チップの短辺は４００μｍ程度増加すると考えられる。 　　従って、チップの短辺を仮に５ｍｍとすると、８％
〜１０％のチップサイズの増大となる。

【０００９】

【発明が解決しようとする課題】上述した従来の画像メ
モリは、センスアンプ１個に対してデータレジスタ１ビ
ットで対応しているため、レイアウト上で、１ワード線
下のセンスアンプ数分のデータレジスタを配置しなけれ
ばならない。従って、ＬＳＩの高集積化によってビット
線ピッチが狭くなった時にデータレジスタが１列では並
びきらず、２列以上にしなければならない。そのため、
メモリセルアレイ内のデータレジスタが２列幅以上の面
積が必要となり、チップの短辺又は長辺を大きくするこ
とになるので、チップサイズが増大し、製造コストの増
大を招くという欠点がある。

【００１０】本発明の目的は、かかるデータレジスタの
数を削減してチップ上の占有面積を小さくするとともに
、高集積化によりビット線ピッチが狭くなってもデータ
レジスタを一列に配列でき且つそれによるチップサイズ
の増大および製造コストの増大を抑制することのできる
画像メモリを提供することにある。

【００１１】

【課題を解決するための手段】本発明の画像メモリは、
画像データを書き込み記憶し読み出す画像メモリにおい
て、一ワード線下にｍ個のセンスアンプを有するｎワー
ド×ｍビットのメモリセルアレイと、前記メモリセルア
レイとの間でｌビットパラレルにデータ転送を行い且つ
シリアルなデータ入出力を行うｌビットのデータレジス
タと、前記データレジスタの一ビットに対し前記メモリ
セルアレイの前記センスアンプを複数個接続し且つ接続
された前記複数個のセンスアンプのうち一つを選択して
前記データレジスタの一ビットに接続する選択手段とを
有して構成される。

【００１２】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１３】図１は本発明の一実施例を示す画像メモリ
のブロック図である。図１に示すように、本実施例はＦ
ＩＦＯ構成のフィールドバッファを示し、２６３ワード
×９１０×４ビット構成のメモリセルアレイ１と、２２
７ビットのＡ部および２２８ビットのＢ部から構成され
るリードデータレジスタ２及びライトデータレジスタ５
とを有し、各データレジスタ２および５は４５５ビット
の構成になっている。この各データレジスタ２，５のＡ
，Ｂが２つずつ配置されているのは、メモリセルアレイ
１の１ワード線下の９１０×４ビットに対しＡ及びＢで
インタリーブ動作を行う事を表わしている。すなわち、
９１０番地のうち０〜２２６，４５５〜６８１をＡ部が
受け持ち、２２７〜４５４，６８２〜９０９をＢ部が受
け持つことにより、交互にデータ転送を行う。データ入
力バッファ７に入力された入力データＤＩ０〜ＤＩ３は
４ビット毎にコントローラ１２からのＷＣＫに同期して
ライトアドレスポインタ６で示されるライトデータレジ
スタ５に入力される。一方データ出力バッファ４から出
力される出力データＤＯ０〜ＤＯ３は４ビットずつコン
トローラ１２からのＲＣＫに同期してリードアドレスポ
インタ３で示されるリードデータレジスタ２から出力さ
れる。このリードアドレスポインタ３はＲＣＫに同期し
、またライトアドレスポインタ６はＷＣＫに同期してイ
ンクリメントされ、ＲＡＲ，ＷＡＲにより０番地にそれ
ぞれリセットされる。尚、メモリセルアレイ１に対する
アドレス指定については、前述した従来例（図４）と同
様であるので、説明を省略する。

【００１４】かかるフィールドバッファにおけるデータ
転送は、リード又はライトのアドレスポインタ３又は６
が２２６，４５４，６８１，９０９を示した時にＥＯＬ
Ａ，ＥＯＬＢによりコントローラ１２に要求する。これ
ら各ポインタが示す２２６，６８１のときＥＯＬＡ、４
５４，９０９のときＥＯＬＢが出力される。このＥＯＬ
ＡはＡ側のデータ転送の要求信号であり、ＥＯＬＢはＢ
側のデータ転送の要求信号である。また、ライトデータ
転送の時はライト行アドレスポインタ９が示す行アドレ
スを、またリードデータ転送の時はリード行アドレスポ
インタ１０が示す行アドレスを、更にリフレッシュの時
はリフレッシュアドレスポインタ１１が示す行アドレス
をそれぞれ行アドレスデコーダ８に送出することにより
、メモリセルアレイ１上の２６３ワードのうち１ワード
上の０〜２２６，２２７〜４５４，４５５〜６８１，６
８２〜９０９のいずれかをリード又はライトデータ転送
する。これらの各動作が重なった場合は、コントローラ
１２が優先順位をつけて制御する。

【００１５】要するに、本実施例では各レジスタ２，５
と各ポインタ３，６をＡ部とＢ部に分割し、メモリセル
アレイ１とのアクセスを行うものである。

【００１６】図２は図１における各回路を搭載するＬＳ
Ｉチップの概略図である。図２に示すように、ここでは
図１で表わされるフィールドメモリをＬＳＩ化した場合
の概略レイアウトを表わしており、特にメモリセルアレ
イ１Ａ，１Ｂは９１０アドレスのうち０〜２２６，４５
５〜６８１をＡ側、２２７〜４５４，６８２〜９０９を
Ｂ側とし、Ａ側を図中の上部、Ｂ側を図中の下部に配置
している。これらＡ部とＢ部でビット長は異るが、その
他の点では点線ａｂに対し対称の構成になっており、説
明の都合上簡単のためにＡ側のみを例にとって説明する
。メモリセルアレイ１Ａは２６３ワード×４５４×４カ
ラム構成であり（Ｂ側は２６３ワード×４５６×４カラ
ム）、センスアンプ１５Ａは４５４×４個存在する。 このメモリセルアレイ１Ａの上部には、ライトデータレ
ジスタ５Ａがあり、さらにその上にライトアドレスポイ
ンタ６Ａを配置している。一方、メモリセルアレイ１Ａ
の下部には、センスアンプ１５Ａ，リードデータレジス
タ２Ａ，リードアドレスポインタ４Ａを配置している。 これらリードデータレジスタ２Ａ，ライトデータレジス
タ５Ａはどちらもセンスアンプ１５Ａの半数の２２７×
４ビット構成であり、２個のセンスアンプに対し各デー
タレジスタの１ビットが対応している。

【００１７】図３は図１および図２におけるリードデー
タレジスタとセンスアンプの実際のレイアウト配置を考
慮した回路図である。図３に示すように、ここではリー
ドデータレジスタ２とセンスアンプ１５の回路構成の一
部を示している。また、ライトデータレジスタ５の構成
についても、リードデータレジスタ２とほぼ同様である
ので、ここではリードデータレジスタ２のみを説明する
。なお、上述のフィールドバッファは４ビット構成であ
るが、簡略化するため、ここでは２ビットとしている。 かかる回路におけるＤ１〜Ｄ８およびＤ１〜Ｄ８の反転
信号であるＤ１（−）〜Ｄ８（−）はセンスアンプ（Ｓ
Ａ１〜ＳＡ８）１５に接続するビット線であり、Ｍ１〜
Ｍ８およびＭ１（−）〜Ｍ８（−）はメモリセル１の１
ビットをそれぞれ表わす。これらメモリセル１の各ビッ
トＭ１〜Ｍ８およびＭ１（−）〜Ｍ８（−）はそれぞれ
別々のワード線により選択される。

【００１８】以下、かかる回路におけるデータ転送動作
について説明する。まず、選択されたメモリセルのデー
タはビット線上にＤ１〜Ｄ８およびＤ１（−）〜Ｄ８（
−）間の電位差として現われ、センスアンプＳＡ１〜Ｓ
Ａ８により増幅される。増幅されたデータは転送信号Ｄ
Ｔ１又はＤＴ２によって開閉されるトランスファゲート
ＴＧを介しリードデータレジスタＲＤＲａ〜ＲＤＲｄに
送られラッチされる。このＤＴ１，ＤＴ２信号はデータ
転送時にセンスアンプ１５の増幅完了後に一定時間だけ
トランスファゲートＴＧを開くように制御されるが、Ｄ
Ｔ１は図２のＡ側の０〜２２６又はＢ側の２２７〜４５
４番地のデータを転送する時のみトランスファゲートＴ
Ｇを開き、ＤＴ２はＡ側の４５５〜６８１又はＢ側の６
８１〜９０９番地のデータを転送する時のトランスファ
ゲートＴＧを開く。これにより、１ビットのリードデー
タレジスタ２に対する２個のセンスアンプ１５を選択し
、データ転送を行う。例えば、リードデータレジスタＲ
ＤＲａに対してＤＴ１がトランスファゲートＴＧを開く
ときセンスアンプＳＡ１を選択し、またＤＴ２がトラン
スファゲートＴＧ開くときセンスアンプＳＡ２を選択す
ることにより、データ転送を行う。すなわち、ＤＴ１，
ＤＴ２が同時にトランスファゲートＴＧを開く事はない
。

【００１９】次に、シリアルのデータの出力動作につい
て説明する。まず、リードデータレジスタＲＤＲａ〜Ｒ
ＤＲｄがラッチしているデータはリードアドレスポイン
タＲＡＰａ〜ＲＡＰｂが出力するＲＳＷａ，ＲＳＷｂに
より開閉されるトランスファゲートＴＧを介しバスＳＢ
０，ＳＢ１に出力される。これらリードアドレスポイン
タＲＡＰはシフトレジスタで構成され、ＲＣＫにより順
次シフトされる一方、ＲＡＲにより０番地にリセットさ
れる。また、リードアドレスポインタＲＡＰは必ず１ア
ドレスのみを示し、２つ以上のアドレスを同時に示す事
はない。

【００２０】上述したように、リードアドレスレジスタ
２は２個のセンスアンプ１５に対し１ビットしか存在し
ないため、２ビット分のビット線ピッチに対して１ビッ
トのリードデータレジスタ２をおさめれば良い。従って
、従来に比べ各データレジスタの配置は横方向に余裕が
できる。さらに、ＬＳＩの高集積化により、ビット線ピ
ッチが狭くなっても、横一列にデータレジスタを並べる
事が可能なため、各データレジスタの図中の縦方向の長
さを増大させずに済ませることができる。尚、ライトデ
ータレジスタにおいても同様の効果が得られる。

【００２１】また、本発明は上述した実施例の他にデュ
アルポートの画像メモリに適用することができる。特に
、本実施例で示したＦＩＦＯ構成のフィールドバッファ
では、データレジスタのビット長を外部から無視できる
ため、データレジスタ１ビットに対するセンスアンプの
数をさらに増加させ、一層の高集積化にも対応させるこ
とができる。

【００２２】

【発明の効果】以上説明したように、本発明は１ビット
のデータレジスタに複数のセンスアンプを対応させ、且
つデータレジスタに接続するセンスアンプを選択しデー
タレジスタをインターリーブして使用することにより、
データレジスタ数を削減することができるので、データ
レジスタの占有面積を小さくでき、しかもＬＳＩの高集
積化によりビット線ピッチが狭くなってもデータレジス
タを１列のまま構成できるので、チップサイズの増大を
抑制し、製造コストの増大を押えることができるという
効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す画像メモリのブロック
図である。

【図２】図１における各回路を搭載するＬＳＩチップの
概略レイアウト図である。

【図３】図１および図２におけるリードデータレジスタ
とセンスアンプの実際のレイアウト配置を考慮した回路
図である。

【図４】従来の一例を示す画像メモリのブロック図であ
る。

【図５】図４における各回路を搭載するＬＳＩチップの
概略レイアウト図である。

【図６】図４および図５におけるリードデータレジスタ
とセンスアンプの実際のレイアウト配置を考慮した回路
図である。

【図７】図６に示す回路ブロックのＬＳＩ高集積化によ
りビット線間ピッチが狭くなったときのリードデータレ
ジスタとセンスアンプの回路図である。

【符号の説明】

１　　　　メモリセルアレイ ２　　　　リードデータレジスタ ３　　　　リードアドレスポインタ ４　　　　データ出力バッファ ５　　　　ライトデータレジスタ ６　　　　ライトアドレスポインタ ７　　　　データ入力バッファ ８　　　　行アドレスデコーダ ９　　　　ライト行アドレスポインタ １０　　　　リード行アドレスポインタ１１　　　　リ
フレッシュアドレスポインタ１２　　　　コントローラ １３　　　　リフレッシュタイマ １４　　　　ＬＳＩチップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　画像データを書き込み記憶し読み出す
   画像メモリにおいて、一ワード線下にｍ個のセンスアン
   プを有するｎワード×ｍビットのメモリセルアレイと、
   前記メモリセルアレイとの間でｌビットパラレルにデー
   タ転送を行い且つシリアルなデータ入出力を行うｌビッ
   トのデータレジスタと、前記データレジスタの一ビット
   に対し前記メモリセルアレイの前記センスアンプを複数
   個接続し且つ接続された前記複数個のセンスアンプのう
   ち一つを選択して前記データレジスタの一ビットに接続
   する選択手段とを有することを特徴とする画像メモリ。
2. 【請求項２】　　前記画像メモリは、ファーストイン・
   ファーストアウト構成であることを特徴とする請求項１
   記載の画像メモリ。