JPH04302895A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
- Publication number
- JPH04302895A JPH04302895A JP3091707A JP9170791A JPH04302895A JP H04302895 A JPH04302895 A JP H04302895A JP 3091707 A JP3091707 A JP 3091707A JP 9170791 A JP9170791 A JP 9170791A JP H04302895 A JPH04302895 A JP H04302895A
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- JP
- Japan
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- block
- peripheral circuit
- output
- generates
- circuit section
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- Dram (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、ダイナミック型メモリ
セルを集積した半導体記憶装置（ＤＲＡＭ）に係り、特
に周辺回路部の改良に関する。
セルを集積した半導体記憶装置（ＤＲＡＭ）に係り、特
に周辺回路部の改良に関する。
【０００２】
【従来の技術】ＤＲＡＭは、半導体記憶装置の中で最も
大容量化に適しており、現在０．５μｍ デザインルー
ルを用いた１６ＭビットＤＲＡＭがサンプル出荷され、
０．３５〜０．４μｍ デザインルールを用いた６４Ｍ
ビットＤＲＡＭが試作段階にある。今後更に高集積化が
進むと、２１世紀初頭には、０．１μｍ デザインルー
ルを用いた４ＧＭビットＤＲＡＭが出現するものと予想
される。
大容量化に適しており、現在０．５μｍ デザインルー
ルを用いた１６ＭビットＤＲＡＭがサンプル出荷され、
０．３５〜０．４μｍ デザインルールを用いた６４Ｍ
ビットＤＲＡＭが試作段階にある。今後更に高集積化が
進むと、２１世紀初頭には、０．１μｍ デザインルー
ルを用いた４ＧＭビットＤＲＡＭが出現するものと予想
される。
【０００３】デザインルールが０．１μｍ 以下になる
４Ｍビットレベル以上のＤＲＡＭでは、ゲート長０．１
μｍ 以下のＭＯＳトランジスタが用いられ、そのチャ
ネル部の不純物数が１０２ のオーダーになる。この結
果、統計的揺らぎのためにしきい値電圧は設定値より大
きくずれ、トランジスタは正常動作しなくなる。コンタ
クト部も０．１μｍ 角以下になると、不純物数の揺ら
ぎによってその抵抗が無限大になる確率が大きくなる。
４Ｍビットレベル以上のＤＲＡＭでは、ゲート長０．１
μｍ 以下のＭＯＳトランジスタが用いられ、そのチャ
ネル部の不純物数が１０２ のオーダーになる。この結
果、統計的揺らぎのためにしきい値電圧は設定値より大
きくずれ、トランジスタは正常動作しなくなる。コンタ
クト部も０．１μｍ 角以下になると、不純物数の揺ら
ぎによってその抵抗が無限大になる確率が大きくなる。
【０００４】ＤＲＡＭチップの中でこの様なＭＯＳトラ
ンジスタの歩留まり低下の影響を最も受けるのは、メモ
リセルアレイ部やロウデコーダ，カラムデコーダ，セン
スアンプ等のコア部ではなく、周辺回路部である。その
理由は、メモリセルアレイ部やコア回路部は、同一回路
の繰り返しが多いために、所謂冗長回路技術により僅か
の面積増加で不良部分を正常動作部で置き換えることが
できるのに対し、周辺回路部は本質的にランダムロジッ
クであるためにこれが難しいからである。すなわち周辺
回路部に冗長技術を適用しようとすると、複数セットの
周辺回路部が必要となり、あるセット内に１箇所でもト
ランジスタ不良があるとそのセットは不良として他のセ
ットに置換しなければならないため、大容量化した場合
にはチップ面積の大幅な増加をもたらす。
ンジスタの歩留まり低下の影響を最も受けるのは、メモ
リセルアレイ部やロウデコーダ，カラムデコーダ，セン
スアンプ等のコア部ではなく、周辺回路部である。その
理由は、メモリセルアレイ部やコア回路部は、同一回路
の繰り返しが多いために、所謂冗長回路技術により僅か
の面積増加で不良部分を正常動作部で置き換えることが
できるのに対し、周辺回路部は本質的にランダムロジッ
クであるためにこれが難しいからである。すなわち周辺
回路部に冗長技術を適用しようとすると、複数セットの
周辺回路部が必要となり、あるセット内に１箇所でもト
ランジスタ不良があるとそのセットは不良として他のセ
ットに置換しなければならないため、大容量化した場合
にはチップ面積の大幅な増加をもたらす。
【０００５】図７はその様子を示している。図７は、周
辺回路を複数セット設けた場合に、各世代で周辺回路部
の歩留まりがどの様になるかを示している。横軸は、１
セットの周辺回路の不良率であり、ＤＲＡＭの世代に対
応する。これによると、１６Ｇビットレベルでは、１個
の周辺回路の不良率は４０％にのぼるため、周辺回路が
３ないし４セット以上ないと歩留まり９０％以上を確保
できない。
辺回路を複数セット設けた場合に、各世代で周辺回路部
の歩留まりがどの様になるかを示している。横軸は、１
セットの周辺回路の不良率であり、ＤＲＡＭの世代に対
応する。これによると、１６Ｇビットレベルでは、１個
の周辺回路の不良率は４０％にのぼるため、周辺回路が
３ないし４セット以上ないと歩留まり９０％以上を確保
できない。
【０００６】しかも、周辺回路１セット当りのチップに
対する面積は約８％と大きいため、セット数をこれだけ
増やすことは、２０〜３０％というチップ面積増につな
がる（図５の破線参照）。その結果、周辺回路部の面積
を周辺回路の動作確率で除した値、すなわち周辺回路の
コストに比例する値は、周辺回路の冗長がない場合と比
較して７５％程度にしかならない（図６の破線参照）。
対する面積は約８％と大きいため、セット数をこれだけ
増やすことは、２０〜３０％というチップ面積増につな
がる（図５の破線参照）。その結果、周辺回路部の面積
を周辺回路の動作確率で除した値、すなわち周辺回路の
コストに比例する値は、周辺回路の冗長がない場合と比
較して７５％程度にしかならない（図６の破線参照）。
【０００７】
【発明が解決しようとする課題】以上のように、デザイ
ンルール０．１μｍ という大容量ＤＲＡＭでは、周辺
回路を構成するＭＯＳトランジスタの歩留まり低下によ
り周辺回路部の歩留まりが低下し、周辺回路部を複数セ
ット設けると歩留まりは若干向上するもののチップ面積
が大きく増大する、という問題があった。
ンルール０．１μｍ という大容量ＤＲＡＭでは、周辺
回路を構成するＭＯＳトランジスタの歩留まり低下によ
り周辺回路部の歩留まりが低下し、周辺回路部を複数セ
ット設けると歩留まりは若干向上するもののチップ面積
が大きく増大する、という問題があった。
【０００８】本発明は、チップ面積の大幅な増加をもた
らすことなく周辺回路部の歩留まり向上を図ったＤＲＡ
Ｍを提供することを目的とする。
らすことなく周辺回路部の歩留まり向上を図ったＤＲＡ
Ｍを提供することを目的とする。
【０００９】［発明の構成］
【００１０】
【課題を解決するための手段】本発明に係るＤＲＡＭは
、周辺回路部が複数セット設けられ、各セットは互いに
他のセット内の対応するブロックで代替可能な複数のブ
ロックに分割され、かつ、正常動作するブロックの組合
わせを選択することにより正常動作する周辺回路部が構
成されるようにしたことを特徴としている。
、周辺回路部が複数セット設けられ、各セットは互いに
他のセット内の対応するブロックで代替可能な複数のブ
ロックに分割され、かつ、正常動作するブロックの組合
わせを選択することにより正常動作する周辺回路部が構
成されるようにしたことを特徴としている。
【００１１】
【作用】本発明によれば、１セットの周辺回路が複数の
ブロックに分割されて、ブロック単位で他のセットとの
間で代替可能としている。したがって、１セット内で１
箇所のトランジスタ不良があってもそのセット全体が不
良とされる従来の冗長回路方式に比べて、チップ面積の
大幅な増大をもたらすことなく周辺回路部の歩留まり向
上を図ることができる。
ブロックに分割されて、ブロック単位で他のセットとの
間で代替可能としている。したがって、１セット内で１
箇所のトランジスタ不良があってもそのセット全体が不
良とされる従来の冗長回路方式に比べて、チップ面積の
大幅な増大をもたらすことなく周辺回路部の歩留まり向
上を図ることができる。
【００１２】
【実施例】以下、図面を参照しながら実施例を説明する
。
。
【００１３】図１は本発明の一実施例に係るＤＲＡＭチ
ップの全体構成を示す。
ップの全体構成を示す。
【００１４】メモリセルアレイ１は周知のように、１ト
ランジスタ／１キャパシタのダイナミック型メモリセル
がマトリクス配列されて構成されている。メモリセルア
レイ１には、複数本ずつのワード線とビット線が互いに
交差して配設され，メモリセルはワード線により駆動さ
れてビット線との間でデータの授受を行う。ロウデコー
ダ２はワード線選択を行うものであり、外部アドレスを
取り込んでロウデコーダ２の入力信号を発生するのがア
ドレスバッファ３（部分デコーダを含む）である。
ランジスタ／１キャパシタのダイナミック型メモリセル
がマトリクス配列されて構成されている。メモリセルア
レイ１には、複数本ずつのワード線とビット線が互いに
交差して配設され，メモリセルはワード線により駆動さ
れてビット線との間でデータの授受を行う。ロウデコー
ダ２はワード線選択を行うものであり、外部アドレスを
取り込んでロウデコーダ２の入力信号を発生するのがア
ドレスバッファ３（部分デコーダを含む）である。
【００１５】メモリセルアレイ１のビット線端部には読
み出されるデータを増幅するセンスアンプ４が設けられ
、またビット線のデータを選択的にデータ入出力線に伝
達するためのカラム選択信号を発生するカラムデコーダ
５が設けられている。データ入出力回路６はデータ入出
力線とデータ入出力ピンの間でデータの授受を行うバッ
ファ回路である。
み出されるデータを増幅するセンスアンプ４が設けられ
、またビット線のデータを選択的にデータ入出力線に伝
達するためのカラム選択信号を発生するカラムデコーダ
５が設けられている。データ入出力回路６はデータ入出
力線とデータ入出力ピンの間でデータの授受を行うバッ
ファ回路である。
【００１６】周辺回路部７は、ロウアドレス・ストロー
ブ信号／ＲＡＳ，カラムアドレス・ストローブ信号／Ｃ
ＡＳ，ライト・イネーブル信号／ＷＥ等の外部制御信号
により制御されて、アドレスバッファ３，ロウデコーダ
２，センスアンプ４，カラムデコーダ５およびデータ入
出力回路６を駆動する信号を順次発生するもので、その
基本構成はインバータチェーンによるクロック発生器で
ある。
ブ信号／ＲＡＳ，カラムアドレス・ストローブ信号／Ｃ
ＡＳ，ライト・イネーブル信号／ＷＥ等の外部制御信号
により制御されて、アドレスバッファ３，ロウデコーダ
２，センスアンプ４，カラムデコーダ５およびデータ入
出力回路６を駆動する信号を順次発生するもので、その
基本構成はインバータチェーンによるクロック発生器で
ある。
【００１７】ここで周辺回路部７は、各セットがそれぞ
れ複数ブロックに分割された複数の周辺回路セットによ
り構成されている。
れ複数ブロックに分割された複数の周辺回路セットによ
り構成されている。
【００１８】図２は、複数セットにより構成された周辺
回路部７の具体例を示している。図示の場合周辺回路部
７は、第１の周辺回路セット７１ と第２の周辺回路セ
ット７２ により構成されている。
回路部７の具体例を示している。図示の場合周辺回路部
７は、第１の周辺回路セット７１ と第２の周辺回路セ
ット７２ により構成されている。
【００１９】第１の周辺回路セット７１ は、５個のブ
ロックＰ１１，Ｐ１２，…，Ｐ１５に分割されている。 最初のブロックＰ１１は、／ＲＡＳ入力（φＩＮ） 後
、ある遅延をもってロウアドレスバッファ駆動信号（φ
ｏｕｔ１） を発生する部分である。２番目のブロック
Ｐ１２はロウアドレスバッファ３が活性化された後ある
遅延をもってロウデコーダ駆動信号（φｏｕｔ２） を
発生する部分である。３番目のブロックＰ１３はロウデ
コーダ２が活性化された後、ある遅延をもってワード線
駆動信号（φｏｕｔ３） を発生する部分である。４番
目のブロックＰ１４はワード線駆動信号が出力された後
、ある遅延をもってセンスアンプ４を活性化する信号（
φｏｕｔ４） を発生する部分である。５番目のブロッ
クＰ１５は、ＲＡＳ系の動作終了信号（φｏｕｔ５）
を発生する部分である。
ロックＰ１１，Ｐ１２，…，Ｐ１５に分割されている。 最初のブロックＰ１１は、／ＲＡＳ入力（φＩＮ） 後
、ある遅延をもってロウアドレスバッファ駆動信号（φ
ｏｕｔ１） を発生する部分である。２番目のブロック
Ｐ１２はロウアドレスバッファ３が活性化された後ある
遅延をもってロウデコーダ駆動信号（φｏｕｔ２） を
発生する部分である。３番目のブロックＰ１３はロウデ
コーダ２が活性化された後、ある遅延をもってワード線
駆動信号（φｏｕｔ３） を発生する部分である。４番
目のブロックＰ１４はワード線駆動信号が出力された後
、ある遅延をもってセンスアンプ４を活性化する信号（
φｏｕｔ４） を発生する部分である。５番目のブロッ
クＰ１５は、ＲＡＳ系の動作終了信号（φｏｕｔ５）
を発生する部分である。
【００２０】第２の周辺回路７２ は、同様に５個のブ
ロックＰ２１，Ｐ２２，…，Ｐ２５に分割されている。
ロックＰ２１，Ｐ２２，…，Ｐ２５に分割されている。
【００２１】以上に示したブロックＰｉｊのｉはセット
番号，ｊはブロック番号であって、第１，第２の周辺回
路セット７１ ，７２ の間で、ブロック番号ｊが同じ
ものは、同じ機能を有し、セット間で代替できるもので
ある。
番号，ｊはブロック番号であって、第１，第２の周辺回
路セット７１ ，７２ の間で、ブロック番号ｊが同じ
ものは、同じ機能を有し、セット間で代替できるもので
ある。
【００２２】第１，第２の周辺回路セット７１ ，７２
内の各ブロックＰｉｊの良否をあらかじめテストする
ために、テスト回路８が設けられている。各ブロックＰ
ｉｊを個々にテスト回路８に接続するために、スイッチ
回路ＳＷｉＩ，ＳＷｉＯ、およびＳＷＴＩ，ＳＷＴＯ
が設けられている。
内の各ブロックＰｉｊの良否をあらかじめテストする
ために、テスト回路８が設けられている。各ブロックＰ
ｉｊを個々にテスト回路８に接続するために、スイッチ
回路ＳＷｉＩ，ＳＷｉＯ、およびＳＷＴＩ，ＳＷＴＯ
が設けられている。
【００２３】第１，第２の周辺回路セット７１ ，７２
の対応する二つのブロックのうちいずれか一方を選択
して所望の周辺回路を構成できるように、各ブロックＰ
ｉｊの入出力端子部にそれぞれフューズＳＷｉｊＩ ，
ＳＷｉｊＯ が設けられている。フューズＳＷｉｊＩ
，ＳＷｉｊＯ は、正常動作するブロックを各駆動信号
φｏｕｔ１〜φｏｕｔ５の出力端子に接続し、正常動作
しないブロックは切り離すように、テスト回路８による
テスト結果に応じて不要な部分が切断される。これらフ
ューズＳＷｉｊＩ，ＳＷｉｊＯ は、現実のフューズで
はなく、テスト回路８がその機能をもっていてもよい。
の対応する二つのブロックのうちいずれか一方を選択
して所望の周辺回路を構成できるように、各ブロックＰ
ｉｊの入出力端子部にそれぞれフューズＳＷｉｊＩ ，
ＳＷｉｊＯ が設けられている。フューズＳＷｉｊＩ
，ＳＷｉｊＯ は、正常動作するブロックを各駆動信号
φｏｕｔ１〜φｏｕｔ５の出力端子に接続し、正常動作
しないブロックは切り離すように、テスト回路８による
テスト結果に応じて不要な部分が切断される。これらフ
ューズＳＷｉｊＩ，ＳＷｉｊＯ は、現実のフューズで
はなく、テスト回路８がその機能をもっていてもよい。
【００２４】具体的に例えば、ブロックＰ１２，Ｐ１５
，Ｐ２４が正常動作しない場合には、φＩＮ−Ｐ１１−
φｏｕｔ１−Ｐ２２−φｏｕｔ２−Ｐ１３−φｏｕｔ３
−Ｐ１４−φｏｕｔ４−Ｐ２５−φｏｕｔ５という接続
によって正常動作する周辺回路が構成される。これによ
り周辺回路部から発生されるクロックのタイミングは、
図４のようになる。
，Ｐ２４が正常動作しない場合には、φＩＮ−Ｐ１１−
φｏｕｔ１−Ｐ２２−φｏｕｔ２−Ｐ１３−φｏｕｔ３
−Ｐ１４−φｏｕｔ４−Ｐ２５−φｏｕｔ５という接続
によって正常動作する周辺回路が構成される。これによ
り周辺回路部から発生されるクロックのタイミングは、
図４のようになる。
【００２５】この実施例の場合、各ブロックＰｉｊはそ
れ自身増幅機能を有するディメンジョンに設計されてお
り、セット数が１個増えると、ＤＲＡＭチップ面積が約
９％増える。
れ自身増幅機能を有するディメンジョンに設計されてお
り、セット数が１個増えると、ＤＲＡＭチップ面積が約
９％増える。
【００２６】この実施例による周辺回路セット数と、チ
ップ面積増加および周辺回路部の動作確率との関係を図
５に示し、同じく周辺回路セット数と周辺回路部のコス
トの関係を図６に示す。これらの図で従来の冗長回路方
式により周辺回路セットを設けた場合を破線で示してあ
る。図５から明らかなように、この実施例によれば周辺
回路セット数が従来と同じでも周辺回路部の動作確率す
なわち歩留まりは大幅に向上する。
ップ面積増加および周辺回路部の動作確率との関係を図
５に示し、同じく周辺回路セット数と周辺回路部のコス
トの関係を図６に示す。これらの図で従来の冗長回路方
式により周辺回路セットを設けた場合を破線で示してあ
る。図５から明らかなように、この実施例によれば周辺
回路セット数が従来と同じでも周辺回路部の動作確率す
なわち歩留まりは大幅に向上する。
【００２７】また、図６から明らかなようにこの実施例
では、周辺回路が２セットの時、コストに比例する値が
最小（その値は６８）となり、その時の周辺回路部のト
ータルの面積は、ＤＲＡＭチップ全体の面積の９［％］
×２＝１８［％］となる。これに対して従来例では、３
セットで最小（その値は７５）となり、その時の周辺回
路部のトータルの面積は、８［％］×３＝２４［％］と
なるから、この実施例では従来と比較して６％小さいチ
ップ面積で７％安いコストが実現できる。
では、周辺回路が２セットの時、コストに比例する値が
最小（その値は６８）となり、その時の周辺回路部のト
ータルの面積は、ＤＲＡＭチップ全体の面積の９［％］
×２＝１８［％］となる。これに対して従来例では、３
セットで最小（その値は７５）となり、その時の周辺回
路部のトータルの面積は、８［％］×３＝２４［％］と
なるから、この実施例では従来と比較して６％小さいチ
ップ面積で７％安いコストが実現できる。
【００２８】図３は、本発明の第２の実施例の周辺回路
部の構成である。図２の実施例と対応する部分には図２
と同一符号を付して詳細な説明は省略する。この実施例
の場合、周辺回路部は３個のセット７１ ，７２ およ
び７３により構成されている。各周辺回路セットが５個
のブロックＰｉｊにより構成される事は先の実施例と同
様であるが、この実施例では各ブロックＰｉｊはそれ自
身は増幅機能を持つディメンジョンにはなく、２個のブ
ロックを並列に接続して初めて動作が可能になる。した
がって予めテスト回路８により各ブロックＰｉｊの良否
をチェックして、対応する３個のブロックのうち正常動
作する２個のブロックを用いて、周辺回路を構成する。
部の構成である。図２の実施例と対応する部分には図２
と同一符号を付して詳細な説明は省略する。この実施例
の場合、周辺回路部は３個のセット７１ ，７２ およ
び７３により構成されている。各周辺回路セットが５個
のブロックＰｉｊにより構成される事は先の実施例と同
様であるが、この実施例では各ブロックＰｉｊはそれ自
身は増幅機能を持つディメンジョンにはなく、２個のブ
ロックを並列に接続して初めて動作が可能になる。した
がって予めテスト回路８により各ブロックＰｉｊの良否
をチェックして、対応する３個のブロックのうち正常動
作する２個のブロックを用いて、周辺回路を構成する。
【００２９】例えば、ブロックＰ１２，Ｐ２４，Ｐ１５
が正常動作しない場合、この実施例では次のような接続
を行う。かっこ内が並列接続されるブロックを示してい
る。
が正常動作しない場合、この実施例では次のような接続
を行う。かっこ内が並列接続されるブロックを示してい
る。
【００３０】φＩＮ−（Ｐ１１／Ｐ２１）−φｏｕｔ１
−（Ｐ２２／Ｐ３２）−φｏｕｔ２−（Ｐ１３／Ｐ２３
）−φｏｕｔ３−（Ｐ１４／Ｐ３４）−φｏｕｔ４−（
Ｐ２５／Ｐ３５）−φｏｕｔ５この実施例によっても、
先の実施例とほぼ同様の効果が得られる。
−（Ｐ２２／Ｐ３２）−φｏｕｔ２−（Ｐ１３／Ｐ２３
）−φｏｕｔ３−（Ｐ１４／Ｐ３４）−φｏｕｔ４−（
Ｐ２５／Ｐ３５）−φｏｕｔ５この実施例によっても、
先の実施例とほぼ同様の効果が得られる。
【００３１】
【発明の効果】以上述べたように本発明によれば、周辺
回路セットをブロック分割してブロック単位で良否を判
断してそれらの組み合わせにより最終的な周辺回路を構
成するから、周辺回路セットの数が従来と同じでも、周
辺回路部の歩留まりを従来より大幅に向上させたＤＲＡ
Ｍを得ることができる。
回路セットをブロック分割してブロック単位で良否を判
断してそれらの組み合わせにより最終的な周辺回路を構
成するから、周辺回路セットの数が従来と同じでも、周
辺回路部の歩留まりを従来より大幅に向上させたＤＲＡ
Ｍを得ることができる。
【図１】本発明のＤＲＡＭの概略構成を示す図。
【図２】第１の実施例の周辺回路部の構成を示す図。
【図３】第２の実施例の周辺回路部の構成を示す図。
【図４】周辺回路部により得られる出力クロックのタイ
ミングを示す図。
ミングを示す図。
【図５】第１の実施例によるセット数とチップ面積およ
び周辺回路動作確率の関係を示す図。
び周辺回路動作確率の関係を示す図。
【図６】第１の実施例によるセット数と周辺回路部コス
トの関係を示す図。
トの関係を示す図。
【図７】従来の冗長回路技術を用いたＤＲＡＭの周辺回
路の歩留まりを示す図。
路の歩留まりを示す図。
１…メモリセルアレイ、
２…ロウデコーダ、
３…アドレスバッファ、
４…センスアンプ、
５…カラムデコーダ、
６…入出力回路、
７…周辺回路部、
７１ ，７２ ，７３ …周辺回路セット、８…テスト
回路、 Ｐｉｊ…ブロック。 ＳＷｉｊＩ ，ＳＷｉｊＯ …フューズ、ＳＷｉＩ，Ｓ
ＷｉＯ，ＳＷＴＩ ，ＳＷＴｏ …スイッチ。
回路、 Ｐｉｊ…ブロック。 ＳＷｉｊＩ ，ＳＷｉｊＯ …フューズ、ＳＷｉＩ，Ｓ
ＷｉＯ，ＳＷＴＩ ，ＳＷＴｏ …スイッチ。
Claims (3)
- 【請求項１】ワード線とビット線が互いに交差して配設
され，ワード線により駆動されてビット線との間でデー
タの授受を行うダイナミック型メモリセルがマトリクス
配列されたメモリセルアレイと、前記ワード線を選択す
るロウデコーダと、前記ロウデコーダの入力信号を発生
するアドレスバッファと、前記ビット線に読み出される
データを増幅するセンスアンプと、前記ビット線のデー
タを選択的にデータ入出力線に伝達するためのカラム選
択信号を発生するカラムデコーダと、前記データ入出力
線とデータ入出力ピンの間でデータの授受を行うデータ
入出力回路と、外部制御信号により制御されて前記アド
レスバッファ，ロウデコーダ，センスアンプ，カラムデ
コーダおよびデータ入出力回路を活性化する信号を順次
発生する周辺回路部とを備え、前記周辺回路部は複数セ
ット設けられ、各セットは互いに他のセット内の対応す
るブロックで代替可能な複数のブロックに分割され、か
つ、正常動作するブロックの組合わせを選択することに
より正常動作する周辺回路部が構成される、ことを特徴
とするダイナミック型半導体記憶装置。 - 【請求項２】前記周辺回路部は、インバータチェーンに
より構成されて、／ＲＡＳ入力によりロウアドレスバッ
ファ駆動信号を発生するブロック、このブロックの出力
を受けてロウデコーダ駆動信号を発生するブロック、こ
のブロックの出力を受けてワード線駆動信号を発生する
ブロック、このブロックの出力を受けてセンスアンプ活
性化信号を発生するブロックおよびこのブロックの出力
を受けてＲＡＳ系動作終了信号を発生するブロックに分
割され、複数セットに跨がって任意のブロックを選択し
て接続するためのフューズが各ブロックの入出力端子に
設けられていることを特徴とする請求項１記載のダイナ
ミック型半導体記憶装置。 - 【請求項３】各ブロックの良否を判定するテスト回路を
有することを特徴とする請求項１記載のダイナミック型
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09170791A JP3272741B2 (ja) | 1991-03-29 | 1991-03-29 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09170791A JP3272741B2 (ja) | 1991-03-29 | 1991-03-29 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302895A true JPH04302895A (ja) | 1992-10-26 |
| JP3272741B2 JP3272741B2 (ja) | 2002-04-08 |
Family
ID=14033988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09170791A Expired - Fee Related JP3272741B2 (ja) | 1991-03-29 | 1991-03-29 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3272741B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112530955A (zh) * | 2019-09-18 | 2021-03-19 | 铠侠股份有限公司 | 半导体存储装置 |
-
1991
- 1991-03-29 JP JP09170791A patent/JP3272741B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112530955A (zh) * | 2019-09-18 | 2021-03-19 | 铠侠股份有限公司 | 半导体存储装置 |
| CN112530955B (zh) * | 2019-09-18 | 2024-03-19 | 铠侠股份有限公司 | 半导体存储装置 |
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| JP3272741B2 (ja) | 2002-04-08 |
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