JPH04159725A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04159725A JPH04159725A JP28486090A JP28486090A JPH04159725A JP H04159725 A JPH04159725 A JP H04159725A JP 28486090 A JP28486090 A JP 28486090A JP 28486090 A JP28486090 A JP 28486090A JP H04159725 A JPH04159725 A JP H04159725A
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- JP
- Japan
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- film
- gate electrode
- silicon nitride
- insulating film
- nitride film
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に改良され
たセルファラインコンタクトを有するＭＯ３半導体装置
の製造方法に関する。
たセルファラインコンタクトを有するＭＯ３半導体装置
の製造方法に関する。
第２図（ａ）〜（ｆ）は従来例を説明するための工程順
に示す半導体チップの断面図である。
に示す半導体チップの断面図である。
まず、第２図（ａ）に示すように、公知の半導体装置の
製造方法により、Ｐ型半導体基板１上に、フィールド酸
化膜２、ゲート酸化膜３を形成した後、ゲート電極４と
なるゲートポリシリコン膜１０を厚さ３００ｎｍ、第１
の酸化シリコン膜１３を厚さ１１００ｎ、それぞれＣＶ
Ｄ法で成長する。
製造方法により、Ｐ型半導体基板１上に、フィールド酸
化膜２、ゲート酸化膜３を形成した後、ゲート電極４と
なるゲートポリシリコン膜１０を厚さ３００ｎｍ、第１
の酸化シリコン膜１３を厚さ１１００ｎ、それぞれＣＶ
Ｄ法で成長する。
次に、第２図（ｂ）に示すように、通常のフォトレジス
トを使用したりソグラフィ技術を利用し、第１の酸化シ
リコン膜１３、ゲートポリシリコン膜１０を順次ＲＩＥ
法でパターニングし、それをマスクとして、Ａｓ（ヒ素
）をイオン打ち込みにより導入し、Ｎ型拡散層６を形成
する。
トを使用したりソグラフィ技術を利用し、第１の酸化シ
リコン膜１３、ゲートポリシリコン膜１０を順次ＲＩＥ
法でパターニングし、それをマスクとして、Ａｓ（ヒ素
）をイオン打ち込みにより導入し、Ｎ型拡散層６を形成
する。
続いて、第２図（ｃ）に示ずように、第１の酸化シリコ
ン膜１３、ゲート電極４をマスクに、ゲート酸化膜３を
除去したのち（この除去工程は必ずしも必要ではない）
、基板表面にＣＶＤ法により第２の酸化シリコン膜］４
を厚さ１１００ｎ堆積し、次に、第２図（ｄ）に示すよ
うに、エッチバック法により、ゲート電極の側壁に第２
の酸化シリコン膜１４を残す。
ン膜１３、ゲート電極４をマスクに、ゲート酸化膜３を
除去したのち（この除去工程は必ずしも必要ではない）
、基板表面にＣＶＤ法により第２の酸化シリコン膜］４
を厚さ１１００ｎ堆積し、次に、第２図（ｄ）に示すよ
うに、エッチバック法により、ゲート電極の側壁に第２
の酸化シリコン膜１４を残す。
次に、第２図（ｅ）に示すように、眉間絶縁膜８として
、酸化シリコン膜を通常のＣＶＤ法により、厚さ］、５
０ｎｍ堆積し、フォＩ・レジスト膜１１を被着し、通常
の露光技術により、コンタクト孔１２となる部分を開孔
する。
、酸化シリコン膜を通常のＣＶＤ法により、厚さ］、５
０ｎｍ堆積し、フォＩ・レジスト膜１１を被着し、通常
の露光技術により、コンタクト孔１２となる部分を開孔
する。
この後、第２図（ｆ＞に示すように、ＲＩＥ法又はバッ
フアートフッ酸によるウェットエッチにより、層間絶縁
膜８をエツチングし、コンタクト孔を開孔する。ついで
、配線層９を通常の配線形成プロセスにより形成して、
セルファラインコンタクトを得る。
フアートフッ酸によるウェットエッチにより、層間絶縁
膜８をエツチングし、コンタクト孔を開孔する。ついで
、配線層９を通常の配線形成プロセスにより形成して、
セルファラインコンタクトを得る。
〔発明が解決しようとする課題〕
上述した従来の半導体装置の製造方法では、ゲート電極
を被覆している絶縁膜と、眉間絶縁膜がともに酸化シリ
コン膜となっているので、セルファラインコンタクトを
開孔するときに、眉間絶縁膜のみを選択的にエツチング
することができず、オーバーエッチをすると、ゲート電
極上の絶縁膜がなくなってしまい、プロセスマージンが
小さいという欠点がある。
を被覆している絶縁膜と、眉間絶縁膜がともに酸化シリ
コン膜となっているので、セルファラインコンタクトを
開孔するときに、眉間絶縁膜のみを選択的にエツチング
することができず、オーバーエッチをすると、ゲート電
極上の絶縁膜がなくなってしまい、プロセスマージンが
小さいという欠点がある。
また、上記欠点を解決するするために、あらかじめコン
タクトを開孔するエツチング工程でのオーバーエッチを
見込んで、ゲート電極上の酸化シリコン膜を十分に厚く
（通常２００〜３００ ｎｍ）堆積しておく方法が考え
られているが、これは、デバイスの平坦性を著しくそこ
なうという欠点がある。
タクトを開孔するエツチング工程でのオーバーエッチを
見込んで、ゲート電極上の酸化シリコン膜を十分に厚く
（通常２００〜３００ ｎｍ）堆積しておく方法が考え
られているが、これは、デバイスの平坦性を著しくそこ
なうという欠点がある。
本発明の半導体装置の製造方法は、半導体基板の所定領
域上にゲート絶縁膜を介して導電膜及び第１の窒化シリ
コン膜を堆積したのち整形することにより表面を前記第
１の窒化シリコン膜で覆われたゲート電極を形成する工
程と、前記ゲート電極をマスクとしてイオン注入を行な
いソース領域及びドレイン領域を形成する工程と、第２
の窒化シリコン膜を堆積したのちエッチバックを行ない
前記ゲート電極の側壁に残す工程と、酸化シリコンから
なる眉間絶縁膜を堆積する工程と、前記層間絶縁膜を選
択的にエツチングして前記ソース領域又はトレイン領域
部にコンタクト孔を形成する工程とを有するというもの
である。
域上にゲート絶縁膜を介して導電膜及び第１の窒化シリ
コン膜を堆積したのち整形することにより表面を前記第
１の窒化シリコン膜で覆われたゲート電極を形成する工
程と、前記ゲート電極をマスクとしてイオン注入を行な
いソース領域及びドレイン領域を形成する工程と、第２
の窒化シリコン膜を堆積したのちエッチバックを行ない
前記ゲート電極の側壁に残す工程と、酸化シリコンから
なる眉間絶縁膜を堆積する工程と、前記層間絶縁膜を選
択的にエツチングして前記ソース領域又はトレイン領域
部にコンタクト孔を形成する工程とを有するというもの
である。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示す半導体チップの断面図である。
めの工程順に示す半導体チップの断面図である。
まず、第１図（ａ）に示すように、公知の半導体装置の
製造方法により、Ｐ型半導体基板１上に、フィールド酸
化膜２、ゲート酸化膜３を形成した後、ゲート電極４と
なるゲートポリシリコン膜１０を厚さ３００ ｎｍ、第
１のシリコン膜５を厚さ１１００ｎ、それぞれＣＶＤ法
で成長する。
製造方法により、Ｐ型半導体基板１上に、フィールド酸
化膜２、ゲート酸化膜３を形成した後、ゲート電極４と
なるゲートポリシリコン膜１０を厚さ３００ ｎｍ、第
１のシリコン膜５を厚さ１１００ｎ、それぞれＣＶＤ法
で成長する。
次に、第１図（ｂ）に示すように、通常のフォトレジス
トを使用したりソグラフィ技術を利用し、第１の窒化シ
リコン膜５、ゲートポリシリコン膜１０を順次ＲＩＥ法
でパターニングし、それをマスクとして、Ａｓ（ヒ素）
をイオン打ち込みにより導入し、Ｎ型拡散層６を形成す
る。
トを使用したりソグラフィ技術を利用し、第１の窒化シ
リコン膜５、ゲートポリシリコン膜１０を順次ＲＩＥ法
でパターニングし、それをマスクとして、Ａｓ（ヒ素）
をイオン打ち込みにより導入し、Ｎ型拡散層６を形成す
る。
続いて、第１図（ｃ）に示すように、第１の窒化シリコ
ン膜５、ゲート電極４をマスクに、ゲート酸化膜３を除
去したのち（この除去工程は必ずしも必要ではない）、
基板表面にＣＶＤ法により第２の窒化シリコン膜７を厚
さ１１００ｎ堆積し、次に、第１図（ｄ）に示すように
、エッチバック法により、ゲート電極４の側壁に第２の
窒化シリコン膜７を残す。
ン膜５、ゲート電極４をマスクに、ゲート酸化膜３を除
去したのち（この除去工程は必ずしも必要ではない）、
基板表面にＣＶＤ法により第２の窒化シリコン膜７を厚
さ１１００ｎ堆積し、次に、第１図（ｄ）に示すように
、エッチバック法により、ゲート電極４の側壁に第２の
窒化シリコン膜７を残す。
次に、第１図（ｅ）に示すように、眉間絶縁膜８として
、酸化シリコン膜を通常のＣＶＤ法により、厚さ１５０
ｎｍ堆積し、フォトレジスト膜１１を被着し、通常の露
光技術により、コンタクト孔１２となる部分を開孔する
。この後、第１図（ｆ）に示ずように、バッフアートフ
ッ酸によるウェットエッチにより、眉間絶縁膜８をエツ
チングし、コンタクト孔を開孔する。ついで、配線層９
を通常の配線形成プロセスにより形成する。
、酸化シリコン膜を通常のＣＶＤ法により、厚さ１５０
ｎｍ堆積し、フォトレジスト膜１１を被着し、通常の露
光技術により、コンタクト孔１２となる部分を開孔する
。この後、第１図（ｆ）に示ずように、バッフアートフ
ッ酸によるウェットエッチにより、眉間絶縁膜８をエツ
チングし、コンタクト孔を開孔する。ついで、配線層９
を通常の配線形成プロセスにより形成する。
ここでは、層間絶縁膜８である酸化シリコン膜をバッフ
アートフッ酸でエツチングしているが、酸化シリコン膜
と、窒化シリコン膜とのエツチング選択比がとれるもの
であれば、エツチングの手段、方法はどのようなもので
もよいのは自明である。このようにして、Ｓｉからなる
Ｐ型半導体基板１」二に形成されたフィールド酸化１１
２、ゲート酸化膜３を介して形成されたゲート電極４を
有し、ゲート電極４の上部は第１の窒化シリコン膜５で
、側壁は第２の窒化シリコン膜７でそれぞれ被覆されて
おり、酸化シリコンからなる眉間絶縁膜８にグー１〜電
極４とセルファラインに開孔されたコンタクト孔を介し
て、ソース領域又はドレイン領域のＮ型拡散層６と接続
されている配線層９とで構成されたＭＯ８半導体装置が
作られる。
アートフッ酸でエツチングしているが、酸化シリコン膜
と、窒化シリコン膜とのエツチング選択比がとれるもの
であれば、エツチングの手段、方法はどのようなもので
もよいのは自明である。このようにして、Ｓｉからなる
Ｐ型半導体基板１」二に形成されたフィールド酸化１１
２、ゲート酸化膜３を介して形成されたゲート電極４を
有し、ゲート電極４の上部は第１の窒化シリコン膜５で
、側壁は第２の窒化シリコン膜７でそれぞれ被覆されて
おり、酸化シリコンからなる眉間絶縁膜８にグー１〜電
極４とセルファラインに開孔されたコンタクト孔を介し
て、ソース領域又はドレイン領域のＮ型拡散層６と接続
されている配線層９とで構成されたＭＯ８半導体装置が
作られる。
以上説明したように本発明によれば、ゲート電極を被覆
している絶縁膜を窒化シリコン膜で形成し、層間絶縁膜
を酸化シリコン膜で形成することにより、セルファライ
ンコンタクトを開孔エツチングするときに、窒化シリコ
ン膜と酸化シリコン膜のエツチング選択比を利用して、
窒化シリコン膜でエツチングが止めることができるので
マージンフリーのプロセスを構築することができる。
している絶縁膜を窒化シリコン膜で形成し、層間絶縁膜
を酸化シリコン膜で形成することにより、セルファライ
ンコンタクトを開孔エツチングするときに、窒化シリコ
ン膜と酸化シリコン膜のエツチング選択比を利用して、
窒化シリコン膜でエツチングが止めることができるので
マージンフリーのプロセスを構築することができる。
さらに、従来例の様にプロセスマージンを見込んでゲー
ト電極上の絶縁膜をあらかじめ厚く堆積する必要もない
ので、デバイスの平坦化にも有効である。
ト電極上の絶縁膜をあらかじめ厚く堆積する必要もない
ので、デバイスの平坦化にも有効である。
第１図（ａ）〜（ｆ）は、本発明の一実施例を説明する
ための工程順に示す縦断面図、第２図（ａ）〜（ｆ＞は
従来例を説明するための工程順に示す縦断面図である。 １・・・Ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・・ゲート電極、５・・・
第１の窒化シリコン膜、６・・・Ｎ型拡散層、７・・・
第２の窒化シリコン膜、８・・・層間絶縁膜、９・・・
配線層、１０・・・ゲーＩ−ポリシリコン膜、１１・・
・フォトレジスト膜、１２・・・コンタクト孔、１３・
・・第１の酸化シリコン膜、１４・・・第２の酸化シリ
コン膜。
ための工程順に示す縦断面図、第２図（ａ）〜（ｆ＞は
従来例を説明するための工程順に示す縦断面図である。 １・・・Ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・・ゲート電極、５・・・
第１の窒化シリコン膜、６・・・Ｎ型拡散層、７・・・
第２の窒化シリコン膜、８・・・層間絶縁膜、９・・・
配線層、１０・・・ゲーＩ−ポリシリコン膜、１１・・
・フォトレジスト膜、１２・・・コンタクト孔、１３・
・・第１の酸化シリコン膜、１４・・・第２の酸化シリ
コン膜。
Claims (1)
- 半導体基板の所定領域上にゲート絶縁膜を介して導電膜
及び第１の窒化シリコン膜を堆積したのち整形すること
により表面を前記第１の窒化シリコン膜で覆われたゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
てイオン注入を行ないソース領域及びドレイン領域を形
成する工程と、第２の窒化シリコン膜を堆積したのちエ
ッチバックを行ない前記ゲート電極の側壁に残す工程と
、酸化シリコンからなる層間絶縁膜を堆積する工程と、
前記層間絶縁膜を選択的にエッチングして前記ソース領
域又はドレイン領域部にコンタクト孔を形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28486090A JPH04159725A (ja) | 1990-10-23 | 1990-10-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28486090A JPH04159725A (ja) | 1990-10-23 | 1990-10-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04159725A true JPH04159725A (ja) | 1992-06-02 |
Family
ID=17683966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28486090A Pending JPH04159725A (ja) | 1990-10-23 | 1990-10-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04159725A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422819B1 (ko) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
| US6962853B2 (en) | 2000-01-20 | 2005-11-08 | Matsushita Electronic Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1990
- 1990-10-23 JP JP28486090A patent/JPH04159725A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422819B1 (ko) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
| US6962853B2 (en) | 2000-01-20 | 2005-11-08 | Matsushita Electronic Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
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