JPH04132086A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 特にＡＣロード方式によってビット線のプリチャージを
行う半導体記憶装置に関し、 プリチャージ時間を短縮化してリード／ライト速度のよ
り一層の向上を図ることを目的とし、電源線とビット線
との間を接続するロードトランジスタと、前記ビット線
に接続するメモリセルと、該メモリセルの読み出し期間
初期において前記ロードトランジスタの導通度を低下す
る一方、読み出し期間初期以外の期間において前記ロー
ドトランジスタの導通度を上げる導通度操作手段と、を
備えることを特徴とし、 または、電源線とビット線との間を接続するロードトラ
ンジスタと、前記ビット線に接続するメモリセルと、第
１の電位および該第１の電位よりも低い第２の電位を発
生する電位発生手段と、該第１の電位または第２の電位
を選択して前記ロードトランジスタのコントロール電極
に与える電位選択手段とを具備し、少なくとも前記ビッ
ト線のプリチャージ期間には第１の電位を選択する一方
、前記メモリセルに対する読み出し期間の初期には第２
の電位を選択することを特徴とする。

〔産業上の利用分野〕

本発明は、半導体記憶装置、特にＡＣロード方式によっ
てビット線のプリチャージを行う半導体記憶装置に関す
る。

近時、マイクロコンピュータ等の半導体集積回路の動作
速度が著しく向上する傾向にあるが、こうした回路に接
続するメモリに対しては、より一層の動作速度の向上が
要求される。

〔従来の技術〕

半導体記憶装置の動作速度を向上するための方法の１つ
に、ロードトランジスタを用いたビット線のプリチャー
ジがある。これは、以下のｒＤＣロード方式」とｒＡＣ
ロード方式」に分けられる。

旦旦ユニ上方式 第７図（ａ）において、一対のビット線ＢＬ、ＢＬは、
Ｎチャネル型のトランジスタ（以下、ロードトランジス
タ）ｌａ、１ｂを介して定電源線Ｖｃｃに接続されてい
る。

ここで、ロードトランジスタ１ａ、１ｂのゲートは定電
源線Ｖｃｃに接続されており、したがって、ビット線Ｂ
Ｌ、ＢＬは、定電源線の電位（便宜的にＶｃｃとする）
からロードトランジスタのしきい電圧（ｖｔｇ−−Ｖｔ
Ｍｂ　）だけ低下した電位にプリチャージされる。

すなわち、ＢＬのプリチャージ電位はＶｃｃＶＴＨａで
与えられ、また、ＢＬのプリチャージ電位はＶ　ＣＣＶ
ＴＨＩＩで与えられる。なお、しきい電圧■ＴＨａ　、
ＶＴｌ１１＋の大きさは、ロードトランジスタの構造か
ら決定されるもので、はぼ等値である。

なお、第７図（ｂ）はｒＤＣロード方式」の他の例であ
り、一対のビット線ＢＬ、百τと定電源線Ｖｃｃとの間
を接続するロードトランジスタ２ａ、２ｂにＰチャネル
型のトランジスタを使用するとともに、このロードトラ
ンジスタ２ａ、２ｂのゲートをＧＮＤ　（ＯＶ）に接続
している。一対のビット線ＢＬ、ＢＬの電位を０■＋し
きい電圧にプリチャージすることができる。

これらのｒＤＣロード方式」によれば、一対のビット線
ＢＬ、ＢＬの電位を、Ｖｃｃよりも低く、且つＯｖより
も高い定電位（ＶＣＣ−Ｌきい電圧、または０■＋しき
い電圧）にプリチャージでき、データのり一ド／ライト
を高速化できる。

ところで、かかるｒＤＣロード方式」にあっては、ロー
ドトランジスタｌａ、ｌｂ（または２ａ。

２ｂ）が常に導通状態にあるため、読み出し期間初期に
もロードトランジスタを介してビット線にロード電流が
供給される結果、例えば、第８図に示すように、メモリ
セルからデータを読み出す場合に、一対のビット線の電
位の開き出しが遅くなる欠点がある。

ＡＳ」≧二り友式 一方、ＡＣロード方式は、第９図（ａ）（ｂ）に示すよ
うに、一対のビット線ＢＬ、π工と定電源線Ｖｃｃとの
間のロードトランジスタ３ａ、３ｂ（または４ａ、４ｂ
）を、プリチャージ信号Φ（またはΦの反転信号Φ）に
よってオン／オフするもので、一対のビット線ＢＬ、Ｂ
Ｌと定電源線Ｖｃｃとの間をプリチャージ期間だけ接続
することができる。これによれば、例えば、第１０図に
示すように、メモリセルからデータを読み出す場合の一
対のビット線の電位の開き始めを速やかにすることがで
きる。

〔発明が解決しようとする課題〕

しかしながら、かかるｒＡＣロード方式」を採用する半
導体記憶装置にあっては、読み出しの全期間でロードト
ランジスタを非導通状態にするため、リード／ライトに
伴う一対のビット線の電位の開き（第１０図ＶΔ参照）
が大きくなりすぎ、次サイクルのプリチャージ時間が長
引く欠点があり、動作速度のより一層の向上といった面
で解決すべき問題点があった。

本発明は上記問題点に鑑みてなされたもので、プリチャ
ージ時間を短縮化し、動作速度のより一層の向上を図る
ことを目的とする。

〔課題を解決するための手段〕

本発明は上記目的を達成するために、その原理ブロック
図を第１図に示すように、電源線Ｖｃｃとビット線ＢＬ
、ＢＬとの間を接続するロードトランジスタ１０．１１
ト、前記’：：　ｙ　ト線Ｂ　Ｌ　、　Ｔｆ″′ｒ−ニ
接続するメモリセル１２と、該メモリセル１２の読み出
し期間初期において前記ロードトランジスタ１０．１１
の導通度を低下する一方、読み出し期間初期以外の期間
において前記ロードトランジスタ１０．１１の導通度を
上げる導通度操作手段１３と、を備えることを特徴とし
、 または、電源線とビット線との間を接続するロードトラ
ンジスタと、前記ビット線に接続するメモリセルと、第
１の電位および該第１の電位よりも低い第２の電位を発
生する電位発生手段と、該第１の電位または第２の電位
を選択して前記ロードトランジスタのコントロール電極
に与える電位選択手段とを具備し、少なくとも前記ビッ
ト線のプリチャージ期間には第１の電位を選択する一方
、前記メモリセルに対する読み出し期間の初期には第２
の電位を選択することを特徴とする。

〔作用〕

本発明では、読み出し期間の初期において、ロードトラ
ンジスタの導通度が下げられる。したがって、この間、
ビット線へのロード電流の供給が抑えられ、読み出し初
期のビット線電位の開き始めが早められる。

また、読み出し期間初期以外の期間においてロードトラ
ンジスタの導通度が上げられる。しだがって、この間、
ビット線へのロード電流の供給が許容される結果、読み
出しに伴うビット線電位の開き幅が抑えられ、次サイク
ルのプリチャージに要する時間の短縮化が可能になる。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。第２〜
６図は本発明に係る半導体記憶装置の一実施例を示す図
であり、Ｓ−ＲＡＭ（スタティック・ランダム・アクセ
スメモリ）への適用例である。

第２図において、ＩＩ〜１．は列方向に並べられたｍ個
のメモリセル、ＢＬ、　、ＢＬ、−ＢＬ、。

ＢＬτは各列毎のメモリセル１１〜１．に接続する各一
対のビット線であり、一対のビット線ＢＬ、、■１曹−
〜ＢＬ、、ｆ区　（以下、ＢＬ、、ｆ口で表すこともあ
る、但しｉは１．２、・・・・・・ｎ）は、列当たり４
つのＮチャネル型トランジスタ（以下、ロードトランジ
スタ）Ｔ１、Ｔ２、Ｔ３、Ｔ４（〜Ｔ！　、Ｔ？　、Ｔ
ｓ　、Ｔ９　）を介して電源線■ｃｃに接続されている
。

すなわち、１列目の一方のビット線ＢＬ、がロードトラ
ンジスタＴＩおよびＴ２を介してＶｃｃに接続され、同
じく１列目の他方のビット線「口がロードトランジスタ
Ｔ、およびＴ４を介してＶｃｃに接続され、・・・・・
・、ｎ列目の一方のビット線ＢＬ、がロードトランジス
タＴ６およびＴ、を介してＶｃｃに接続され、同しくｎ
列目の他方のビット線ＢＬτがロードトランジスタＴ、
およびＴ。

を介してＶｃｃに接続されている。

なお、各一対のビットＩＢＬｉ　、ｒの線間に接続され
たＰチャネル型のトランジスタＴ６、・・・、Ｔ１゜は
、所定のプリチャージ期間に導通するもので、ビット線
対ＢＬ、　、ＢＬ＝の電位差をイコライズ（等価）する
ものである。

第３図（ａ）は、代表して１列目のロードトランジスタ
Ｔ１〜Ｔ＃を示す構成図である。２つのロードトランジ
スタＴ１１Ｔ４のゲートには、ノード電圧ＮＬ（後述）
が与えられており、残りの２つのトランジスタＴｔ　、
Ｔ、のゲートには、所定のプリチャージ期間でハイレベ
ルとなるプリチャージ信号正が与えられている。

第２図において、ノード電圧ＮＬは、伝送ゲートトラン
ジスタＴｌｌ〜ＴＩ４および電圧分割用のトランジスタ
ＴＨｓｓ　ＴＩ＆からなる電位発生回路ＶＣで作られる
。

電位発生回路ＶＣは、請求項（１）に記載の導通度操作
手段、または、請求項（２）に記載の電位発生手段およ
び電位選択手段としての機能を有し、■）プリチャージ
信号Φがハイレベルの間、すなわち所定のプリチャージ
期間、４つの伝送ゲートトランジスタのうちの２つ（Ｔ
　＋いＴ１□）を導通してノード電圧ＮＬを定電源ｖＡ
ｖｃｃの電位（第１の電位、ＶＨ）に設定する（ＮＬ＝
Ｖ。

＝Ｖｃｃ）一方、 ■）プリチャージ信号中がローレベル（あるいはΦの反
転信号下がハイレベル）の間、すなわち所定のプリチャ
ージ期間以外の期間で、例えば、読み出し期間、残り２
つの伝送ゲートトランジスタ（Ｔ、３、Ｔ１４）を導通
して、ノード電圧ＮＬを上記第１の電位ｖＭよりも低い
第２の電位■１に設定する（ＮＬ＝Ｖｔ　＜ＶＮ　）。

ここで、第２の電位ＶＬの大きさは、電圧分割用の２つ
のトランジスタＴＩＳ、ＴＩ６の分圧比で決められるが
、要は、定電源線の電位Ｖｃｃよりも低く、且つグラン
ド電位Ｏｖよりも高い電圧であればよい。本実施例では
、Ｖｃｃよりも０．１〜０．２Ｖ程度低い電圧を設定す
るものとする。

なお、各列のメモリセルＩＩ〜１．は、第３図（ｂ）に
示すように、例えば、一対の転送トランジスタＴ２いＴ
！ｚ、電流供給用抵抗Ｒ，、Ｒ，および駆動トランジス
タＴ！３、Ｔ’ｚ４を備えて、いわゆる抵抗負荷型で構
成されてお、す、チップ上にｍ×ｎのマトリクス状に配
置されている。

なお、２１はマトリクスの行（ロウ）を指定するロウア
ドレス信号をバッファリングするロウアドレスハソファ
；２２はロウアドレス信号をデコードするとともに、そ
のデコード結果に従って、複数のワード線ＷＬ、−ＷＬ
、０１つを活性化するロウデコーダ；２３はマトリクス
の列（コラム）を指定するコラムアドレス信号をバッフ
ァリングするコラムアドレスバッファ；２４はコラムア
ドレス信号をデコードするとともに、そのデコード結果
に従って、各列毎の列選択用トランジスタ（Ｔ２３、Ｔ
２６）〜（Ｔ２７、Ｔ２８）を選択的に導通させる列選
択信号ＣＤ、〜ＣＤ、ｌを発生するコラムデコーダ；２
５はロウアドレス信号およびコラムアドレス信号の変化
を検出し、その検出信号（ＡＴＤクロフク信号ともいう
）ＳＡＴＤを出力するＡＴＤ（Ａｄｒｅｓｓ　Ｔｒａｎ
ｓｉｔｉｏｎ　Ｄｅｔｅｃｔｏｒ　）回路；２６はプリ
チャージ信号Φ（およびその反転信号下）を発生すると
ともに、上記検出信号Ｓ　ＡＴＯに応答して該プリチャ
ージ信号Φをハイレベルに変化させる（その反転信号下
はローレベルに変化する）クロックドライバ；２８．２
９は書き込み時に入力データをバッファリングするデー
タインハソファおよびライトアンプァ；３０は人力デー
タを増幅してデータバスＤＢやビット線対ＢＬ□、「巳
を介して選択メモリセルに書き込むためのライトアンプ
；３１はプリチャージ信号Φの反転信号下に応答してデ
ータバスＤＢをリセットするデータバスリセット回路；
３２は読み出し時にビット線対ＢＬ、、「口の電位差（
選択メモリセルのデータ）を増幅するセンスアンプ；３
３はセンスアンプ３２によって増幅されたデータをバッ
ファリングして外部に出力するデータアウトバッファで
ある。なお、第４図はＡＴＤ回路２５の構成図であり、
ロウアドレス信号および列アドレス信号のビット毎に設
けられたフリップフロップ回路２５ａと、各フリップフ
ロップ回路２５ａの出力信号のＮＡＮＤ信号を出力する
ＮＡＮＤゲート２６ｂ等より構成され、１ビツトの論理
が変化すると、その変化の瞬間にハイレベルのパルス信
号（ＡＴＤクロック信号５ＡＴＤ）を発生する。

次に、第５図の動作タイミングチャートに従って、本実
施例の作用を説明する。

ここで、読み出しサイクルの終了期間ｔ、では、当該読
み出しサイクルにおける読み出しデータの一部がビット
線対ＢＬ、　、ＢＬ、に残留しているものとする。

この残留電圧は、続くプリチャージ期間ｔ２でそのとき
のノード電圧ＮＬに応した電位にプリチャージされる。

すなわち、アドレス信号の変化がＡＴＤ回路２５によっ
て検出されると、プリチャージ信号Φが７１イレベルに
変化（反転信号Φはローレベル）シ、これにより−、４
つの伝送ゲートトランジスタのうちの２つ（Ｔ１８、Ｔ
ｌｚ）がオン、残りの２つ（Ｔｌ３、Ｔｌ４）がオフに
なって、ノード電圧ＮＬが第１の電位（Ｖｃｃ＝ＶＨ）
に設定される。

そして、このノード電圧ＮＬ　（ＶＮ　）がロードトラ
ンジスタ（Ｔｌ　、Ｔａ　）〜（Ｔ、、、Ｔ、）に印加
されるとともに、ハイレベルのプリチャージ信号Φがロ
ードトランジスタ（Ｔｚ　、Ｔ３　）〜（Ｔ’ｌ　、’
ｒｓ　）に印加される。

したがって、全てのロードトランジスタのオン抵抗が減
少方向に操作され、言い換えればトランジスタの導通度
が上がる方向に操作される結果、各ビット線ＢＬｉ、丁
Ｔτと定電源線Ｖｃｃとを低抵抗で接続することができ
、各ビ・ノド線ＢＬ□、「区ノ電位を速やかに、Ｖ　ｃ
　ｃ、　　ＶＴ１４Ｌ（ＶＴＨＬ　：ロードトランジス
タのしきい電圧）にプリチャージすることができる。

一方、読み出し初期に相当する期間ｔ３では、プリチャ
ージ信号Φが再びローレベルに変化し、４つの伝送ゲー
トトランジスタのうちの２つ（Ｔ１いＴ１□）がオフ、
残りの２つ（Ｔｌ３、Ｔ１４）がオンになって、ノード
電圧ＮＬが上記第１の電位よりも低い第２の電位（ＶＬ
　）に設定される。

そして、このノード電圧ＮＬがロードトランジスタ（Ｔ
１、Ｔ４）〜（Ｔ８、Ｔ、）に印加されルトトもに、ロ
ーレベルのプリチャージ信号Φがロードトランジスタ（
Ｔｚ　、Ｔ３　）〜（Ｔ１、Ｔ、）に印加される。

読み出しが開始されると、ビット線ＢＬ、、Ｕ■からメ
モリセルへと電流が流れ込み、一対のビット線ＢＬ、　
、ＢＬ、間に電位差がつき始める。

この期間ｔ３では、ローレベルのプリチャージ信号Φが
印加されたロードトランジスタ（Ｔ２　、Ｔ３）〜（Ｔ
？　、Ｔｓ　）はオフ状態であり、また、ノード電圧Ｎ
Ｌ（ＶＬ）が印加されたロードトランジスタ（Ｔｌ　、
Ｔａ　）〜（Ｔａ　、Ｔ９　）　も、ビット線電位がＶ
Ｌ−ＶＴＨＬになるまではオフ状態である。

ここで、期間ｔ３におけるノード電圧ＮＬは、第１の電
位よりも低い第２の電位（ＶＬ）であり、この第２の電
位ＶＬが印加されたロードトランジスタ（’ｒ、　、Ｔ
４　）〜（Ｔａ　１Ｔｑ　）は、そのオン抵抗をプリチ
ャージ期間ｔ２におけるオン抵抗よりも大きくする。こ
れは、言い換えればトランジスタの導通度が下がる方向
に操作されたことに相当する。

この結果、各ビット線ＢＬ、、ｆ’ｆ：と定電源線Ｖｃ
ｃとの間が“高”抵抗で接続されるので、各ピント線Ｂ
Ｌ、、ｒに供給されるロード電流（ロードトランジスタ
を流れる電流）をほぼゼロにでき、データ読み出しに伴
うビット線対ＢＬ、、ｒ口の電位の開き始めを大きくし
て、読み出しの開始動作を早めることができる。

ビット線電位がｖＬ　ＶＴＨＬに到達する時間ｔ４にお
いては、第２の電位■、が印加されたロードトランジス
タ（ＴＩ　、　Ｔ４　）〜（Ｔ６　、Ｔｑ　）がオン状
態になり、このトランジスタを介してロード電流がビッ
ト線に供給される。

そしてその後、時間ｔ、で、ビット線からメモリセルに
流れ込む電流とロード電流とがつり合うと、そのときの
電位でビット線電位が飽和し、安定する。

したがって、本実施例によれば、ロードトランジスタの
ゲート電位を、第１電位（Ｖｃｃ＝Ｖｏ）と第２の電位
（ＶＬ　：ＶＬ〈７Ｍ）の２段階に操作して、プリチャ
ージ期間におけるロードトランジスタの導通度を下げる
一方、読み出し期間初期における当該ロードトランジス
タの導通度を上げるようにしたので、■プリチャージ期
間においては、ビット線に対するロード電流を速やかに
供給することができ、■また、読み出し期間の初期にお
いては、ロード電流の供給をほぼゼロにして読み出しの
開始動作を早めることができ、■さらに、読み出し期間
中においては、ロード電流を供給してピント線電位を所
定電位に飽和させることができる。

その結果、特に、読み出し期間中におけるビット線の電
位差のつき過ぎ（従来のｒＡＣロード方式」の欠点）を
回避でき、次サイクルのプリチャージ期間を短縮化して
、動作速度のより一層の向上を図ることができる。

なお、上記実施例では、トランジスタＴ＋ｓ、Ｔ１、に
よってＶｃｃを分圧して第２の電位ＶＬを作っているが
、これに限らず、例えば、第６図に示すように、抵抗Ｒ
３゜、Ｒ１＋によってＶｃｃを分圧し、ＶＬを作っても
よい。

また、上記実施例では、伝送ゲートトランジスタＴｌｌ
〜ＴＩ４をＣＭＯ３構成としているが、例えば、Ｐチャ
ネルトランジスタＴ０、ＴＩ３だけ、または、Ｎチャネ
ルトランジスタＴ、２、ＴＩ４だけで構成してもよい。

さらにまた、ロードトランジスタＴ、　、Ｔ、をＰチャ
ネルトランジスタとしてもよい。但し、その場合には制
御電圧（ＮＬ）をＮチャネルトランジスタの場合（上記
実施例）と逆極性にする。

〔発明の効果〕

本発明によれば、ロードトランジスタの導通度を、読み
出し初期の期間とそれ以外の期間とで変更するようにし
たので、プリチャージ時間を短縮化でき、動作速度のよ
り一層の向上を図ることができる。

【図面の簡単な説明】

第１圀は′本発明の原理構成図、 第２〜６図は本発明の一実施例を示す図であり、第２図
はその構成図、 第３図（ａ）はそのロードトランジスタの回路図、 第３図（ｂ）はそのメモリセルの回路図、第４図はその
ＡＴＤ回路の回路図、 第５図はその動作タイミングチャート、第６図はその分
圧回路の変形例の回路図である。 第７〜ｌＯ図は従来例を示す図であり、第７図（ａ）は
そのＤＣロード方式の要部構成図、 第７図（ｂ）はそのＤＣロード方式の他の要部構成図、 第８図はそのＤＣロード方大の読み出し初期におけるビ
ット線電位の波形図、 第９図（ａ）はそのＡＣロード方方弐要部構成図、 第９図（ｂ）はそのＡＣロード方式の他の要部構成図、 第１０図はそのＡＣロード方方弐読み出し初期における
ビット線電位の波形図である。 ＶＣ・・・・・・電位発生回路 （導通度操作手段、電位発生手段、 電位選択手段）。 １０．１１・・・・・・ロードトランジスタ、１２・・
・・・・メモリセル、 １３・・・・・・導通度操作手段、 Ｖｃｃ−・・・・・定電ａｇｉ線、 ＢＬ、丁Ｔ・・・・・・ビット線、 ＢＬ８、■Ｔ−・・・・・・ビット線、１＋−１１Ｉ・
・・・・・メモリセル、Ｔ１〜Ｔ４・・・・・・ロード
トランジスタ、Ｔ６〜Ｔ、・・・・・・ロードトランジ
スタ、第 図 Ｌ −実施例のロードトランジスタの回路図（ａ） 一実施例のメモリセルの回路図 （ｂ） 第３図 一実施例のＡＴＤ回路の回路図 第４図 一実施例の動作タイミングチャート 第５図

Claims (2)

【特許請求の範囲】
1. （１）電源線とビット線との間を接続するロードトラン
   ジスタと、 前記ビット線に接続するメモリセルと、 該メモリセルの読み出し期間初期において前記ロードト
   ランジスタの導通度を低下する一方、読み出し期間初期
   以外の期間において前記ロードトランジスタの導通度を
   上げる導通度操作手段と、を備えることを特徴とする半
   導体記憶装置。
2. （２）電源線とビット線との間を接続するロードトラン
   ジスタと、 前記ビット線に接続するメモリセルと 第１の電位および該第１の電位よりも低い第２の電位を
   発生する電位発生手段と、 該第１の電位または第２の電位を選択して前記ロードト
   ランジスタのコントロール電極に与える電位選択手段と
   を具備し、 少なくとも前記ビット線のプリチャージ期間には第１の
   電位を選択する一方、 前記メモリセルに対する読み出し期間の初期には第２の
   電位を選択することを特徴とする半導体記憶装置。