JPH03296993A - 半導体集積回路装置ならびに記憶装置及びディジタル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導休業積回路装置ならびに記憶装置及びデ
ィジタル処理装置に関するもので、例えば、ＲＡＭ（ラ
ンダムアクセスメモリ）マクロセルを搭載した論理機能
付メモリやこのような論理機能付メモリからなるベクト
ルレジスタ等の高速記憶装置ならびにこのような高速記
憶装置を備えた高速コンピュータ等に利用して特に有効
な技術に関するものである。

〔従来の技術〕

バイポーラ型メモリセルが格子状に配置されてなるメモ
リアレイを基本構成とするバイポーラ型スタティックＲ
ＡＭがある。また、このようなバイポーラ型スタティッ
クＲＡＭにより構成されかつ所定のベクトル演算に用い
られるベクトルレジスタ等の高速記憶装置があり、この
ような高速記憶装置を備える高速コンピュータがある。

バイポーラ型スタティックＲＡＭについては、例えば、
１９８４年、−オーム社発行、社団法人電気通信学会編
ｒＬＳ　ＩハンドブックＪの第５０７頁〜第５１２頁に
記載されている。

〔発明が解決しようとする課題〕

従来の高速コンピュータ等において、ベクトルレジスタ
やキャッシュメモリ等の高速記憶装置には、高速コンピ
ュータ等のマシンサイクルに同期して、アクセスに必要
なアドレス信号や入力データ等が与えられる。したがっ
て、高速コンピュータ等のマシンサイクルの短縮を図る
ためには、高速記憶装置自体のアクセスタイム及びサイ
クルタイムを高速化することが必要条件とされる。

一方、高速記憶装置等のデータビット幅は、高速コンピ
ュータ等の命令語長及び演算ビア）長に対応付けられ、
そのアドレス数は、例えばキャッシュメモリにおけるヒ
ント率に大きな影響を与える。したがって、高速コンピ
ュータ等の演算性能を高めそのオーバヘッドを削減する
ためには、高速記憶装置の記憶容量を拡大することが必
要条件とされる。

周知のように、高速記憶装置の記憶容量の拡大は、ワー
ド線やデータ線に結合される浮遊容置を増大させ、特に
誓き込みモードにおいて、データ線上における信号のレ
ベル反転時間を増大させるとともに、書き込みパルスと
入力データ及びアドレス信号との間のセットアンプ時間
やホールド時間を増大させる。このため、特に上記に記
載されるようなバイポーラ型スタティックＲＡＭでは、
書き込みモードのサイクルタイムが読み出しモードのア
クセスタイムの数倍に及ぶこともある。このことは、高
速記憶装置のアクセスタイム及びサイクルタイムを遅く
する結果となり、これによって高速コンピュータ等のマ
シンサイクルが制限されるという問題を生じせしめる。

この発明の目的は、その実質的なアクセスタイム及びサ
イクルタイムを高速化しつつ記憶容量の拡大を図った論
理機能付メモリ等の半導体業積回路装置を提供すること
にある。

この発明の他の目的は、論理機能付メモリ等からなるベ
クトルレジスタ及びキャッシュメモリ等の高速記憶装置
のアクセスタイム及びサイクルタイムを高速化しつつそ
の記憶容量を拡大することにある。

この発明のさらなる目的は、高速記憶装置を備エタ高速
コンピュータ等のマシンサイクルヲ高速化しその演算性
能を高めることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、高速コンピュータ等に設けられるベクトルレ
ジスタやキャッシュメモリ等の高速記憶装置を、同一の
半導体基板上に形成されそのアクセスタイム及びサイク
ルタイムが高速コンピュータ等のマシンサイクルのｎ倍
とされるとともに、互いに重複しないアドレス空間が割
り当てられ、しかも例えばマシンサイクルごとにシフト
として起動されかつ並列動作しうるｎ個のメモリを備え
た論理機能付メモリ等を基本として構成する。

〔作　用〕

上記手段によれば、高速コンピュータ等からみた論理機
能付メモリ等の実質的なアクセスタイム及びサイクルタ
イムを、動作モードにかかわらず１マシンサイクルとす
ることができるため、高速記憶装置等のサイクルタイム
を高速化しつつ、その記憶容量を拡大できる。これによ
り、高速記憶装置を備えた高速コンピュータ等のマシン
サイクルを高速化し、その処理能力ならびに演算性能を
高めることができる。

〔実施例〕

３．１．論理機能付メモリの基本的構成とブロック構成 ３、１．　ｌ　、並列シフトアクセス方式第１図には、
この発明が通用された論理機能付メモリの第１の実施例
の基本概念図が示されている。また、第２図には、第り
図の論理機能付メモリのタイミング図の一例が示されて
いる。これらの図をもとに、この実施例の論理＠焼付メ
モリの基本的構成と動作の概要ならびにその特徴につい
て説明する。なお、以下の実施例に示される論理機能付
メモリは、特に制限されないが、単体であるいは複数個
組み合わされることで、高速コンピュータ等のディジタ
ル処理装置に含まれるベクトルレジスタ等の高速記憶装
置を構成する。以下の図に示される回路素子ならびに各
ブロックを構成する回路素子は、特に制限されないが、
第１図に一点鎖線で囲まれることによって示された単結
晶シリコンのようなｌ　ｉ＆の半導体、基板（Ｃｈｉｐ
）上に形成される。なお、第１図において、丸印（０）
は、信号入力又は信号出力用の外部端子あるいは電源電
圧（ＧＮＤ及びＶＥＲ）供給用の外部端子を示す、第３
図、第５図、第７図、第９図。

第１１図、第１３図、第１５図、第１６図及び第１７図
においても、第１図と同様な外部端子が設けられるが、
図面の簡素化のため、それらの外部端子は省略されてい
ることと理解されたい、以下の回路図において、チャン
ネル（バックゲート）部に矢印が付加されるＭＯＳＦＥ
Ｔ　（金属酸化物半導体型電界効果トランジスタ、以下
、この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電
界効果トランジスタの総称とする）はＰチャンネル型で
あって、矢印の付加されないＮチャンネルＭＯ３ＦＥＴ
と区別して示される０図示されるバイポーラトランジス
タ（以下、単にトランジスタと略称する）は、特に制限
されないが、すべてＮＰＮ型トランジスタである。

第１図において、論理ａＳ付メモリは、特に制限されな
いが、共通の半導体基板上にマクロセルとして形成され
るｎ個のランダムアクセスメモリＲＡＭＩ〜ＲＡ　Ｍ　
ｎを備える。これらのランダムアクセスメモリのそれぞ
れは、特に制限されないが、比較的大きな記憶容量を有
するバイポーラ型スタティックＲＡＭにより構成され、
多数のバイポーラ型メモリセルが格子状に配置されてな
るメモリアレイをその基本構成とする。

この実施例において、論理ＩＩＲ能付メモリの読み出し
動作は比較的高速に行われ、その読み出しモードにおけ
るサイクルタイムは、特に制限されないが、高速コンピ
ュータのマシンサイクルに対応しうるちのとされる。し
かし、論理機能付メモリの書き込み動作は、その記憶容
量が比較的大きくデータ線のレベル反転に比較的長い時
間を要することから、読み出しモードにおけるアクセス
タイムのほぼｎ倍すなわち高速コンピュータのｎマシン
サイクルを必要とする。言い換えるならば、上記ランダ
ムアクセスメモリの個数ｎは、論理機能付メモリの書き
込み動作に必要なマシンサイクル数ｎに相応して設定さ
れ、これらのランダムアクセスメモリが並列動作される
ことによって、この論理機能付メモリのすべての動作モ
ードにおける実質的なサイクルタイムが高速コンピュー
タのマシンサイクルに対応されるものとなる。

さらに、この実施例において、上記ランダムアクセスメ
モリの個数ｎは、特に制限されないが、２のべき乗数と
される。また、ランダムアクセスメモリＲＡＭＩ〜ＲＡ
　Ｍ　ｎには、連続する一連のアドレス空間が順次交互
に割り当てられるため、各ランダムアクセスメモリに割
り当てられたアドレス空間は互いに重複しない。

論理機能付メモリには、特に制限されないが、高速コン
ピュータの内部バス（ＩＢ）から図示されないメモリ制
御ユニット（ＭＭＵ）を介して、（Ｊ＋ｌ）　＋ｌ　０
ｇ２　ｎビットのアドレス信号が与えられる。このうち
、ｊ＋ｌピントのアドレス信号ＡＯ〜Ａｊは、後述する
ように、ランダムアクセスメモリＲＡＭＩ〜ＲＡＭｎに
共通に供給され、残りｌｏｇ２ｎビットのアドレス信号
は、メモリ制御ユニットによってデコードされた後、こ
れをもとにランダムアクセスメモリＲＡＭＩ〜ＲＡＭｎ
を択一的に動作状態とするための内部クロック信号に１
〜Ｋｎ及びピッチ１８号ＰＩ−Ｐｎならびにライトイネ
ーブル信号ＷＥが選択的に形成される。論理機能付メモ
リには、特に制限されないが、さらに上記メモリ制御ユ
ニットから、ｉ＋１ビットの入力データＤＩＯ〜Ｄｌｉ
が供給される。また、論理機能付メモリの指定されたア
ドレスから読み出されたデータは、鳳＋１ビットの出力
データＤＯＯ〜ＤＯＩとして、メモリ制御ユニットに伝
達され、さらに高速コンピュータの内部バスに送出され
る。

ここで、論理機能付メモリに対して入力又は出力される
各種の信号は、特に制限されないが、ＥＣＬレベルとさ
れ、その信号振幅は、例えば０．８■のような比較的小
さな値とされる。このうち、内部クロンク信号ＫＯは、
第２図に例示されるように、高速コンピュータのマシン
サイクルに同期したパルス列とされ、内部クロック信号
に１〜Ｋｎは、この内部クロンク信号ＫＯを１／Ｈに分
周しかつその位相が１マシンサイクルずつシフトされた
パルス列とされる。また、ライトイネーブル信号ＷＥは
、特に制限されないが、ｎマシンサイクルを周期として
変化され、論理機能付メモリが書き込みモードとされる
とき選択的にＥＣＬレベルのハイレベルとされる。さら
に、ピッチ信％Ｐ１−Ｐｎは、特に制限されないが、ｌ
マシンサイクルを周期とし、かつ上記内部クロンク信号
ＫＯに１／２マシンサイクルだけ遅れて変化される。

一方、アドレス信号ＡＯ〜Ａｊは、論理機能付メモリの
連続する一連のアドレスが順次指定されるとき、第２図
に例示されるように、ｎマシンサイクルを周期として変
化される。

論理機能付メモリに入力されたアドレス信号ＡＯ〜Ａｊ
は、特に制ゼされないが、ランダムアクセスメモリＲＡ
　Ｍ　１　＝　ＲＡ　Ｍ　ｎに対応して設けられたｎ（
ｉｌのアドレスランチＡＬＩ〜ＡＬｎに共通に供給され
る。これらのアドレスラッチＡＬＬ〜ＡＬｎには、対応
する上記内部クロック信号に１〜Ｋｎがそれぞれ供給さ
れる。これにより、アドレス信号ＡＯ〜Ａｊは、第２図
に例示されるように、内部クロック信号Ｋｌ−Ｋｎに従
って順次対応するアドレスラッチＡＬＩ〜ＡＬｎに取り
込まれ、ｎマシンサイクルの間それぞれ保持される。

アドレスラッチＡＬＩ〜ＡＬｎの出力信号は、内部アド
レス信号ＡＩＯ〜ＡＩＪないしＡｎＯ〜ＡｎＪとして、
対応するランダムアクセスメモリＲＡＭＩ〜ＲＡ　Ｍ　
ｎにそれぞれ供給される。前述のように、ランダムアク
セスメモリＲＡＭＩ−ＲＡＭｎは、アドレス信号ＡＯ〜
Ａｊ以外のｌｏｇ２ｎビットのアドレス信号に従って択
一的に動作状態とされる。このため、すべてのランダム
アクセスメモリに共通のアドレス信号ＡＯ〜Ａｊつまり
例えばアドレスＡｐが供給される場合でも、上記内部ア
ドレス信号ＡＩＯ〜ＡｌｊないしＡｎＯ〜Ａｎｊによっ
て指定される実質的なアドレスは、例えばアドレスＡｐ
＋０ないしＡｐ＋ｎ−１に対応されるべくシフトされる
。

同様に、入力データＤＩＯ〜Ｄｌｌは、ランダムアクセ
スメモリＲＡ　Ｍ　１　”　ＲＡ　Ｍ　ｎに対応して設
けられたｎ個の入力データラッチＤＩＬＩ〜ＤＩＬｎに
共通に供給される。これらの入力データラッチには、さ
らに対応する内部クロンク信号に１〜Ｋｎがそれぞれ供
給される。これにより、入力データＤＩＯ〜Ｄｌｉは、
第２図に例示されるように、内部クロック信号に１〜Ｋ
ｎに従って順次対応する入力データラッチＤＩＬｌ＝Ｄ
ＩＬｎに取り込まれ、ｎマシンサイクルの間それぞれ保
持される。入力データランチＤＩＬｌ＝ＤＩＬｎの出力
信号は、内部入力データＤＩＩＯ〜ＤｌｌｉないしＤＩ
　ｎＯ〜Ｄｌｎｉとして、対応するランダムアクセスメ
モリＲＡ　Ｍ　Ｉ　Ａ−ＲＡ　Ｍ　ｎにそれぞれ供給さ
れる。言うまでもなく、これらの内部入力データは、例
えばアドレスＡｑ＋０〜ＡＱ十ｎ−１に書き込むべき内
容すなわち（Ａｑ十〇）〜（Ａｑ＋ｎ−１）である。

一方、ライトイネーブル信号ＷＥは、ランダムアクセス
メモリＲＡＭＩ〜ＲＡＭｎに対応して設けられたｎ個の
ライトイネーブル信号ランチＷＥＬ１＝ＷＥＬｎに共通
に供給される。これらのライトイネーブル信号ラッチに
は、対応する内部クロック信号に１〜Ｋｎがそれぞれ供
給される。これにより、ライトイネーブル信号ＷＥは、
第２図に例示されるように、内部クロンク信号Ｋｌ−Ｋ
ｎに従って順次対応するライトイネーブル信号ラッチＷ
ＥＬＬ〜ＷＥＬ口に取り込まれ、ｎマシンサイクルの間
それぞれ保持される。ライトイネーブル信号ラッチＷＥ
ＬＬ〜ＷＥＬｎの出力信号は、内部ライトイネーブル信
号ＷＥ　１−ＷＥ　ｎとして、対応するランダムアクセ
スメモリＲＡＭＩ〜ＲＡＭｎにそれぞれ供給される。

ランダムアクセスメモリＲＡＭＩ〜ＲＡ　Ｍ　ｎに供給
された内部アドレス信号Ａｌ０−ＡｌｊないしＡｎＯ〜
Ａｎｊは、対応するランダムアクセスメモリのアドレス
デコーダによってデコードされる。その結果、ランダム
アクセスメモリＲＡＭＩ〜ＲＡＭｎは実質的な選択状態
とされ、指定されたアドレスに対応するｌ＋１個のメモ
リセルを選択状態とする。このとき、対応する内部ライ
トイネーブル信号ＷＥＩ〜ＷＥｎがロウレベルとされる
場合、ランダムアクセスメモリＲＡＭＩ〜ＲＡＭｎはこ
れらの選択されたメモリセルの記憶データを読み出す、
一方、対応する内部ライトイネーブル信号ＷＥ　１−Ｗ
Ｅ　ｎがハイレベルとされる場合、ランダムアクセスメ
モリＲＡ　Ｍ　１−　ＲＡ　Ｍ　ｎは、さらに所定の書
き込みパルスを形成し、選択されたメモリセルに対する
内部入力データＤｌｌＯ〜ＤｌｌｉないしＤＩｎＯ−Ｄ
ｌｎｉの書き込み動作を実行する。

ランダムアクセスメモリＲＡＭ０〜ＲＡ　Ｍ　ｎの指定
されたアドレスから読み出されたｉ＋ｌビットの記憶デ
ータは、特に制限されないが、内部出力データＤＯ１０
〜ＤＯ１ｉないしＤＯｎＯ〜ＤＯｎｉとして、出力選択
回路ＤＯ３Ｌの対応する入力端子に供給される。出力選
択回路ＤＯ３Ｌには、さらにピッチ信号Ｐ　１−　Ｐ　
ｎが供給される。

特にｖＩｒｇＪ、されないが、上記内部出力データＤＯ
ＩＯ〜Ｄ０１ｉないしＤＯｎＯ〜ＤＯｎｉは、第２図に
例示されるように、各マシンサイクルの後半においてそ
のレベルが確立される。

出力選択回路ＤＯ３Ｌは、上記ピンチ信号Ｐｉ〜Ｐｎを
デコードして、対応するランダムアクセスメモリから出
力された内部出力データＤ０１０〜ＤＯ１ｉないしＤＯ
ｎＯ−ＤＯｎｉを択一的に選択し、内部出力データＤＯ
３Ｏ〜ＤＯ３ｉとして、出力データランチＤＯＬに伝達
する。出力データラ７千〇ＯＬには、特に制限されない
が、さらに内部クロック信号ＫＯが供給される。

出力データランチＤＯＬは、上記内部クロ７り信号ＫＯ
に従って内部出力データＤＯ５Ｏ−ＤＯ５ｌを取り込み
、論理機能付メモリの出力信号すなわち出力データＤＯ
Ｏ〜Ｄｏｔとして、図示されないメモリ制御ユニットを
介して、内部バスに送出する。その結果、出力データＤ
ＯＯ〜ＤＯｉは、対応するランダムアクセスメモリＲＡ
ＭＩ〜ＲＡＭｎの読み出し動作が行われた次のマシンサ
イクルにおいて、論理機能付メモリから内部バスに送出
される。

ところで、ランダムアクセスメモリＲＡＭＩ〜ＲＡＭｎ
に供給される内部アドレス信号ＡＩＯ〜ＡｌｊないしＡ
ｎＯ〜Ａｎｊは、第２図に例示されるように、１マシン
サイクルずつシフトして変化される。このため、各ラン
ダムアクセスメモリは、１マシンサイクルずつシフトし
て起動されるとともに、ｎマシンサイクルの間、読み山
し又は書き込み動作を並行して実行する。これにより、
この実施例の論理機能付メモリは、いわゆる並列シフト
アクセス方式の論理Ｉａ焼付メモリとして機能する。こ
のとき、高速コンビエータ側からみた論理Ｒ焼付メモリ
の実質的なサイクルタイムは、各ランダムアクセスメモ
リの書き込み動作がｎマシンサイクルを必要とするにも
かかわらず、すべて１マシンサイクルとなる。つまり、
一つの半導体基板上に形成された複数のランダムアクセ
スメモリＲＡ　Ｍ　１−　ＲＡ　Ｍ　ｎを含むメモリ装
置のサイクルタイムがそれを含むコンピュータの１マシ
ンサイクルと実質的に同一となるように、上記複数のラ
ンダムアクセスメモリＲＡ　Ｍ　ｌ　−ＲＡ　Ｍ　ｎの
動作が制御されるものである。このことは、相応して高
速コンピュータ等のマシンサイクルを高速化し、そのデ
ータ処理能力を高める結果となる。

また、論理機能付メモリの各ランダムアクセスメモリが
比較的大きな記憶容量を有することから、高速記憶装置
としてのビット幅ならびにアドレス数が拡大され、高速
コンピュータ等の演算性能を高めうるとともに、そのオ
ーバヘッドを削減する結果となる。前述のように、論理
機能付メモリの実質的なサイクルタイムが１マシンサイ
クルとなるためには、論理機能付メモリに与えられるア
ドレスが順次インクリメント又はデクリメントされるこ
とを必要条件とするが、このようなアドレス条件は、ベ
クトルレジスタやキャッシュメモリ等の高速記憶装置に
おいては比較的多く実現されるものであるため、高速コ
ンピュータ等のオーバヘッドを逆に増大させる結果とは
ならない。

なお、この実施例の論理機能付メモリでは、ランダムア
クセスメモリＲＡＭＩ〜ＲＡＭｎの読み出しモードにお
けるサイクルタイムをｌマシンサイクルとしているが、
これが２ないし４マシンサイクルとされる場合でも、同
様な効果を得ることができる。この場合、各ランダムア
クセスメモリから遅延して出力される読み出しデータと
出力選択回路ＤＯ３Ｌに供給されるピッチ信号ＰＩ−Ｐ
ｎの位相を一致させる必要がある。

第３図には、上記第１図の論理機能付メモリすなわち並
列シフトアクセス方式を採る論理機能付メモリの第１の
実施例のブロック図が示され、第４図には、そのタイミ
ング図の一例が示されている。これらの図をもとに、並
列シフトアクセス方式を採る論理機能付メモリの具体的
なブロック構成例とその概要について説明する。

第３図において、この実施例の論理機能付メモリは、特
に制限されないが、共通の半導体基板上に形成された４
個のランダムアクセスメモリＲＡＭ１〜ＲＡＭ４を備え
、論理機能付メモリを構成するランダムアクセスメモリ
の数ｎは、−４ とされる、これらのランダムアクセスメモリは、特に制
限されないが、バイポーラ型スタティックＲＡＭにより
構成される。

一方、論理機能付メモリの入力及び出力データのビット
数１は、特に制限されないが、−２７ つまり３ピントのパリティビットを含む３バイトとされ
、アドレス信号のピント数ｊは、−７ とされる、その結果、ランダムアクセスメモリＲＡＭｌ
−ＲＡＭ４は、それぞれ２７ビツト×１２８ワードつま
り合計３４５６ビントの記憶容量を有するものとされ、
論理機能付メモリは、２７ビ７ｌ−Ｘ５１２ワードつま
り合計１３８２４ピントの記憶容量を有するものとされ
る。

この実施例において、ランダムアクセスメモリＲＡＭｌ
−ＲＡＭ４の読み出し動作は、特に制限されないが、第
４図に例示されるように、高速コンピュータのマシンサ
イクルに対応しうるべく高速化され、その書き込み動作
は、４マシンサイクルに相当する比較的長い時間を必要
とする。このため、ランダムアクセスメモリＲＡＭＩ〜
ＲＡＭ４は、内部クロック信号Ｋｌ−に４に従って、順
次１マシンサイクルずつシフトして起動され、並行して
読み出し又は書き込み動作を実行する。このとき、各ラ
ンダムアクセスメモリの動作モードは、対応する内部ラ
イトイネーブル信号ＷＥＩ〜ＷＥ４に従って選択的に設
定される。また、各ランダムアクセスメモリの読み出し
データは、出力選択回路ＤＯ５Ｌによりピッチ信号Ｐ１
〜Ｐ４に従って択一的に選択された後、読み出し動作が
実行された次のマシンサイクルにおいて、論理機能付メ
モリの出力データＤＯＯ〜００２６として図示されない
内部バスに送出される。その結果、高速コンビエータ側
からみた論理ｔａ能打付メモリ各動作そ−ドにおける実
質的なサイクルタイムは、各ランダムアクセスメモリの
書き込み動作に４マシンサイクルを必要とするにもかか
わらず、すべてｌマシンサイクルとなり、相応して高速
コンビエータの・？シンサイクルの高速化が推進される
ものとなる。

第５図には、上記第１図の論理機能付メモリすなわち並
列シフトアクセス方式を採る論理機能付メモリの第２の
実施例のプロンク図が示され、第６図には、そのタイ文
ング図の一例が示されている。これらの図をもとに、並
列シフトアクセス方式を採る論理機能付メモリの第２の
ブロック構成例とその概要について説明する。

第５図において、この実施例の論理１１能付メモリは、
特に制限されないが、上記第３図の実施例と同様に、共
通の半導体基板上に形成された４個のランダムアクセス
メモリＲＡＭｌ−ＲＡＭ４を備え、論理機能付メモリを
構成するランダムアクセスメモリの数ｎは、 −４ とされる、これらのランダムアクセスメモリは、特に制
限されないか、バイポーラ型スタティックＲＡＭにより
構成される。

一方、入力及び出力データのピント数日よ、特に制限さ
れないが、 −２７ つまり３ピントのパリティピントを含む３バイトとされ
、アドレス信号のヒント数ｊは、−７ とされる、その結果、ランダムアクセスメモリＲＡＭｌ
−ＲＡＭ４は、それぞれ２７ビ７ｌ−Ｘ１２８ワードつ
まり合計３４５６ビツトの記憶容量を有するものとされ
、論理機能付メモリは、２７ビツトＸ５１２ワードつま
り合計１３８２４ピントの記憶容量を有するものとされ
る。

この実施例において、ランダムアクセスメモリＲＡＭＩ
〜ＲＡＭ４の読み出し動作は、特に制限されないが、第
６図に例示されるように、高速コンピュータの３マシン
サイクルに相当する比較的長い時間を必要とし、その書
き込み動作は、４マシンサイクルに相当する比較的長い
時間を必要とする。このため、ランダムアクセスメモリ
ＲＡＭ１−ＲＡＭ４は、内部クロンク信号Ｋｌ−に４に
従って、順次１マシンサイクルずつシフトして起動され
、並行して読み出し又は書き込み動作を実行する。この
とき、各ランダムアクセスメモリの動作モードは、対応
する内部ライトイネーブル信号ＷＥＩ−ＷＥ４に従って
選択的に設定される。

また、各ランダムアクセスメモリの読み出しデータは、
第６図に例示されるように、読み出し動作が開始されて
から二つ後のマシンサイクルの後半においてそのレベル
が確立される。このため、論理機能付メモリは、ピンチ
信号Ｐ１〜Ｐ４を遅延して約２．５マシンサイクルだけ
遅れたピッチ信号ＰＤＩ−ＰＤ４を形成する遅延回路Ｄ
Ｌを備え、出力選択回路ＤＯ３Ｌにおける出力データの
選択動作は、これらのピンチ信号ＰＤＩ〜ＰＤ４に従っ
て行われる。これにより、各ランダムアクセスメモリの
読み出しデータは、読み出し動作が開始されたマシンサ
イクルから三つ後のマシンサイクルにおいて、論理機能
付メモリの出力データＤ００〜Ｄ０２６として送出され
る。

以上の結果、高速コンピュータ側からみた論理機能付メ
モリの各動作モードにおける実質的なサイクルタイムは
、各ランダムアクセスメモリの読み出し動作に３マシン
サイクルを必要としかつ書き込み動作に４マシンサイク
ルを必要とするにもかかわらず、すべてｌマシンサイク
ルとなり、相応して高速コンピュータのマシンサイクル
の高速化が推進されるものとなる。

３．１．２．２バンク方式 第７図には、この発明が通用された論理機能付メモリの
第２の実施例の基本概念図が示されている。また、第８
図には、第７図の論理機能付メモリのタイミング図の一
例が示されている。これらの図をもとに、この実施例の
論理機能付メモリの基本的構成と動作の概要ならびにそ
の特徴について説明する。なお、この実施例の論理機能
付メモリは、特に制限されないが、上記第１の実施例と
同様に、単体であるいは複数個組み合わされることで、
高速コンピュータ等のディジタル処理装置に含まれるベ
クトルレジスタ等の高速記憶装置を構成する。以下、上
記第１の実施例と異なる部分について、説明を追加する
。

第７図において、論理機能付メモリは、特に制限されな
いが、共通の半導体基板上にマクロセルとして形成され
た２個のランダムアクセスメモリＲＡＭＡ及びＲＡＭＢ
を備える。これらのランダムアクセスメモリのそれぞれ
は、特に制限されないが、比較的大きな記憶容量を有す
るバイポーラ型スタティックＲＡＭにより構成され、多
数のバイポーラ型メモリセルが格子状に配置されてなる
メモリアレイをその基本構成とする。

この実施例において、ランダムアクセスメモリＲＡＭＡ
及びＲＡＭＢの書き込みモード及び読み出しモードにお
けるサイクルタイムは、ともに高速コンピュータのマシ
ンサイクルに対応される。

しかし、各ランダムアクセスメモリの読み出しモードに
おける実際のアクセスタイムは、例えばｌ／２マシンサ
イクル程度に短いものとされ、書き込みモードにおける
実際のサイクルタイムは、逆に１マシンサイクル全体を
必要とするほど長いものとされる。言い換えるならば、
この実施例の高速コンビエータのマシンサイクルは、論
理機能付メモリの書き込みモードにおけるサイクルタイ
ムによって制約を受けている。

一方、この実施例において、ランダムアクセスメモリＲ
ＡＭＡ及びＲＡＭＢは、特に制限されないが、その一方
が読み出しモードとされるときその他方が書き込みモー
ドとされるべく交互にかつ同時にアクセスされる。また
、ランダムアクセスメモリＲＡＭＡ及びＲＡＭＢには、
連続する一連のアドレス空間が順次交互に割り当てられ
、各ランダムアクセスメモリに割り当てられるアドレス
空間は互いに重複しない、その結果、書き込みアドレス
信号ＡＷＯ〜ＡＷｊならびに読み出しアドレス信号ＡＲ
Ｏ〜ＡＲｊを独立にカウントア、プしながら、ランダム
アクセスメモリＲＡＭＡ及びＲＡＭＢを交互に読み出し
モード又は書き込みモードとすることで、例えばベクト
ル演算処理等の過程で必要な興なる一連のアドレスに対
する書き込み動作及び読み出し動作を同時に効率良く実
行することが可能となる。

論理機能付メモリには、特に制限されないが、高速コン
ピュータの内部バスから図示されないメモリ制御ユニッ
トを介して、それぞれ（ｊ＋１）＋１ピントの書き込み
アドレス信号及び読み出しアドレス信号が与えられる。

これらのアドレス信号は、前述のように、高速コンピュ
ータの演算処理に対応してそれぞれ独立にカウントアン
プされる。また、これらのアドレス信号のうち、ｊ＋１
ピントの書き込みアドレス信号ＡＷＯ〜ＡＷＪならびに
読み出しアドレス信号ＡＲＯ〜ＡＲｊは、二つのランダ
ムアクセスメモリＲＡＭＡ及びＲＡＭＢに共通に供給さ
れ、残り１ピントのアドレス信号は、メモリ制御ユニッ
トによってデコードされた後、これをもとにランダムア
クセスメモリＲＡＭＡ及びＲＡＭＢを選択的に動作状態
とするためのピッチ信号ＰＯならびにライトイネーブル
信号ＷＥＡ及びＷＥＢが選択的に形成される。論理機能
付メモリには、上記メモリ制御ユニットを介して、さら
にｉｌｌピントの入力データＤＩＯ〜Ｄｌｉが供給され
、内部クロック信号ＫＯが供給される。また、論理機能
付メモリの読み出しデータは、ｉ＋ｌビットの出力デー
タＤＯＯ〜Ｄｏｔとして、メモリ制御ユニットに伝達さ
れ、さらに高速コンピュータの内部バスに送出される。

ここで、内部クロンク信号ＫＯは、第８図に例示される
ように、高速コンピュータのマシンサイクルに同期した
パルス列とされ、ピッチ信号ＰＯは、この内部クロ７り
信号ＫＯに同期してロウレベル又はハイレベルに変化さ
れる。また、ライトイネーブル信号ＷＥＡ及びＷＥＢは
、ランダムアクセスメモリＲＡＭＡ及びＲＡＭＢを交互
に読み出しモード又は書き込みモードとすべくマシンサ
イクルごとに変化され、対応するランダムアクセスメモ
リが書き込みモードとされるとき選択的にハイレベルと
される。さらに、書き込みアドレス信号ＡＷＯ−ＡＷｊ
は、第８ＦＩＩＪに例示されるように、２マシンサイク
ルを周期として変化され、読み出しアドレス信号ＡＲＯ
〜ＡＲｊは、上記書き込みアドレス信号が変化される中
間でかつ２マシンサイクルを周期として変化される。

論理機能付メモリに入力された書き込みアドレス信号Ａ
ＷＯ〜ＡＷｊは、特に制限されないが、ランダムアクセ
スメモリＲＡＭＡ及びＲＡＭＢに対応して設けられた２
個のアドレス選択回路ＡＳＬＡ及びＡＳＬＢの一方の入
力端子に共通に供給され、読み出しアドレス信号ＡＲＯ
〜ＡＲｊは、上記アドレス選択回路ＡＳＬＡ及びＡＳＬ
Ｂの他方の入力端子に共通に供給される。これらのアド
レス選択回路には、さらにピンチ信号ＰＯが供給される
。アドレス選択回路ＡＳＬＡ及びＡＳＬＢの出力信号は
、内部アドレス信号ＡＳＡＯ〜ＡｓＡｊならびにＡＳＢ
Ｏ〜ＡＳＢ　ｊとして、対応するアドレスラγ７−ＡＬ
Ａ及びＡＬＢにそれぞれ供給される。これらのアドレス
ラッチには、さらに内部クロック信号ＫＯが供給される
。

アドレス選択回路ＡＳＬＡは、特に制限されないが、第
８図に例示されるように、上記ピンチ信号ＰＯがロウレ
ベルとされるとき、書き込みアドレス信号ＡＷＯ−ＡＷ
ｊを選択し、内部アドレス信号ＡＳＡＯ〜ＡＳＡｊとし
て対応するアドレスラッチＡＬＡに供給する。また、ピ
ンチ信号ＰＯがハイレベルとされるとき、読み出しアド
レス信号ＡＲＯ〜ＡＲＪを選択し、内部アドレス信号Ａ
ＳＡＯ〜ＡＳＡ　ｊとして、対応するアドレスランチＡ
ＬＡに供給する。これらの内部アドレス信号信号は、内
部クロ７り信号ＫＯに従ってアドレスランチＡＬＡに取
り込まれた後、内部アドレス信号ＡＡＯ〜ＡＡｊとして
、ランダムアクセスメモリＲＡＭＡに供給される。

同様に、アドレス選択回路ＡＳＬＢは、ピッチ信号ＰＯ
がロウレベルとされるとき、逆に読み出しアドレス信号
ＡＲＯ〜ＡＲｊを選択し、内部アドレス信号ＡＳＢＯ〜
ＡＳＢｊとして対応するアドレスラッチＡＬＢに供給す
る。また、ピンチ信号ＰＯがハイレベルとされるとき、
書き込みアドレス信号ＡＷＯ〜ＡＷｊを選択し、内部ア
ドレス信号ＡＳＢＯ〜ＡＳＢ　Ｊとして、対応するアド
レスランチＡＬＢに供給する。これらの内部アドレス信
号は、内部クロック信号ＫＯに従ってアドレスラッチＡ
ＬＢに取り込まれた後、内部アドレス信号ＡＢＯ〜ＡＢ
ｊとして、ランダムアクセスメモリＲＡＭＢに供給され
る。

一方、入力データＤＩＯ〜Ｄｌｉは、内部クロ７り信号
ＫＯに従って入力データラッチＤＩＬに取り込まれた後
、内部入力データＤＩＬＯ〜ＤＩＬｉとして、ランダム
アクセスメモリＲＡＭｊ６及びＲＡＭＢに共通に供給さ
れる。また、ライトイネーブル信号ＷＥＡ及びＷＥＢは
、内部クロ７り信号ＫＯに従って対応するライトイネー
ブル信号ラッチＷＥＬＡ及びＷＥＬＢに取り込まれた後
、内部ライトイネーブル信号ＷＥＬＡ及びＷＥＬＢとし
て、対応するランダムアクセスメモリＲＡＭＡ及びＲＡ
ＭＢにそれぞれ供給される。

これにより、ランダムアクセスメモリＲＡＭＡ及びＲＡ
ＭＢは、交互にかつ同時に書き込みモード又は読み出し
モードとされ、各ランダムアクセスメモリの動作モード
に対応して、書き込みアドレス信号ＡＷＯ〜ＡＷｊある
いは読み出しアドレス信号ＡＲＯ〜ＡＲｊが選択的に伝
達される。前述のように、これらの書き込みアドレス信
号及び読み出しアドレス信号は、２マシンサイクルを周
期として変化される。しかし、ライトイネーブル信号Ｗ
ＥＡ及びＷＥＢならびにピンチ信号Ｐｏが他の１ビツト
のアドレス信号に従って選択的に形成されることから、
これらの書き込みアドレス信号及び読み出しアドレス信
号によって指定される実質的なアドレスは、一つずつシ
フトされる。

ランダムアクセスメモリＲＡＭＡ及びＲＡＭＢに供給さ
れた内部アドレス信号ＡＡＯ〜ＡＡｊないしＡＢＯ〜Ａ
Ｂｊは、対応するランダムアクセスメモリのアドレスデ
コーダによってデコードされる。その結果、ランダムア
クセスメモリＲＡＭＡ及びＲＡＭＢが実質的な選択状態
とされ、指定されたアドレスに対応するｓ＋１個のメモ
リセルを選択する。このとき、対応する内部ライトイネ
ーブル信号ＷＥＬＡ又はＷＥＬＢがロウレベルである場
合、ランダムアクセスメモリＲＡＭＡ及びＲＡＭＢは、
選択されたメモリセルの保持データを読み出すが、対応
する内部ライトイネーブル信号ＷＥＬＡ又はＷＥＬＢが
ハイレベルとされる場合、さらに所定の書き込みパルス
を形成し、選択されたメモリセルに対する内部入力デー
タＤＩＬＯ〜ＤＩＬｉの書き込み動作を実行する。

ランダムアクセスメモリＲＡＭＡ及びＲＡＭＢの指定さ
れたアドレスから読み出されたｉ＋１ビットの記憶デー
タは、特に制限されないが、内部出力データＤＯＡＯ〜
ＤＯＡ　ｌあるいはＤＯＢＯ〜ＤＯＢ　ｉとしてワイヤ
ードオア回路ＷＯＲに伝達され、さらに内部出力データ
ＤＯＷＯ〜ＤＯＷ１として出力データランチＤＯＬに供
給される。

特に制限されないが、上記ランダムアクセスメモリＲＡ
ＭＡ及びＲＡＭＢの読み出しデータは、第８図に例示さ
れるように、各マシンサイクルの前半においてそのレベ
ルが確立され、次のマシンサイクルにおいて論理機能付
メモリの出力データＤ００〜Ｄｏｔとなる。

以上のように、この実施例の論理機能付メモリを構成す
るランダムアクセスメモリＲＡＭＡ及びＲＡＭＢは、書
き込み又は読み出しモードで交互にかつ同時にアクセス
され、さらに連続する一連のアドレス空間が交互に順次
割り当てられることで、そのアドレス空間が互いに重複
されない、これにより、この実施例の論理機能付メモリ
は、いわゆる２バンタ方式の論理機能付メモリとして機
能し、書き込みアドレス信号及び読み出しアドレス信号
を独立にカウントアツプしながらランダムアクセスメモ
リＲＡＭＡ及びＲＡＭＢを交互に読み出しモード又は書
き込みモードとすることで、例えばベクトル演算処理等
の過程で必要な興なる一連のアドレスに対する書き込み
動作及び読み出し動作を同時に効率良く実行する。この
とき、ランダムアクセスメモリＲＡＭＡ及びＲＡＭＢに
与えられるアドレス信号は、実質的に１ピント削減され
、等測的にそのアドレス空間が縮小される。

その結果、各ランダムアクセスメモリにおけるアドレス
信号のデコード処理時間が短縮され、その分論理機能付
メモリのサイクルタイムが短縮される。これらのことは
、相応して高速コンピュータ等のマシンサイクルを高速
化し、その処理能力を高める結果となる。また、論理機
能付メモリの各ランダムアクセスメモリが比較的大きな
記憶容量を有することから、高速記憶装置としてのビッ
ト幅ならびにアドレス数が拡大され、高速コンピュータ
等の演算性能を高めるられるとともに、そのオーバヘッ
ドが削減される結果となる。

第９図には、上記第７図の論理ＮＡ能付メモリすなわち
２バンク方式を採る論理機能付メモリの一実施例のブロ
ック図が示され、第１０図には、そのタイミング図の一
例が示されている。これらの図をもとに、２バンク方式
を採る論理機能付メモリの具体的なブロック構成例とそ
の概要について説明する。

第９図において、この実施例の論理機能付メモリは、特
に制限されないが、共通の半導体基板上に形成された２
個のランダムアクセスメモリＲＡＭＡ及びＲＡＭＢを備
える。これらのランダムアクセスメモリは、ともにバイ
ポーラ型スタティックＲＡＭにより構成され、それぞれ
論理機能付メモリのバンクＡ及びバンクＢに対応する。

一方、論理機能付メモリの入力及び出力データのビット
数ｉは、特に制限されないが、−２７ つまり３ビツトのパリティビットを含む３バイトとされ
、書き込みアドレス信号及び読み出しアドレス信号のピ
ントｊは、ともに、 −７ とされる、これにより、ランダムアクセスメモリＲＡＭ
Ａ及びＲＡＭＢは、それぞれ２７ビント×１２８ワード
つまり合計３４５６ピツトの記憶容量を有するものとさ
れ、論理機能付メモリは、２７ビント×２５６ワードつ
まり６９１２ピントの記憶容量を有するものとされる。

この実施例において、ランダムアクセスメモリＲＡＭＡ
及びＲＡＭＢの読み出し及び書き込み動作は、第１０図
に例示されるように、高速コンピュータのマシンサイク
ルに対応される。また、ランダムアクセスメモリＲＡＭ
Ａ及びＲＡＭＢは、その一方が読み出しモードとされる
ときその他方が書き込みモードとされるべく同時に起動
され、これらの動作モードを並行して実行する。このた
め、この実施例の論理機能付メモリでは、例えばベクト
ル演算処理の過程で必要とされる一連のアドレスに対す
る書き込み及び読み出し動作が同時にかつ効率良く実行
されるとともに、アドレス信号の実質的なビット数がｌ
ビア）削減されるものとなる。その結果、論理機能付メ
モリのサイクルタイムが縮小されるとともに、高速コン
ピュータのマシンサイクルが高速化され、その処理能力
が高められるものである。

３．１．３．２バンク並列シフトアクセス方式第１１図
には、この発明が通用された論理Ｉｍ能付メモリの第３
の実施例の基本概念図が示されている。また、第１２図
には、第１１図の論理＠部付メモリのタイミング図の一
例が示されている。

これらの図をもとに、この実施例の論理機能付メモリの
基本的構成と動作の概要ならびにその特徴について説明
する。なお、この実施例の論理機能付メモリは、基本的
に上記第１の実施例すなわち並列シフトアクセス方式の
論理機能付メモリと上記第２の実施例すなわち２バンク
方式の論理機能付メモリを組み合わせた構成とされる。

そして、上記第１及び第２の実施例と同様に、単体であ
るいは複数個組み合わされることで、高速コンピュータ
等のディジタル処理装置に含まれるベクトルレジスタ等
の高速記憶装置を構成する。以下、上記第１及び第２の
実施例の論理機能付メモリと異なる部分について、説明
を追加する。

第１１図において、論理機能付メモリは、特に制限され
ないが、Ａバンクを構成するｎ個のランダムアクセスメ
モリＲＡＭＡｌ〜ＲＡ　Ｍ　Ａ　ｎと、Ｂバンクを構成
する他のｎ（ｉｔのランダムアクセスメモリＲＡＭＢＩ
〜ＲＡ　Ｍ　Ｂ　ｎとを備える。これらのランダムアク
セスメモリは、特に制限されないが、共通の半導体基板
上にマクロセルとして形成されかつ比較的大きな記憶容
量を有するバイポーラ型スタティックＲＡＭにより構成
される。

この実施例において、ランダムアクセスメモリＲＡＭＡ
ｌ　〜ＲＡＭＡｎならびにＲＡＭＢＩ〜ＲＡＭＢｎの読
み出し動作は、比較的高速化され、高速コンピュータの
マシンサイクルに対応しうるものとされる。しかし、書
き込みモードにおけるサイクルタイムは、特に制限され
ないが、その記憶容量が比較的大きくされることで比較
的遅くされ、はぼｎマシンサイクルに相当する時間を必
要とする。言い換えるならば、この実施例の論理機能付
メモリのバンクＡ及びバンクＢを構成するランダムアク
セスメモリの個数ｎは、各ランダムアクセスメモリの書
き込みモードに必要なマシンサイクル数ｎに従って設定
されている。

一方、この実施例において、バンクＡ及びバンクＢを構
成するｎ個のランダムアクセスメモリＲＡＭＡＩ−ＲＡ
ＭＡｎならびにＲＡＭＢ　１〜ＲＡＭＢｎは、特に制限
されないが、連続する一連のアドレス空間が交互に順次
割り当てられるため、各ランダムアクセスメモリに割り
当てられるアドレス空間は、互いに重複しないものとさ
れる。また、二つのバンクＡ及びバンクＢは、その一方
が読み出しモードとされるときその他方が書き込みモー
ドとされるべく交互にかつ対応する一対のランダムアク
セスメモリＲＡＭＡ　Ｉ及びＲＡＭＢ　１ないしＲＡ　
Ｍ　Ａ　ｎ及びＲＡ　Ｍ　Ｂ　ｎがそれぞれ同時にアク
セスされる。その結果、ランダムアクセスメモリＲＡＭ
Ａｌ”ＲＡＭＡｎならびにＲＡＭＢ１〜ＲＡＭＢｎを順
次シフトして選択し、かつ書き込みアドレス信号ＡＷＯ
〜ＡＷｊならびに読み出しアドレス信号ＡＲＯ〜ＡＲｊ
をｎマシンサイクルごとに独立にカウントアツプしなが
ら、バンクＡ及びバンクＢを交互に読み出しモード又は
書き込みモードとすることで、例えばベクトル演算処理
等の過程で必要な異なる一連のアドレスに対する書き込
み動作及び読み出し動作を同時に効率良くかつ高速に実
行することが可能となる。

論理機能付メモリには、特に制限されないが、高速コン
ピュータの内部バスから図示されないメモリ制御ユニ７
トを介して、それぞれ（ｊ　＋１）十ｌ＋１ｏｇｚｎビ
ットの書き込みアドレス信号及び読み出しアドレス信号
が与えられる。これらのアドレス信号は、前述のように
、高速コンピュータの演算処理に対応してそれぞれ独立
にカウントアンプされる。また、これらのアドレス信号
のうち、ｊ＋ｌピントの書き込みアドレス信号ＡＷＯ〜
ＡＷｊならびに読み出しアドレス信号ＡＲＯ〜ＡＲＪは
、バンクＡ及びバンクＢに共通に供給され、残りｌ＋１
０ｇ２ｎビツトのアドレス信号は、メモリ制御ユニット
によってデコードされた後、これをもとにバンクＡ及び
バンクＢを選択的に指定しあるいは各バンクのランダム
アクセスメモリＲＡＭＡ　１〜ＲＡＭＡ　ｎならびにＲ
ＡＭＢＩ〜ＲＡＭＢｎを択一的に動作状態とするための
内部クロック信号ＫＯ〜Ｋｎやピッチ信号ＰＯ及びＰＩ
−Ｐｎならびにライトイネーブル信号ＷＥＡ及びＷＥＢ
が選択的に形成される。論理機能付メモリには、上記メ
モリ制御ユニットを介して、さらにｉ＋ｌピントの入力
データ０１０〜Ｄｌｉが供給される。論理機能付メモリ
の読み出しデータは、ｉ＋ｌビットの出力データＤＯＯ
〜ＤＯｉとして、メモリ制御ユニットに伝達され、さら
に高速コンビエータの内部バスに送出される。

ここで、内部クロック信号ＫＯは、第１２図に例示され
るように、高速コンピュータのマシンサイクルに同期し
たパルス列とされ、内部クロンク信号に１〜Ｋｎは、上
記内部クロック信号ＫＯを１／ｎに分周しかつ順次ｌマ
シンサイクルずつシフトしたパルス列とされる。また、
ピッチ信号ＰＯは、特に制限されないが、上記内部クロ
ック信号ＫＯに同期しかつｎマシンサイクルを周期とし
て変化され、ピッチ信号ＰＩ−Ｐｎは、ｎマシンサイク
ルを周期としかつ内部クロック信号ＫＯに１／２マシン
サイクルだけ遅れて変化される。さらに、ライトイネー
ブル信号ＷＥＡ及びＷＥＢは、バンクＡ及びバンクＢを
交互に読み出しモード又は書き込みモードとすべくｎマ
シンサイクルを周期として変化され、対応するバンクが
書き込みモードとされるときそれぞれ選択的にハイレベ
ルとされる、加えて、書き込みアドレス信号ＡＷＯ〜Ａ
Ｗｊは、第１２図に例示されるように、２Ｘｎマシンサ
イクルを周期として変化され、読み出しアドレス信号Ａ
ＲＯ〜ＡＲｊは、上記書き込みアドレス信号が変化され
る中間でかつ２Ｘｎマシンサイクルを周期として変化さ
れる。

論理機能付メモリに入力された書き込みアドレス信号Ａ
ＷＯ〜ＡＷｊは、特に制限されないが、バンクＡ及びバ
ンクＢに対応して設けられた２個のアドレス選択回路Ａ
ＳＬＡ及びＡＳＬＢの一方の入力端子に共通に供給され
る。また、読み出しアドレス信号ＡＲＯ〜ＡＲｊは、上
記アドレス選択回路ＡＳＬＡ及びＡＳＬＢの４４方の入
力端子に共通に供給される。これらのアドレス選択回路
には、さらにピッチ信号ＰＯが供給される。アドレス選
択回路ＡＳＬＡの出力信号は、内部アドレス信号ＡＳＡ
Ｏ〜ＡＳＡｊとして、バンクＡのランダムアクセスメモ
リＲＡＭＡＩ−ＲＡＭＡｎに対応して設けられたｎ個の
アドレスランチＡＬＡ　１〜ＡＬＡｎに共通に供給され
る。これらのアドレスラッチには、さらに対応する内部
クロック信号に１〜Ｋｎがそれぞれ供給される。同様に
、アドレス選択回路ＡＳＬＢの出力信号は、内部アドレ
ス信号ＡＳＢＯ〜ＡＳＢ　ｊとして、バンクＢのランダ
ムアクセスメモリＲＡＭＢ　ｌ＝ＲＡＭＢｎに対応して
設けられたｎ個のアドレスラッチＡＬＢ１−ＡＬＢｒｌ
に共通に供給される。これらのアドレスランチには、さ
らに対応する内部クロ７り信号に１〜Ｋｎがそれぞれ供
給される。

アドレス選択回路ＡＳＬＡは、特に制限されないが、上
記ピンチ信号ＰＯがロウレベルとされるとき、書き込み
アドレス信号ＡＷＯ〜ＡＷｊを選択し、内部アドレス１
６号ＡＳＡＯ〜ＡＳＡ　ｊとして対応するｎ個のアドレ
スランチＡＬＡＩ〜ＡＬＡｎに供給する。また、ピンチ
信号ＰＯがハイレベルとされるとき、読み出しアドレス
信号ＡＲＯ〜ＡＲｊを選択し、内部アドレス信号ＡＳＡ
Ｏ〜ＡＳＡ　３として、上記アドレスランチＡＬＡＩ〜
ＡＬＡｎに供給する。これらの内部アドレス信号信号は
、内部クロック信号Ｋｌ−Ｋｎに従ってアドレスラッチ
ＡＬＡｌ〜ＡＬＡｎに順次取り込まれた後、内部アドレ
ス信号ＡＡＩＯ〜ＡＡ１ｊないしＡＡｎＯ−ＡＡｎｊと
して、対応するランダムアクセスメモリＲＡＭＡｌ〜Ｒ
ＡＭＡｎにそれぞれ供給される。

同様に、アドレス選択回路ＡＳＬＢは、特に制限されな
いが、上記ピッチ信号ＰＯがロウレベルとされるとき、
読み出しアドレス信号ＡＲＯ〜ＡＲｊを選択し、内部ア
ドレス信号ＡＳＡＯ〜ＡＳＡｊとして、対応するｎ個の
アドレスランチＡＬＢ１〜ＡＬＢｎに供給する。また、
ピッチ信号ＰＯがハイレベルとされるとき、書き込みア
ドレス信号ＡＷＯ〜ＡＷｊを選択し、内部アドレス信号
ＡＳＡＯ〜ＡＳＡ　ｊとして、上記アドレスランチＡＬ
Ｂ　１〜ＡＬＢｎに供給する。これらの内部アドレス信
号は、内部クロック信号Ｋｌ−Ｋｎに従ってアドレスラ
ッチＡＬＢ１＝ＡＬＢｎに順次取り込まれた後、内部ア
ドレス信号ＡＢＩＯ−ＡＢ１ｊないしＡＢｎＯ〜ＡＢｎ
　ｊとして、対応するランダムアクセスメモリＲＡＭ８
１〜ＲＡＭＢｎにそれぞれ供給される。

一方、入力データＤＩＧ〜Ｄｌｉは、ｎ個の入力データ
ランチＤｆＬ１−ＤＩＬｎに共通に供給される。これら
の入力デークラッチには、さらに対応する内部クロック
信号ＫＬ−Ｋｎがそれぞれ供給される。これにより、入
力データ０１０−ＤＩ口よ、内部クロック信号Ｋｌ−Ｋ
ｎに従って入力データランチＤＩＬ１＝ＤＩＬｎに順次
取り込まれた後、内部入力データＩ）１１０〜ＤｌｌＩ
ないしＤ［ｎＯ〜Ｄｌｎ＋として、バンクＡ及びバンク
Ｂの対応する一対のランダムアクセスメモリＲＡＭＡｌ
及びＲＡＭＢ　１ないしＲＡ　Ｍ　Ａ　ｎ及びＲＡＭＢ
ｎにそれぞれ共通に供給される。

次に、ライトイネーブル信号ＷＥＡは、特に制限されな
いが、バンクへのｎ個のライトイネーブル信号ランチＷ
ＥＬＡＩ〜Ｗ　Ｅ　Ｌ　Ａ　ｎに共通に供給される。こ
れらのライトイネーブル信号ラッチには、さらに対応す
る内部クロック信号に１−Ｋｎがそれぞれ供給される。

これにより、ライトイネーブル信号ＷＥＡは、内部クロ
ンク信号Ｋｌ〜Ｋｎに従ってライトイネーブル信号ラッ
チＷＥＬＡｌ−ＷＥＬＡｎに順次取り込まれた後、内部
ライトイネーブル信号ＷＥＡ　１＝ＷＥＡｎとして、対
応するランダムアクセスメモリＲＡＭＡ　ｌ　−ＲＡ　
Ｍ　Ａ　ｎにそれぞれ供給される。

同様に、ライトイネーブル信号ＷＥＢは、バンクＢのｎ
ｉｌのライトイネーブル信号ラッチＷＥＬＢｌ＝ＷＥＬ
Ｂｎに共通に供給される。これらのライトイネ−フル信
号ラッチには、さらに対応する内部クロック信号Ｋｌ−
Ｋｎがそれぞれ供給される。これにより、ライトイネー
ブル信号ＷＥＢは、内部クロック信号Ｋｌ−Ｋｎに従っ
てライトイネーブル信号ランチＷＥＬＢ　１−ＷＥＬＢ
ｎに順次取り込まれた後、内部ライトイネーブル信号Ｗ
Ｅ　Ｂ　Ｉ　ＮＷＥ　Ｂ　ｎとして、対応するランダム
アクセスメモリＲＡＭＢ１〜ＲＡＭＢｎにそれぞれ供給
される。

これらのことから、バンクＡを構成するランダムアクセ
スメモリＲＡＭＡｌ〜ＲＡＭＡｎならびにバンクＢを構
成するランダムアクセスメモリＲ＾ＭＢ１＝ＲＡＭＢｎ
は、それぞれバンクごとに１マシンサイクルずつシフト
しながら、かつバンクＡ及びバンクＢの対応する一対の
ランダムアクセスメモリが同時に、しかもバンクＡ及び
バンクＢが交互に読み出しモード又は書き込みモードと
されるべくアクセスされ、各バンクの動作モードに対応
して、書き込みアドレス信号ＡＷＯ〜ＡＷｊあるいは読
み出しアドレス信号ＡＲＯ〜ＡＲｊが選択的に伝達され
る。前述のように、書き込みアドレス信号ＡＷＯ〜ＡＷ
Ｊならびに読み出しアドレス信号ＡＲＯ−ＡＲｊは、２
×ｎマシンサイクルを周期として変化される。しかし、
内部クロック信号に１〜Ｋｎとライトイネーブル信号Ｗ
ＥＡ及びＷＥＢならびにピッチ信号ＰＯ及びＰ１〜Ｐｎ
が他のｌ＋ｌｏｇ２ｎピントのアドレス信号に従って選
択的に形成されることから、これらの書き込みアドレス
信号及び読み出しアドレス信号によって指定される実質
的なアドレスは、第１２図に例示されるように、２×ｎ
マシンサイクルを周期として一つずつシフトされる。

ランダムアクセスメモリＲＡＭＡｌ−ＲＡＭＡｎならび
にＲＡＭＢＩ〜ＲＡ　Ｍ　Ｂ　ｎに供給された内部アド
レス信号ＡＡＩＯ〜ＡＡ１ｊないしＡＡｎＱ〜ＡＡｎｊ
ならびにＡＢＩＯ〜ＡＢ１ｊないしＡＢｎＯ〜ＡＢｎＪ
は、対応するランダムアクセスメモリのアドレスデコー
ダによってデコードされる。その結果、ランダムアクセ
スメモリＲＡＭ　Ａ　１〜ＲＡ　Ｍ　Ａ　ｎならびにＲ
ＡＭＢ　１−ＲＡＭＢｎが実質的な選択状態とされ、指
定されたアドレスに対応するＨ＋１個のメモリセルをそ
れぞれ選択する。このとき、対応する内部ライトイネー
ブル信号Ｗ　Ｅ　Ｌ　Ａ　１　＝　Ｗ　Ｅ　Ｌ　Ａ　ｎ
あるいはＷＥＬＢｌ＝ＷＥＬＢｎがロウレベルである場
合、各ランダムアクセスメモリは、選択されたメモリセ
ルの保持データをそれぞれ読み出すが、対応する内部ラ
イトイネーブル信号がハイレベルとされる場合、さらに
所定の書き込みパルスを形成して、選択されたメモリセ
ルに対する内部入力データＤ１１０〜ＤｌｌｌないしＤ
ＩｎＯ〜ＤＩｎｉの書き込み動作をそれぞれ実行する。

バンクＡ及びバンクＢの対応する一対のランダムアクセ
スメモリＲＡＭＡｌ及びＲＡＭＢ　ｌないしＲＡＭＡｎ
及びＲＡＭＢｎの指定されたアドレスから読み出された
１＋１ビツトの記憶データは、特に制限されないが、内
部出力データＤＯＡ　ｌ　Ｏ〜ＤＯＡ１ｉ及びＤＯＢ　
ｌ　Ｏ〜ＤＯＢｌｉないしＤＯＡｎＯ〜ＤＯＡｎｌ及び
ＤＯＢｎＯ〜ＤＯＢｎｌとして、対応するワイヤードオ
ア回路ＷＯＲ１−ＷＯＲｎに伝達され、さらに出力選択
回路ＤＯ３Ｌの対応する入力端子に供給される。出力選
択回路ＤＯ３Ｌには、さらにピンチ信号Ｐ１〜Ｐｎが供
給される。なお、ランダムアクセスメモリＲＡＭＡ１〜
ＲＡＭＡｎならびにＲＡＭＢＩＰ−ＲＡＭＢｎの読み出
しデータは、読み出し動作が開始されてから約１／２マ
シンサイクル遅れて、そのレベルが確立される。

出力選択回路ＤＯ３Ｌは、上記ピッチ信号Ｐ１〜Ｐｎに
従ワて、ワイヤードオア回路ＷＯＲｌ〜ＷＯＲｎを介し
て出力される内部出力データを選択し、内部出力データ
ＤＯ３Ｏ−ＤＯ３ｌとして出力データラッチＤＯＬに伝
達する。出力データランチＤＯＬには、さらに内部クロ
ンク信号ＫＯが供給される。

出力データランチＤＯＬは、上記内部クロック信号ＫＯ
に従って内部出力データＤＯ３Ｏ〜ＤＯ５血を取り込み
、これを１マシンサイクルの間だけ保持するとともに、
論理機能付メモリの出力データＤＯＯ〜Ｄｏｔとして送
出する。その結果、これらの出力データＤＯＯ〜ＤＯ口
よ、読み出し動作が行われた次のマシンサイクルにおい
て、論理機能付メモリから出力されるものとなる。

以上のように、この実施例の論理機能付メモリは、共通
の半導体基板上に形成され、かつそれぞれｎ個のランダ
ムアクセスメモリＲＡＭＡＩ−ＲＡＭＡｎ及びＲＡ　Ｍ
　Ｂ　ｌ　〜ＲＡ　Ｍ　Ｂ　ｎからなる二つのバンクＡ
及びバンクＢを備える。これらのランダムアクセスメモ
リには、連続する一連のアドレス空間が交互に順次割り
当てられ、各ランダムアクセスメモリに割り当てられた
アドレス空間は互いに重複されない、また、各ランダム
アクセスメモリは、バンクごとに１マシンサイクルずつ
シフトして、かつバンクＡ及びバンクＢが交互に書き込
み又は読み出しモードとされ、しかもバンクＡ及びバン
クＢの対応する一対のランダムアクセスメモリＲＡＭＡ
ｌ及びＲＡＭＢ　１ないしＲＡＭＡｎ及びＲＡ　Ｍ　Ｂ
　ｎがそれぞれ同時にアクセスされるべく起動され、こ
れらの動作モードを並行して実行する。これにより、こ
の実施例の論理機能付メモリは、上記第１の実施例すな
わち並列シフトアクセス方式の論理ｔａｔｉ付メモサメ
モリ第２の実施例すなわち２バンタ方式の論理機能付メ
モリとを組み合わせたいわゆる２バンク並列シフトアク
セス方式の論理ｉｔ付メモリとして機能する。

このため、高速コンピュータ側からみた論理機能付メモ
リの各動作モードにおける実質的なサイクルタイムは、
各ランダムアクセスメモリの書き込み動作にｎマシンサ
イクルを必要とするにもかかワラス、すべてｌマシンサ
イクルとなり、さらに書き込みアドレス信号及び読み出
しアドレス信号を独立にカウントアツプしながらバンク
Ａ及びバンクＢを交互に読み出しモード又は書き込みモ
ードとすることで、例えばベクトル演算処理等の過程で
必要な異なる一連のアドレスに対する書き込み動作及び
読み出し動作を同時に効率良くしかも高速に実行する。

このとき、論理機能付メモリに与えられるアドレス信号
は、実質的にｌ＋１ｏｇ２ｎビ７トだけ削減され、等測
的にそのアドレス空間が縮小される。その結果、論理機
能付メモリの実質的なサイクルタイムが高速化されるの
にあいまって、各ランダムアクセスメモリにおけるアド
レス信号のデコード処理時間が短縮され、その分さらに
論理機能付メモリのサイクルタイムが短縮される。これ
らのことは、相応して高速コンピユー９２１−のマシン
サイクルを高速化し、そノ処理能力を高める結果となる
。また、論理機能付メモリの各ランダムアクセスメモリ
が比較的大きな記憶容量を有することから、高速記憶装
置としてのビット幅ならびにアドレス数が拡大され、高
速コンピュータ等の演算性能を高めるとともに、そのオ
ーバヘッドを削減する結果となる。

第１３図には、上記第１１図の論理機能付メモリすなわ
ち２バンク並列シフトアクセス方式を採る論理機能付メ
モリの第１の実施例のブロック図が示され、第１４図に
は、そのタイミング図の一例が示されている。これらの
図をもとに、２バンク並列シフトアクセス方式を採る論
理機能付メモリの具体的なブロック構成例とその概要に
ついて説明する。

第１３図において、この実施例の論理機能付メモリは、
バンクＡを構成する２個のランダムアクセスメモリＲＡ
ＭＡｌ及びＲＡＭＡ２と、バンクＢを構成する他の２個
のランダムアクセスメモリＲＡＭＢ　ｌ及びＲＡＭＢ２
を備える。これらのランダムアクセスメモリは、共通の
半導体基板上に形成された２個のバイポーラ型スタティ
ックＲＡＭにより構成される。これにより、バンクＡ及
びバンクＢを構成するランダムアクセスメモリの数ｎは
、ともに、 ｎ＝２ とされる。

一方、論理機能付メモリの入力及び出力データのビット
数ｉは、 −２７ つまり３ピントのパリティピットを含めて３バイトとさ
れ、書き込みアドレス信号及び読み出しアドレス信号の
ビットｊは、ともに、 −７ とされる、その結果、ランダムアクセスメモリＲＡＭＡ
１及びＲＡＭＡ２ならびにＲＡＭＢ　１及びＲＡＭＢ２
は、それぞれ２７ビント×１２８ワードつまり合針３４
５６ビツトの記憶容量を有し、論理機能付メモリは、２
７ビツトＸ５１２つまり１３８２４ビツトの記憶容量を
有する。

この実施例において、ランダムアクセスメモリＲＡＭＡ
ｌ及びＲＡＭＡ２ならびにＲＡＭＢ１及びＲＡＭＢ２の
読み出し動作は、第１４図に例示されるように、高速コ
ンピュータのマシンサイクルに対応しうるべく高速化さ
れ、その書き込み動作は、２マシンサイクルに相当する
比較的長い時間を必要とする。また、ランダムアクセス
メモリＲＡＭＡｌ及びＲＡＭＡ２ならびにＲＡＭＢ　１
及びＲＡＭＢ２は、それぞれバンクごとに１マシンサイ
クルずつシフトして、かつ一方のバンクが読み出しモー
ドとされるとき他方のバンクが書き込みモードとされ、
しかもバンクＡ及びバンクＢの対応する一対のランダム
アクセスメモリが同時に起動され、これらの動作モード
を並行して実行する。その結果、高速コンピュータ側か
らみた論理機能付メモリの各動作モードにおける実質的
なサイクルタイムは、ランダムアクセスメモリの書き込
み動作に２マシンサイクルをａ・要とするにもかかわら
ず、すべてｌマシンサイクルとなり、またバンクＡ及び
バンクＢが書き込み及び読み出しモードで同時にアクセ
スされることで、例えばベクトル演算処理の過程で必要
とされる一連のアドレスに対する書き込み及び読み出し
動作を同時にかつ効率良くしかも効率に実行することが
できる。

これにより、高速コンピュータのマシンサイクルが相応
して高速化されるとともに、その処理能力が高められる
。

第１５図には、第１１図の論理機能付メモリすなわち２
バンク並列シフトアクセス方式を採る論理機能付メモリ
の第２の実施例のブロック図が示され、第１６図及び第
１７図には、その第３及び第４の実施例のブロック図が
示されている。これらの実施例は、基本的に上記第１３
図の論理Ｖ＆焼付メモリを踏襲するものであるため、こ
れと興なる部分についてのみ説明を追加する。

第１５図において、論理機能付メモリは、書き込みアド
レス信号ＡＷＯ〜ＡＷ６を形成する書き込みアドレスカ
ウンタＡＣＷと、読み出しアドレス信号ＡＲＯ〜ＡＲ６
を形成する読み出しアドレスカウンタＡＣＲとを内蔵す
る。これらのアドレスカウンタは、ともに７ビントのバ
イナリ−カウンタ回路によって構成される。書き込みア
ドレスカウンタＡＣＷには、特に制限されないが、図示
されないメモリ制御ユニットから、カウントアツプ信号
ＣＵＷならびにカウンタリセット信号ＣＲＷが供給され
る。また、読み出しアドレスカウンタＡＣＲには、上記
メモリ制御ユニットから、カウントアツプ信号ＣＵＲな
らびにカウンタ回路。

ト信号ＣＲＲが供給される。

書き込みアドレスカウンタＡＣＷは、上記カウントアツ
プ信号ＣＵＷに従って歩道動作を行い、７ビツトの書き
込みアドレス信号ＡＷＯ〜ＡＷ６を形成する。また、カ
ウンタリセット信号ＣＲＷに従ってその計数値をリセッ
トし、所定の初期値に初期設定する。書き込みアドレス
カウンタＡＣＷの出力信号すなわち書き込みアドレス信
号ＡＷθ〜＾Ｗ６は、前述のように、アドレス選択回路
ＡＳＬＡ及びＡＳＬＢの一方の入力端子に共通に供給さ
れる。

同様に、読み出しアドレスカウンタＡＣＲは、上記カウ
ントアンプ信号ＣＵＲに従って歩道動作を行い、７ビツ
トの読み出しアドレス信号ＡＲＯ〜ＡＲ６を形成する。

また、カウンタリセット信号ＣＲＨに従ってその計数値
をリセットし、所定の初期値に初期設定する。読み出し
アドレスカウンタＡＣＨの出力信号すなわち読み出しア
ドレス信号ＡＲＯ〜ＡＲ６は、前述のように、アドレス
選択回路ＡＳＬＡ及びＡＳＬＢの他方の入力端子に共通
に供給される。

このように、この実施例の論理＠備付メモリは、ランダ
ムアクセスメモリＲＡＭＡｌ及びＲＡＭＡ２ならびにＲ
ＡＭＢ　１及びＲＡＭＢ２と同一の半導体基板上に形成
される書き込みアドレスカウンタＡＣＷ及び読み出しア
ドレスカウンタＡＣＲを内蔵することから、上記第１３
図の論理機能付メモリの効果に加えて、書き込み及び読
み出しアドレス信号の伝達遅延時間が縮小され、そのス
キューが抑制されるという効果が得られる。その結果、
相応して論理機能付メモリのサイクルタイムがさらに高
速化され、その分高速コンピュータのマシンサイクルが
縮小される。

次に、第１６図の論理機能付メモリでは、バンクＡ及び
バンクＢの対応する２１囚のランダムアクセスメモリＲ
ＡＭＡ　Ｉ及びＲＡＭＢ　１ならびにＲＡＭＡ２及びＲ
ＡＭＢ　２に対応して、出力データランチＤＯＬＬ及び
ＤＯＬ２が設けられ、その出力信号は、論理機能付メモ
リの出力データ００１０〜ＤＯ１２７ならびにＤＯ２０
−Ｄ０２２７として、図示されない内部バスに送出され
る。その結果、第１３図の出力選択回路ＤＯＳＬが削除
され、その選択動作による出力データの伝達遅延時間が
縮小される。これにより、論理！ｉＡｆｔｍ付メモリの
サメモリタイムがさらに高速化されるとともに、高速コ
ンピュータの演算処理方式に柔軟に対応しうる出力形態
が得られる。

一方、第１７図の論理機能付メモリでは、第１３図のワ
イヤードオア回路ＷＯＲＩ及びＷＯＲ２が削除され、ラ
ンダムアクセスメモリＲＡＭＡ１及びＲＡＭＡ２ならび
にＲＡＭＢ　１及びＲＡＭＢ２から出力される内部出力
データＤＯＡＩＯ−ＤＯＡ１２７及びＤＯＡ２０〜ＤＯ
Ａ　２２７ならびニＤＯＢ　ｌ　Ｏ〜ＤＯＢ　１２６及
びＤＯＢ２０〜ＤＯＢ２２６は、直接出力選択回路ＤＯ
５Ｌに伝達される。出力選択回路ＤＯ３Ｌには、ピッチ
信号ＰＬ−Ｐ４が供給され、これらのピンチ信号に従っ
て上記４個のランダムアクセスメモリから出力される内
部出力データが択一的に選択される。これらの内部出力
データは、さらに内部クロック信号ＫＯに従って出力デ
ータランチＤＯＬに取り込まれた後、読み出し動作が実
行された次のマシンサイクルにおいて、論理機能付メモ
リの出力データＤＯＯ〜Ｄ０２６として送出される。

この実施例において、出力選択回路ＤＯ３Ｌは、後述す
るように、内部出力データの各ビットに対応して設けら
れかつピンチ信号Ｐ１〜Ｐ４に従って選択的に動作状態
とされる複数対の差動トランジスタを基本として構成さ
れ、各ランダムアクセスメモリから出力される読み出し
信号のセンスアンプＳＡを兼ねる。言い換えるならば、
読み出し信号を増幅するセンスアンプとそれを選択する
出力選択回路とが一体化して構成され、これによって論
理機能付メモリの出力経路における実質的な論理段数が
削減される。その結果、論理機能付メモリのサイクルタ
イムがさらに縮小されるとともに、相応して高速コンピ
ュータのマシンサイクルが高速化されるものとなる。

第１７図の出力選択回路ＤＯ３Ｌの具体的な回路構成に
ついては、後で詳細に説明する。

３．２．論理機能付メモリの具体的構成例３、２．１　
、基板レイアウト 第１８図には、この発明が適用された論理機能付メモリ
の一実施例の基板配置図が示されている。

同図をもとに、この実施例の論理機能付メモリの基板レ
イアウトとその特徴について説明する。なお、この実施
例の論理機能付メモリは、上記ｇＪ１３図つまり２バン
ク並列シフトアクセス方式を採る論理機能付メモリに対
応する。また、以下の説明では、＠１８図の位置関係を
もって、半導体基板５ＬＩＢの上部及び下部が想定され
る。

！＠１８図において、半導体基板ＳＵＢの中央部には、
特に制限されないが、論理機能付メモリのバンクＡなら
びにバンクＢを構成する４個のランダムアクセスメモリ
ＲＡＭＡＬ及びＲＡＭＡ２ならびにＲＡＭＢＩ及びＲＡ
ＭＢ２が田の字状に配置される。これらのランダムアク
セスメモリの上部には、特に制限されないが、対応する
アドレスランチＡＬＡＩ、ＡＬＡ２及びＡＬＢＩ、ＡＬ
Ｂ２と、アドレス選択回路ＡＳＬＡ、ＡＳＬＢならびに
入力データラフチＤＩＬＩ、ＤＩＬ２が順次配置され、
その下部には、出力選択回路ＤＯ３Ｌと出力データラン
チＤＯＬならびに４個のランダムアクセスメモリに共通
に設けられる制御回路ＣＴＬとクロンク系回路ＣＬＫが
順次配置される。

そして、これらのランダムアクセスメモリならびに各回
路の外側つまり半導体基板ＳＵＢの周辺部には、論理機
能付メモリの入力端子及び出力端子に対応する各種のボ
ンディングパッドＰＡＤが所定の順序で配置される。

このように、この実施例の論理機能付メモリでは、比較
的大きな記憶容置を有する複数のランダムアクセスメモ
リが同一の半導体基板上に形成され、その直接的な周辺
回路もあわせて同一の半導体基板上に形成される。その
結果、論理機能付メモリの各ランダムアクセスメモリあ
るいは周辺回路間における入出力信号の伝達遅延時間が
著しく縮小され、相応して論理機能付メモリのサイクル
タイムが高速化されるものである。

３．２．２．ＲＡＭマクロセル 第１９図には、この発明が適用された論理機能付メモリ
のランダムアクセスメモリつまりＲＡＭマクロセルの一
実施例の回路ブロック図が示されている。また、第２１
図には、第１９図のＲＡＭマクロセルに含まれるメモリ
ブロック及びＸアドレスデコーダの一実施例の具体的な
回路図が示されている。これらの図をもとに、この発明
が通用された論理ＩＩＡ能付メモリの具体的な回路構成
とその特徴について説明する。なお、この実施例の論理
機能付メモリは、上記第１３図つまり２バンク並列シフ
トアクセス方式を採る論理ＩＩＩＡ能付メ上付メモリす
る。また、以下の説明は、ランダムアクセスメモリＲＡ
ＭＡ　ｌを例として進められる。したがって、その他の
ランダムアクセスメモリＲＡＭＡ２ならびにＲＡＭＢ　
１及びＲＡＭＢ２については類推されたい。

第１９図において、ＲＡＭマクロセル（ＲＡＭＡｌ）は
、特に制限されないが、同時に入出力される２７ビツト
の入力又は出力データの各ピントに対応して設けられる
２７個のメモリアレイブロックＭＡＢＯ〜ＭＡＢ　２６
と、これらのメモリアレイブロックに対応して設けられ
る２７個のライトアンプＷＡＯ−ＷＡ２６ならびにセン
スアンプ５ＡＯ−５Ａ２６を備える。また、特に制限さ
れないが、上記２７個のメモリアレイプロ７りならびに
ライトアンプ及びセンスアンプに共通に設けられるＸア
ドレスデコーダＸＤとＹアドレスデコーダＹＤならびに
保持電流供給回路Ｉｓ及び書き込み制御回路ＷＰＧを備
える。

メモリアレイフロックＭＡＢＯ〜ＭＡＢ２６のそれぞれ
は、特に制限されないが、メモリアレイブロックＭＡＢ
Ｏに代表して示されるように、水平方向に平行して配置
される３２本のワード線ＷＯ〜Ｗ３１と、垂直方向に平
行して配置される４組の相補データ線ＤＯ〜旦３　（こ
こで、例えば非反転データ線ＤＯ及び反転データ線ＤＯ
をあわせて相補データ線−ＤＯのように表す、以下、相
補信号及び相補信号線について同様）を含む、これらの
ワード線及び相補データ線の交点には、３２×４個つま
り合計１２８ｍのメモリセルＭＣが格子状に配置される
。これらのメモリセルＭｅのそれぞれは、ＲＡＭマクロ
セルに割り当てられた１２８のアドレス空間に対応され
る。

各メモリアレイブロックを構成するメモリセルＭＣのそ
れぞれは、特に制限されないが、第２１図に例示的に示
されるように、そのベースとコレクタが互いに交差結合
された一対のＮＰＮ型の駆動トランジスタＴ１及びＴ２
と、これらの駆動トランジスタのコレクタ側にそれぞれ
設けられた負荷手段とを含むフリンブフロップ回路を基
本構成とする。駆動トランジスタ１゛ｌ及びＴ２は、特
に制限されないが、マルチエミッタ構造とされ、それぞ
れ二つのエミツタを備える。このうち、一方のエミッタ
は共通結合され、さらに保持電流供給線■３を介して、
保持電流供給回路Ｉｓに結合される。また、他方のエミ
ッタは、メモリセルＭＣの入出力ノードとされ、対応す
る相補データ線の非反転信号線ＤＯ〜Ｄ３又は反転信号
線τ了〜τ３にそれぞれ共通結合される。駆動トランジ
スタＴ１及びＴ２のコレクタは、上記一対の負荷手段を
介して、対応するワード線ＷＯ〜Ｗ３１にそれぞれ共通
結合される。

保持電流供給回路Ｉｓは、特に制限されないが、図示さ
れない所定の基準電位をもとに、メモリセルＭＣの記憶
保持動作に必要な所定の記憶保持電流を流すａｍを持つ
、この記憶保持電流は、ＲＡＭマクロセルが非選択状態
とされるときも定常的に流されることから、その電流値
はメモリセルＭＣが記憶データを保持しうる程度の掻め
て小さな値とされる。

メモリアレイブロックＭＡＢＯ〜ＭＡＢ２６を構成する
ワード線ＷＯ〜Ｗ３１のそれぞれは、これらのメモリア
レイブロックを串刺しするように共通結合された後、さ
らにＸアドレス駆動回路ＸＤに結合され、択一的に選択
状態とされる。

ＸアドレスデコーダＸＤは、特に制限されないが、第２
１図に示されるように、２ビツトの内部アドレス信号Ａ
Ａ１２及びＡＡ１３の非反転又は反転信号ならびに３ピ
ントの内部アドレス信号ＡＡＩ４〜ＡＡ１６の鼻反転又
は反転信号を所定の組み合わせで受ける合計１２個の終
端回路と、メモリアレイブロックＭＡＢＯ〜ＭＡＢ２６
のワード１ｊ（ＷＯ〜Ｗ３１に対応して設けられる３２
個の単位デコーダ回路ＵＸＤを含む。

このうち、終端回路のそれぞれは、実質的に負論理の２
人力又は３人カアンドゲート回路としてｈ３ＵＬ、対応
する２ピント又は３ピントの内部アドレス信号の非反転
又は反転信号が所定の組み合わせで同時にロウレベルと
されるとき、対応する反転プリデコード信号Ｘ２０〜Ｘ
２３あるいはＸ４０〜Ｘ４７を択一的にロウレベルとす
る。

一方、単位デコーダ回路ＵＸＤのそれぞれは、特に制限
されないが、！＠２１図に例示されるように、並列接続
される２個の入力トランジスタＴ１９及びＴ２０と、こ
れらの入力トランジスタと差動形態とされるトランジス
タＴ２１を基本構成とする。入力トランジスタＴ１９及
びＴ２０のベースには、上記反転プリデコード信号Ｘ２
０〜Ｘ２３ならびにＸ４０〜Ｘ４７が所定の組み合わせ
で供給され、トランジスタＴ２１のベースには、所定の
基準電位ｖ６が供給される。これにより、トランジスタ
７１９〜Ｔ２１は、定電流源として機能するトランジス
タＴ２２とともに、上記基準電位■６を論理スレンシホ
ルドとする電流スイッチ回路を構成する。この電流スイ
ッチ回路の反転出力信号すなわち入力トランジスタＴ　
ｌ　９及びＴ２０の共通結合されたコレクタの電位は、
特に制限されないが、ダーリントン結合される２掴の出
力トランジスタＴ２３及びＴ２４を経て、Ｘアドレスデ
コーダＸＤの出力信号とされ、メモリアレイブロックＭ
ＡＢＯ〜ＭＡＢ２６の対応するワード線ＷＯ〜Ｗ３１に
伝達される。その結果、これらのワード線は、反転プリ
デコード信号Ｘ２０〜Ｘ丁丁ならびにＸ　４０−ＴＴＴ
が所定の組み合わせで同時にロウレベルとされるとき、
言い換えると内部アドレス信号ＡＡ１２〜ＡＡ１７の非
反転及び反転信号が所定の組み合わせで同時にロウレベ
ルとされるとき、選択的にハイレベルの選択状態とされ
る。

次に、メモリアレイプロ７りＭＡＢＯ〜ＭＡＲ２６を構
成する相補データ線旦０〜旦３は、＠１９ｒＩ！Ｊのメ
モリアレイブロックＭＡＢＯに代表して示されるように
、対応するカラム選択用トランジスタＴ８及びＴＩＯを
経た後、トランジスタＴｌｌ及びＴ１３のコレクタに共
通結合される。これらのトランジスタＴｌｌ及びＴＩ３
は、そのベースに所定の定電圧ｖ３が供給され、そのエ
ミッタが対応するエミッタ抵抗を介して回路の電源電圧
に結合されることで、書き込み及び読み出し動作のため
の定電流源として機能する。なお、回路の電源電圧は、
特に制限されないが、−５，２Ｖのような負のｉｉ電源
電圧される。カラム選択用トランジスタＴ８及びＴＩＯ
のベースには、ＹアドレスデコーダＹＤから対応するデ
ータ線選択信号ｙ。

〜Ｙ３がそれぞれ供給される。

ＹアドレスデコーダＹＤは、特に制限されないが、上記
ＸアドレスデコーダＸＤと同様な回路構成とされ、メモ
リアレイブロックＭＡＢＯ−ＭＡＢ２６の相補データ線
旦０−０３に対応して設けられる４個の単位デコーダ回
路を含む、そして、残り２ピントの内部アドレス信号Ａ
ＡＩＯ−ＡＡ１１の非反転又は反転信号か所定の組み合
わせで同時にロウレベルとされるとき、対応する上記デ
ータ線選択信号ＹＯ〜Ｙ３を択一的にハイレベルとする
。その結果、各メモリアレイブロックの対応するカラム
選択用トランジスタＴ８及びＴＩＯが選択的にオン状態
となり、対応する相補データ線上０〜旦３が択一的に選
択状態とされる。

ところで、メモリアレイブロックＭＡＢＯ〜ＭＡＢ２Ｇ
のそれぞれは、特に制限されないが、相補データ線Ｄｏ
〜、ｐ−３に所定のバイアス電圧を与えるための次のよ
うなバイアス回路を備える。

すなわち、相補データＭＤ　Ｏ〜Ｄ　３は、その−方に
おいて、対応するトランジスタＴ３及びＴ４ならびにそ
のエミッタ抵抗を介して、回路の電源電圧に結合される
。これらのトランジスタＴ３及びＴ４のベースはすべて
共通結合され、所定の定電圧ｖｌが供給される。これに
より、トランジスタＴ３及びＴ４ならびにそのエミッタ
抵抗は、それぞれ定電流源として機能し、対応する相補
データ縁立０−Ｄ３に対して常時微小な吸い込み電流を
流す作用を持つ。

一方、相補データ線上０〜旦３は、その他方において、
特に制限されないが、対応するマルチエミッタ型のトラ
ンジスタＴ７の第１及び第２の工＜ｙ夕にそれぞれ結合
される。これらのトランジスタＴ７のコレクタは、回路
の接地電位に結合される。また、そのベースは、抵抗を
介して所定の定電圧供給点ｖ２に結合されるとともに、
上記カラム選択用トランジスタＴ８及びＴＩＯと並列形
態とされるもう１個のカラム選択用トランジスタＴ９を
介して、トランジスタＴ１２のコレクタに共通結合され
る。カラム選択用トランジスタＴ９のベースには、対応
する上記データ線選択信号ＹＯ〜Ｙ３がそれぞれ供給さ
れる。また、これらのカラム選択用トランジスタの共通
結合されたエミッタは、さらに差動形態とされるトラン
ジスタＴ１４のエミッタに共通結合される。トランジス
タＴ１４のベースには、所定の定電圧ｖ４が供給される
。これにより、トランジスタＴ１４と対応する４個のカ
ラム選択用トランジスタＴ９は、上記定電圧ｖ４を論理
スレフシホルトとする電流スイッチ回路を構成する。ト
ランジスタＴ１２は、そのエミッタが抵抗を介して回路
の電源電圧に結合され、そのベースに上記定電圧■４が
供給されることで、定電流源として機能する。

データ線選択信号ＹＯ〜Ｙ３がともにロウレベルとされ
相補データ縁立０〜．ｐ−３が非選択状態とされるとき
、対応するトランジスタＴ９はオフ状態となる。このた
め、トランジスタＴ７はすべてオン状態となり、相補デ
ータ＄１０〜−Ｄ３の非反転及び反転信号線の電位は、
上記定電圧■２からトランジスタＴ７のベース・エミッ
タ抵抗を減じた電圧にバイアスされる。

一方、データ線選択信号ＹＯ〜Ｙ３が択一的にハイレベ
ルとされ対応する相補データ線ＤＯ〜Ｄ−３が選択状態
とされるとき、対応するトランジスタＴ９が択一的にオ
ン状態となる。このため、対応するトランジスタＴ７が
択一的にオフ状態となり、対応する１組の相補データ線
のレベルが選択されたメモリセルの記憶情報に従った電
位とされる。このとき、対応するカラム選択用トランジ
スタＴ８及びＴＩＯが同時にオン状態となるため、選択
された相補データ線には、対応するトランジスタＴｌｌ
及びＴ１３を介して比較的大きな電流が流される。また
、ワード線ｗｏ〜Ｗ３１に共通結合された４個のメモリ
セルＭＣには、対応するワード線が択一的にハイレベル
とされることで、比較的大きな動作電流が供給される。

このため、選択された相補データ線の非反転信号線及び
反転信号線のレベルは、ともに上昇しつつそのレベル差
が拡大される。

この実施例のＲＡＭマクロセルにおいて、メモリアレイ
ブロックＭＡＢＯ〜ＭＡＢ２６を構成する相補データ線
−ＤＯ〜旦３は、特に制限されないが、第１９図に例示
されるように、さらに対応するセンス用トランジスタＴ
５及びＴ６のエミッタにそれぞれ結合される。これらの
センス用トランジスタのコレクタは、対応する相補読み
出し信号線−ＣＲＯ〜−ＣＲ２６の非反転又は反転信号
線に共通結合され、さらに対応するセンスアンプＳＡＯ
〜５Ａ２６の入力端子に結合される。また、そのベース
は、対応する相補書き込み信号線ＣＷＯ〜ＣＷＺ６の非
反転又は反転信号線に共通結合され、さらに対応するラ
イトアンプＷＡＯ〜ＷＡ２６の出力端子に結合される。

ここで、相補書き込み信号線ＣＷＯ〜−ＣＷ２６のレベ
ルは、ＲＡＭマクロセルが読み出しモードとされるとき
、相補データ線の読み出し信号レベルのほぼ中間電位と
なるように設定され、読み出し動作時における基準電位
とされる。このとき、センス用トランジスタＴ５及びＴ
６は、選択されたメモリセルＭＣの駆動トランジスタＴ
Ｉ及びＴ２と差動形態とされ、センスアンプＳＡＯ〜５
Ａ２６には、対応する相補読み出し信号線ＣＲＯ〜ＣＲ
２６を介して上記メモリセルＭＣの記憶データに応じた
読み出し電流が得られる。

一方＋　ＲＡＭマクロセルが書き込みモードとされると
き、上記センス用トランジスタＴ５及びＴ６は、同様に
対応するメモリセルＭＣの駆動トランジスタＴ１及びＴ
２と差動形態とされる。しかし、このとき、相補書き込
み信号線旦ＷＯ〜旦Ｗ２６は、対応する入力データラッ
チＤＩＬＬから供給される内部入力データＤＩＩＯ〜Ｄ
Ｉ１２６に従って、選択されたメモリセルの保持電圧の
ハイレベルより高くあるいはロウレベルより低い書き込
みレベルに相補的゛に設定される。このため、選択され
たメモリセルの駆動トランジスタＴＩ及びＴ２が、対応
する相補書き込み信号線の書き込みレベルに応じて相補
的にオン状態又はオフ状態とされる。その結果、各メモ
リセルＭＣの記憶データが、対応する内部入力データＤ
ＩｌＯ〜Ｄ１１２６に従って書き換えられる。

ライトアンプＷＡＯ〜ＷＡ２６は、特に制限されないが
、書き込み制御回路ＷＰＧから供給される書き込みパル
スＷＰＩに従って、選択的に動作状態とされる。この動
作状態において、ライトアンプＷＡＯ〜ＷＡ２６は、対
応する上記内部入力データＤＩＩＯ〜Ｄｌ１２６に従っ
て所定の相補書き込み信号を形成し、対応する相補書き
込み信号線−ＣＷＯ〜ＣＷ２６に送出する。ｔき込みパ
ルスＷＰＩがロウレベルとされるとき、ライトアンプＷ
ＡＯ〜ＷＡ２６は、前述のように、対応する上記相補書
き込み信号線ＣＷＯ〜ＣＷ２６のレベルを読み出し動作
の基準電位となる所定の中間レベルに設定する。

センスアンプＳＡＯ〜５Ａ２６は、ＲＡＭマクロセルが
読み出しモードとされるとき、メモリアレイブロックＭ
ＡＢＯ〜ＭＡＢ２６の選択された１（ｉｌのメモリセル
ＭＣから対応する相補読み出し信号線−ＣＲＯ〜−ＣＲ
２６を介して伝達された読み出し信号を増幅する。これ
らのセンスアンプＳＡＯ〜５Ａ２６の出力信号は、内部
出力データＤＯＡＩＯ〜ＤＯＡ　ｌ　２６として、出力
選択回路ＤＯ３Ｌに伝達する。

書き込み制御回路ＷＰＧは、特に制限されないが、対応
するライトイネーブル信号ラッチＷＥＬＡｌから供給さ
れる内部ライトイネーブル信号ＷＥＡＩと図示されない
メモリ制御ユニットから供給される書き込みパルスＷＰ
をもとに、上記書き込みパルスＷＰＩを形成し、ライト
アンプＷＡＯ〜ＷＡ２６に供給する。

３、２．３　、出力選択機能を有するセンスアンプ第２
２図には、この発明が通用された論理機能付メモリの出
力選択回路ＤＯ３Ｌすなわち出力選択機能を有するセン
スアンプＳＡ（以下、出力選択回路ＤＯ３Ｌ　（ＳＡ）
と称す）の第１の実施例の回路図が示されている。また
、第２３図ないし第２５図には、この発明が通用された
出力選択回路ＤＯ３Ｌ　（ＳＡ）の＠２ないし第４の実
施例の回路図が示されている。これらの図をもとに、こ
の発明が通用された論理機能付メモリの出力選択機能を
有するセンスアンプの具体的ないくつかの回路構成とそ
の特徴について説明する。なお、この実施例の論理機能
付メモリは、上記第１７図つまり２バンク並列シフトア
クセス方式を採りかつ内部出力データの１／４選択を行
う論理機能付メモリに対応する。

この実施例において、出力選択回路ＤＯ５Ｌ　（ＳＡ）
は、特に制限されないが、内部出力データＤＯ３Ｏ〜Ｄ
Ｏ３２６の非反転及び反転信号に対応して設けられる２
７対の単位選択回路ＵＳＬＰＯ〜ＬＩＳＬＰ２６ならび
にＵＳＬＮＯ〜ＵＳＬＮ２６を備える。これらの単位選
択回路は、特に制限されないが、同一の回路構成とされ
る。以下、内部出力データＤＯ５Ｏに対応して設けられ
る一対の単位選択回路ＵＳＬＰＯ及びＵＳＬＮＯを例と
して、説明を進める。他の単位選択回路ＵＳＬＰＩ−Ｕ
ＳＬＰ２６ならびにＵＳＬＮＩ−ＵＳＬＮ２６について
は、類推されたい。

第２２図において、単位選択回路ＵＳＬＰＯ及びＵＳＬ
ＮＯは、特に制限されないが、ランダムアクセスメモリ
ＲＡＭＡｌないしＲＡＭＡ４の第１ピントの内部出力デ
ータＤＯＩＯないしＤＯ４０の非反転及び反転信号に対
応して設けられる４組の差動トランジスタＴ２５・Ｔ２
６ないしＴａ２−Ｔａ２をそれぞれ含む、このうち、一
方のトランジスタＴ２５．Ｔ２７．Ｔ２９及びＴａ２の
コレクタは、共通結合された後、さらに所定のコレクタ
抵抗を介して回路の接地電位に結合され、そのベースに
は、対応するピッチ信号ＰＬ−Ｐ４がそれぞれ供給され
る。また、他方のトランジスタＴ２６．Ｔ２８．Ｔ３０
及びＴａ２のコレクタは、そのまま回路の接地電位に結
合され、そのベースには、所定の基準電位ＶＢＢが共通
に供給される。これにより、差動トランジスタＴ２５・
Ｔ２６ないしＴａ２・Ｔａ２は、ピンチ信号Ｐ１〜Ｐ４
に対し、上記基準電位ＶＢＢを論理スレ７シホルドとす
る電流スイッチ回路を構成する。

差動トランジスタＴ２５・Ｔ２６ないしＴａ２・Ｔａ２
の共通結合されたエミッタは、特に制限されないが、ト
ランジスタ７３５〜７３Ｂならびに定電流源を構成する
トランジスタ７４０〜Ｔ４３及びそのエミッタ抵抗を介
して、回路の電源電圧にそれぞれ結合される。トランジ
スタＴ３５〜７３Ｂのエミッタは、対応する内部出力デ
ータ縁立０ＡＩＯ及び旦０Ａ２０ならびに旦０ＢＩＯ及
び−ＤＯＢ２０すなわち対応するランダムアクセスメモ
リＲＡＭＡｌ及びＲＡＭＡ２ならびにＲＡＭＢ１及びＲ
ＡＭＢ２の相補読み出し信号線ＣＲＯの非反転又は反転
信号線にそれぞれ結合される。

また、その共通結合されたベースは、特に制限されない
が、直列形態とされる２個のダイオードを介して回路の
接地電位に結合され、さらに定電流源を構成するトラン
ジスタＴ３９及びそのエミッタ抵抗を介して回路の電源
電圧に結合される。これにより、トランジスタＴ３５〜
Ｔ３Ｂは、内部出力データ−ＤＯＡＩＯ及び−ＤＯＡ２
０ならびに工ｐ−ＯＥ　１０及びＤＯＢ２０の非反転及
び反転信号に対するクランプ回路として機能する。

差動形態とされる一方のトランジスタＴ２５゜Ｔ２７．
Ｔ２９及びＴａ２の共通結合されたコレクタは、さらに
トランジスタＴ３３のベースに結合される。トランジス
タＴ３３のコレクタは、回路の接地電位に結合され、そ
のエミッタは、定電流源負荷を構成するトランジスタＴ
３４及びそのエミッタ抵抗を介して回路の電源電圧に結
合される。これにより、トランジスタＴ３３は、定電流
源を構成するトランジスタ１゛３４とともに、出力エミ
ッタフォロア回路を構成する。トランジスタＴ３３のエ
ミッタ電位は、出力選択回路ＤＯ３Ｌ（Ｓ　Ａ）の出力
信号すなわち内部出力データＤ。

ＳＯの非反転又は反転信号として、出力データラッチＤ
ＯＬに供給される。

ピッチ信号Ｐ１〜Ｐ４がすべて基準電位ＶＢＢより低い
ロウレベルとされるとき、単位選択回路ＬＩＳＬＰＯ及
びＵＳＬＮＯでは、差動形態とされる一方のトランジス
タＴ２５．Ｔ２７．Ｔ２９及びＴａ２がすべてオフ状態
となる。このため、その出力信号すなわち内部出力デー
タＤｏＳＯの非反転及び反転信号は、ともに回路の接地
電位のようなハイレベルに固定される。一方、ピンチ信
号Ｐ１〜Ｐ４が択一的に基準電位ＶＢＢより高いハイレ
ベルとされるとき、対応するトランジスタＴ２５、Ｔ２
７．Ｔ２９又はＴａ２が、択一的にオン状態となり、ト
ランジスタＴ３５〜７３８からなるクランプ回路ととも
に、相補読み出し信号旦ＲＯの非反転又は反転信号に対
するカスケード回路として作用する。その結果、単位選
択回路ＵＳＬＰＯ及びＵＳＬＮＯの出力端子には、ピッ
チ信号Ｐ１〜Ｐ４によって指定されるランダムアクセス
メモリＲＡＭＡｌ、ＲＡＭＡ２．ＲＡＭＢＩ又はＲＡＭ
Ｂ２の相補読み出し信号に従った電圧信号が得られる。

つまり、この実施例の出力選択回路ＤＯ３Ｌ　（ＳＡ）
は、対応するランダムアクセスメモリＲＡＭＡｌ及びＲ
ＡＭＡ２ならびにＲＡＭＢ　ｌ及びＲＡＭＢ２の相補読
み出し信号−ＣＲＯに対するセンスアンプとして機能す
る一方で、これらの読み出し信号をピッチ信号Ｐ１〜Ｐ
４に従って選択する出力選択回路として機能する。その
結果、論理機能付メモリの回路構成が簡素化されるとと
もに、読み出し信号の伝達遅延時間が縮小され、論理機
能付メモリのサイクルタイムがさらに高速化されるもの
となる。

ところで、出力選択機能を有するセンスアンプつまり出
力選択回路ＤＯ３Ｌ　（ＳＡ）は、第２３図ないし第２
５図に示されるような変形例を採りうる。すなわち、第
２３図では、出力選択回路ＤＯ３Ｌ　（ＳＡ）の各単位
選択回路は、第２２図のトランジスタ７３５〜７３８か
らなるクランプ回路を含まない、また、第２４図では、
第２２図及び第２３図の単位選択回路ＵＳＬＰＯ及びＵ
ＳＬＮＯが一体化されるとともに、選択されたメモリセ
ルＭＣの読み出し電流は、各ランダムアクセスメモリに
おいて電圧信号に変化された後、出力選択回路ＤＯ３Ｌ
　（ＳＡ）の差動トランジスタＴ４４・Ｔ４５ないしＴ
５０〜Ｔ５１からなる差動増幅回路に伝達される。これ
らの差動増幅回路は、電流スイッチ回路を構成する一方
のトランジスタＴ５２．Ｔ５４．Ｔ５６及びＴ２Ｏがピ
ンチ信号ＰＩ−Ｐ４に従って選択的にオン状態とされる
ことで選択的に動作状態とされ、やはり出力選択回路と
しての機能をあわせ持つ、さらに、第２５図では、セン
ス用トランジスタＴ６８・Ｔ６９〜Ｔ７４・Ｔ７５その
ものが、ピッチ信号ＰＩ−Ｐ４に従って選択的に動作状
態とされ、選択されたメモリセルＭＣの読み出し信号は
、電圧信号として対応するセンス用トランジスタのベー
スに入力される。上記読み出し信号は、これらのセンス
用トランジスタの共通結合されたコレクタノードを電流
信号としてセンスアンプＳＡに伝達され、カスケード回
路によって電圧信号に戻される。

第２３図ないし第２５図に示されるすべての変形例にお
いて、センスアンプと出力選択回路は一体化され、これ
によって論理機能付メモリのサイクルタイムが同様に高
速化される。

以上の本実施例に示されるように、この発明をＲＡＭマ
クロセルを搭載する論理機能付メモリ等の半導体集積回
路装置やこのような論理機能付メモリからなるベクトル
レジスタ等の高速記憶装置ならびにこのような高速記憶
装置を備えた高速コンピュータ等のディジタル処理装置
に通用することで、次のような作用効果を得ることがで
きる。

すなわち、 （１）高速コンピュータ等に設けられるベクトルレジス
タ等の高速記憶装置を、同一の半導体基板上に形成され
、そのアクセスタイム又はサイクルタイムが高速コンピ
ュータ等のマシンサイクルの０倍とされるとともに、連
続する一連のアドレス空間が順次交互に割り当てられ、
しかもｌマシンサイクルずつシフトして起動されかつ並
列動作しうるｎ個のメモリを備えた論理機能付メモリを
基本として構成することで、高速コンピュータ等からみ
た論理機能付メモリの実質的なサイクルタイムを、その
動作モードにかかわらずｌマシンサイクルに縮小できる
という効果が得られる。

（２）上記高速記憶装置を、同一の半導体基板上に形成
され、連続する一連のアドレスが順次交互に割り当てら
れるとともに、その一方が読み出しモードとされるとき
その他方が書き込みモードとされるべく交互にかつ同時
に起動される一対のメモリを備えた論理機能付メモリを
基本として構成することで、例えばベクトル演算処理の
過程で必要とされる一連のアドレスに対する書き込み及
び読み出し動作を同時にかつ効率良く実行できるという
効果が得られる。

（３）上記高速記憶装置を、同一の半導体基板上に形成
され、連続する一連のアドレスが順次交互に割り当てら
れるとともに、ｎ個ずつ２群を構成し、しかも各群をな
すｎ個のメモリが１マシンサイクルごとに順次シフトし
て、かつ各群の対応する２個のメモリの一方が読み出し
モードとされその他方が書き込みモードとされるべく同
時に起動される２×ｎ個のメモリを備えた論理機能付メ
モリを基本として構成することで、高速コンピュータ等
からみた論理機能付メモリの実質的なサイクルタイムを
その動作モードにかかわらず１マシンサイクルに縮小し
、しかも例えばベクトル演算処理の過程で必要とされる
一連のアドレスに対する書き込み及び読み出し動作を同
時に効率良くかつ高速に実行できるという効果が得られ
る。

（４）上記（１）項又は（２）項あるいは（３）項によ
り、相応して論理機能付メモリのサイクルタイムを縮小
し、ベクトルレジスタ等の高速記憶装置のサイクルタイ
ムを高速化できるという効果が得られる。

（５〉上記（４）項により、高速記憶装置を備えた高速
コンピュータ等のマシンサイクルを高速化し、その処理
能力を高めることができるという効果が得られる。

（６）上記（１）項又は（２）項あるいは（３）項によ
り、そのサイクルタイムを制限することなく論理機能付
メモリ等の記憶容量を拡大し、ベクトルレジスタ等の高
速記憶装置のビット幅ならびにアドレス数を拡大するこ
とができるという効果が得られる。

（７）上記（６）項により、高速記憶装置を備えた高速
コンピュータ等の演算性能を高め、そのオーバヘッドを
削減できるという効果が得られる。

（８）選択的に読み出し動作を行う複数のメモリを備え
た論理機能付メモリ等において、読み出し信号を増幅す
るセンスアンプを、所定の選択信号に従って選択的に動
作状態とされる複数対のトランジスタを基本として構成
することで、センスアンプと出力選択回路とを一体化し
て構成できるという効果が得られる。

く９）上記（８）項により、論理機能付メモリ等の出力
部の回路構成を簡素化できるという効果が得られる。

（１０）上記（８）項及び（９）項により、読み出し信
号の伝達遅延時間を縮小し、論理機能付メモリ等のアク
セスタイムをさらに高速化できるという効果が得られる
。

（１１）一つの半導体基板上に複数のランダムアクセス
メモリを形成し、各ランダムアクセスメモリへのデータ
入力、アドレス入力及びデータ出力を内部クロック信号
Ｋｉ及び／又はピッチ信号ＰＩで切り換えるようにした
ことで、上記半導体基板上に設けられるデータ入力端子
（ＰＡＤ）、アドレス入力端子（ＰＡＤ）及びデータ出
力端子（ＰＡＤ）　を上記複数のランダムアクセスメモ
リで共用することができる。したがって、本発明に従う
記憶装置を一つのパッケージ、例えばセラミックパッケ
ージに組み込んだ場合、そのパッケージに設けられるビ
ン数を削減できる。このため、パ。

ケージされた記憶装置のピン数削減によるバフケージの
小型化で、プリント配線基板の小面積化が達成される。

これにより、ディジタル装置、例えばコンピュータ本体
の体積が縮小され、コストの低下が達成される。さらに
、第１５図のように、アドレスカウンタＡＣＷ及びＡＣ
Ｒを記憶装置自体に組み込ませることによって、アドレ
ス入力端子の数そのものが削減されると、上記理由によ
って、コンピュータ本体の体積が縮小されることは容易
に理解されるであろう。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は、上記実施例に限定さ
れるものではなく、その要旨を進展しない範囲で種々変
更可能であることは言うまでもない０例えば、ｊ８１図
ないし第１７図の基本概念図及びブロック図において、
各ランダムアクセスメモリに対応して設けられるアドレ
スランチや入力データラッチ及びライトイネーブル信号
ラッチ等は、それぞれ対応するランダムアクセスメモリ
内に配置されるものとしてもよい、また、論理機能付メ
モリは、これらの基本概念図やブロック図に示された複
数のメモリからなる機能ユニットを、２組以上搭載する
ものであってもよい、各実施例では、所定ピントのアド
レス信号をもとに内部クロック信号やピンチ信号ならび
にライトイネーブル信号を形成するメモリ制御ユニット
を論理機能付メモリの外部に設けているが、これを論理
機能付メモリの内部に搭載することもよい、論理機能付
メモリに搭載される複数のメモリは、リードオンリーメ
モリであってもよい、また、各メモリは、例えば第２０
図に示されるようなＣＭＯ５型スタテスタティックＲＡ
Ｍてもよい、この場合、各ランダムアクセスメモリのサ
イクルタイムをかなり遅くしても、ランダムアクセスメ
モリの数ｎを多くすることによって、論理機能付メモリ
の実質的なサイクルタイムを高速コンピュータのマシン
サイクルに対応させることができる。これにより、高速
記憶装置等の記憶容量をさらに拡大し、高速コンピュー
タ等のオーバヘラドを削減することができる。なお、＠
２０図に示される多結晶シリコンを用いた高抵抗負荷型
ＮＭＯＳスタティンクセルを用いる場合において、その
ＸアドレスデコーダＸＤ及びＹアドレスデコーダＹＤを
、第２１図のＸアドレスデコーダＸＤのようにバイポー
ラトランジスタで構成すると、通常のＣＭＯＳスタティ
ック型ＲＡＭよりそのサイクルタイムが高速化されるの
で有効である。この場合、言うまでもなく、第２２図な
いし第２５図に示されるようなバイポーラトランジスタ
で構成された出力選択回路ＤＯ３Ｌ　（ＳＡ）が通用さ
れる。また、上記高抵抗負荷型ＮＭＯＳセルは、その集
積度が高くされるので、各メモリの大容量化に有効であ
る。さらに、第２０図の各メモリセルは、ＣＭＯ５型ス
タテスタティックセルてもよい、すなわち、第２０図の
メモリセルにおける一対の抵抗素子をそれぞれＰチャン
ネルＭＯ３ＦＥＴと置換し、入力と出力とが互いに交差
結合された一対のＣＭＯＳインバータ回路を構成するこ
とによって、各０ＭＯ３型スタティックセルが形成でき
る。第２図ないし第１４図のタイミング図において、ア
ドレス信号や入力データならびに内部クロック信号及び
ピンチ信号等の時間関係は、これらの実施例による制約
を受けない、また、論理機能付メモリに与えられるアド
レス信号は、特に連続したものである必要はなく、内部
クロック信号及びピンチ信号等の位相関係が保たれる躍
りにおいて、ランダムに指定することができる。第１８
図において、複数のランダムアクセスメモリは、同図の
縦又は横方向に一列に配置されるものであってもよいし
、これらのランダムアクセスメモリを含む各回路のレイ
アウト方法も任意である。また、ボンディングバンドＰ
ＡＤは、例えば半導体基板ＳＵＢの上下又は左右のみに
設けられるものであってもよいし、中央部に設けられる
ものであってもよい、半導体基板ＳＵＢの形状は、特に
正方形であることを必要条件とはしない、第１９図にお
いて、各ランダムアクセスメモリのメモリアレイフロッ
クは、任意のアレイ構成を採りうる。また、Ｘアドレス
デコーダＸＤ及びＹアドレスデコーダＹＤ等は、いくつ
かのメモリアレイブロックに対応して複数（固設けるこ
ともよい、＠１９図ならびにｌ＠２１図に示されるメモ
リアレイブロック及びメモリセルならびにＸアドレスデ
コーダ等の具体的な回路構成は、これらの実施例による
制約を受けない、第２２図ないし第２５図において、出
力選択回路ＤＯ３Ｌ　（ＳＡ）又はセンスアンプＳＡの
具体的な回路構成は、任意である。また、センスアンプ
に出力選択機能を持たせる具体的な方法も、各種考えら
れよう、各回路図において、電源電圧の極性やその絶対
値ならびにバイポーラトランジスタ及びＭＯＳＦＥＴの
導電型等、種々の実施形態を採ることができる。

以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である論理機能付メモリ
及びヘクトルレジスタならびに高速コンピュータに通用
した場合について説明したが、それに限定されるもので
はなく、例えば、複数のＲＡＭマクロセルを搭載したゲ
ートアレイ築積回路及び専用論理集積回路装置や、キャ
ッシュメモリ又はバッファメモリ等の高速記憶装置なら
びにこのような高速記憶装置を備えた各種のディジタル
制御装置等にも通用できる。この発明は、少なくとも複
数のメモリを搭載する半導体集積回路装置やこのような
半導体業積回路装置からなる記憶装置ならびにこのよう
な記憶装置を備えたディジタル処理装置に広く通用でき
る。

〔発明の効果） 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、高速コンピュータ等に設けられるベクトル
レジスタ等の高速記憶装置を、同一の半導体基板上に形
成され、そのアクセスタイム又はサイクルタイムが高速
コンピュータ等のマシンサイクルのｎ倍とされるととも
に、互いに重複しないアドレス空間が割り当てられかつ
並列動作しうるｎ個のメモリを備えた論理機能付メモリ
等を基本として構成することで、論理機能付メモリひい
ては高速記憶装置等の実質的なアクセスタイム及びサイ
クルタイムを高速化しつつ、その記憶容量を拡大できる
。その結果、高速記憶装置を備えた高速コンピュータ等
のマシンサイクルを高速化し、その処理能力ならびに演
算性能を高めることができる。

【図面の簡単な説明】 ＠１図は、この発明が通用された論理機能付メモリの第
１の実施例を示す基本ｗ４＊図、第２図は、第１図の論
理機能付メモリの一例を示すタイミング図、 第３図は、第１図の論理機能付メモリの第１の実施例を
示すブロック図、 第４図は、第３図の論理機能付メモリの一例を示すタイ
ミング図、 ！＠５図は、第１図の論理機能付メモリの第２の実施例
を示すブロック図、 第６図は、８５図の論理機能付メモリの一例を示すタイ
ミング図、 第７図は、この発明が適用された論理機能付メモリの第
２の実施例を示す基本概念図、第８図は、第７図の論理
機能付メモリの一例を示すタイミング図、 第９図は、第７図の論理機能付メモリの一実施例を示す
ブロック図、 第１０図は、第９図の論理機能付メモリの一例を示すタ
イミング図、 第１１図は、この発明が通用された論理機能付メモリの
第３の実施例を示す基本概念図、第１２図は、第１１図
の論理機能付メモリの一例を示すタイミング図、 第１３図は、第１１図の論理機能付メモリの第１の実施
例を示すブロック図、 第１４図は、第１３図の論理機能付メモリの一例を示す
タイミング図、 第１５図は、第１１図の論理機能付メモリの第２の実施
例を示すブロック図、 第１６図は、第１１図の論理機能付メモリの第３の実施
例を示すブロック図、 第１７図は、第１１図の論理機能付メモリの第４の実施
例を示すブロック図、 第１８図は、第１３図の論理機能付メモリの一実施例を
示す基板配置図、 第１９図は、第１３図の論理機能付メモリに含まれるＲ
ＡＭマクロセルの第１の実施例を示す回路ブロック図、 第２０図は、第１３図の論理機能付メモリに含まれるＲ
ＡＭマクロセルの第２の実施例を示す回路ブロック図、 第２１図は、第１９図のＲＡＭマクロセルに含まれるメ
モリアレイブロック及びＸアドレスデコーダの一実施例
を示す回路図、 第２２図は、第１７図の論理機能付メモリに含まれる出
力選択回路（出力選択機能を有するセンスアンプ）の第
１の実施例を示す回路図、第２３図は、第１７図の論理
機能付メモリに含まれる出力選択回路（出力選択機能を
有するセンスアンプ）の第２の実施例を示す回路図、第
２４図は、第１７図の論理機能付メモリに含まれる出力
選択回路（出力選択機能を有するセンスアンプ）の第３
の実施例を示す回路図、ｊ８２５図は、第１７図の論理
機能付メモリに含まれる出力選択回路（出力選択機能を
有するセンスアンプ）の第４の実施例を示す回路図であ
る。 ＲＡ　Ｍ　１〜ＲＡ　Ｍ　４　、　　ＲＡ　Ｍ　ｎ　、
　　ＲＡ　Ｍ　Ａ　、　ＲＡ　Ｍ　Ｂ　、　ＲＡ　Ｍ　
Ａ　１〜ＲＡ　Ｍ　Ａ　２　、　ＲＡ　Ｍ　Ａ　ｎ　。 ＲＡＭＢ　１−ＲＡＭＢ２．ＲＡＭＢｎ　−−・ランダ
ムアクセスメモリ、ＤＩＬＩ〜ＤＩＬ４．ＤＩＬｎ、Ｄ
ＩＬ・・・入力デーフランチ、ＡＣＷ・・・斎き込みア
ドレスカウンタ、ＡＣＲ・・・読み出しアドレスカウン
タ、ＡＬＬ−Ａｌ１．ＡＬｎ、ＡＬＡ、ＡＬＢ、ＡＬＡ
１〜ＡＬＡ２．ＡＬＡｎ、ＡＬＢｌ〜ＡＬＢ２．ＡＬＢ
ｎ−−−アドレスラッチ、ＡＳＬＡ、ＡＳＬＢ・・・ア
ドレス選択回路、ＷＥＬｌ　〜ＷＥＬ４．ＷＥＬｎ、Ｗ
ＥＬＡ、ＷＥＬＢ、ＷＥＬＡＩ〜ＷＥＬＡ２．ＷＥＬＡ
ｎ、ＷＥＬＢ　１〜ＷＥＬＢ　２．ＷＥＬＢ　１　・・
・ライトイネーブル信号ランチ、ＷＯＲ，ＷＯＲ１〜Ｗ
ＯＲ２，ＷＯＲｎ　−−・’ツイヤ−１１フ回路、ＤＯ
３Ｌ・・・出力選択回路、ＤＯＬ、　ＤＯＬＩ−ＤＯＬ
２・・・出力データランチ、ＤＬ・・・遅延回路。 ＬＳＩ・・・論理機能付メモリ　（半導休業積回路装置
）、ＳＵＢ・・・半導体基板、ＰＡＤ・・・ボンディン
グバンド、ＣＬＫ・・・クロック系回路（クロ７り系バ
ンド）　、ＣＴＬ・・・制御回路（制御系パッド）。 ＭＡＢＯ〜ＭＡＢ２６・・・メモリアレイフロック、Ｍ
Ｃ・・メモリセル、ＩＳ・・・保持電源供給回路、ＸＤ
・・・Ｘアドレスデコーダ、ＹＤ・・・Ｙアドレスデコ
ーダ、ＳＡＯ〜５Ａ２６・・・センスアンプ、ＷＡＯ〜
ＷＡ２６・・・ライトアンプ、ＷＰＧ・・・書き込み制
御回路。 ＵＸＤ・・・単位Ｘアドレスデコーダ。

Claims (1)

1. 【特許請求の範囲】 １、互いに重複しないアドレス空間が割り当てられかつ
   並列動作しうる複数のメモリを具備することを特徴とす
   る半導体集積回路装置。 ２、上記複数のメモリは、同一の半導体基板上に形成さ
   れるものであることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。 ３、上記複数のメモリには、連続する一連のアドレス空
   間が順次交互に割り当てられるものであることを特徴と
   する特許請求の範囲第１項又は第２項記載の半導体集積
   回路装置。 ４、上記複数のメモリのそれぞれは、ランダムアクセス
   メモリにより構成されるものであることを特徴とする特
   許請求の範囲第１項、第２項又は第３項記載の半導体集
   積回路装置。 ５、上記ランダムアクセスメモリは、バイポーラ型メモ
   リセルが格子状に配置されてなるメモリアレイを備える
   ことを特徴とする特許請求の範囲第４項記載の半導体集
   積回路装置。 ６、上記半導体集積回路装置は、ディジタル処理装置の
   高速記憶装置を構成する論理機能付メモリであることを
   特徴とする特許請求の範囲第１項、第２項、第３項、第
   ４項又は第５項記載の半導体集積回路装置。 ７、上記高速記憶装置は、ベクトルレジスタであること
   を特徴とする特許請求の範囲第６項記載の半導体集積回
   路装置。 ８、上記メモリは、ｎ個でもって１群をなすものとされ
   、その読み出し動作及び／又は書き込み動作に必要とさ
   れるサイクルタイムｔｃは、上記ディジタル処理装置の
   マシンサイクルをｔｍｃとするとき、 ｔｃ≦ｎ×ｔｍｃ とされるものであって、上記群をなすｎ個のメモリは、
   上記ディジタル処理装置の１マシンサイクルごとに順次
   シフトして起動されるものであることを特徴とする特許
   請求の範囲第１項、第２項、第３項、第４項、第５項、
   第６項又は第７項記載の半導体集積回路装置。 ９、上記メモリは、対をなすものとされ、その読み出し
   動作及び書き込み動作に必要とされるサイクルタイムｔ
   ｃは、上記ディジタル処理装置のマシンサイクルをｔｍ
   ｃとするとき、 ｔｃ≦ｔｍｃ とされるものであって、かつその一方が読み出しモード
   とされその他方が書き込みモードとされるべく同時に起
   動されるものであることを特徴とする特許請求の範囲第
   １項、第２項、第３項、第４項、第５項、第６項又は第
   ７項記載の半導体集積回路装置。 １０、上記対をなすメモリのそれぞれは、その動作モー
   ドが交互に読み出しモード及び書き込みモードとされる
   ことを特徴とする特許請求の範囲第９項記載の半導体集
   積回路装置。 １１、上記メモリは、ｎ個でもって一群をなしかつ２群
   ごとに対をなすものとされ、その読み出し動作及び／又
   は書き込み動作に必要とされるサイクルタイムｔｃは、
   上記ディジタル処理装置のマシンサイクルをｔｍｃとす
   るとき、 ｔｃ≦ｎ×ｔｍｃ とされるものであって、上記群をなすｎ個のメモリのそ
   れぞれは、上記ディジタル処理装置の１マシンサイクル
   ごとに順次シフトして、かつ各群の対応する２個のメモ
   リの一方が読み出し動作モードとされその他方が書き込
   みモードとされるべく同時に起動されるものであること
   を特徴とする特許請求の範囲第１項、第２項、第３項、
   第４項、第５項、第６項又は第７項記載の半導体集積回
   路装置。 １２、上記群をなしかつ対をなすメモリのそれぞれは、
   その動作モードが交互に読み出しモード及び書き込みモ
   ードとされるものであることを特徴とする特許請求の範
   囲第１１項記載の半導体集積回路装置。 １３、上記半導体集積回路装置は、上記読み出し動作及
   び／又は書き込み動作を実行すべきアドレスを指定する
   アドレスカウンタを備えるものであることを特徴とする
   特許請求の範囲第１項、第２項、第３項、第４項、第５
   項、第６項、第７項、第９項、第１０項、第１１項又は
   第１２項記載の半導体集積回路装置。 １４、上記半導体集積回路装置は、さらに、所定の選択
   信号に従って上記複数のメモリの読み出し信号を選択的
   に入力しかつ増幅するセンスアンプを備えるものである
   ことを特徴とする特許請求の範囲第１項、第２項、第３
   項、第４項、第５項、第６項、第７項、第８項、第９項
   、第１０項、第１１項、第１２項又は第１３項記載の半
   導体集積回路装置。 １５、上記センスアンプは、そのコレクタが共通結合さ
   れる複数対のバイポーラトランジスタを基本として構成
   されるものであることを特徴とする特許請求の範囲第１
   ４項記載の半導体集積回路装置。 １６、互いに重複しないアドレス空間が割り当てられか
   つ並列動作しうる複数のメモリを具備することを特徴と
   する記憶装置。 １７、上記複数のメモリは、同一の半導体基板上に形成
   されるものであることを特徴とする特許請求の範囲第１
   ６項記載の記憶装置。 １８、上記複数のメモリには、連続する一連のアドレス
   空間が順次交互に割り当てられるものであることを特徴
   とする特許請求の範囲第１６項又は第１７項記載の記憶
   装置。 １９、上記複数のメモリのそれぞれは、ランダムアクセ
   スメモリにより構成されるものであることを特徴とする
   特許請求の範囲第１６項、第１７項又は第１８項記載の
   記憶装置。 ２０、上記記憶装置は、ディジタル処理装置の高速記憶
   装置であることを特徴とする特許請求の範囲第１６項、
   第１７項、第１８項又は第１９項記載の記憶装置。 ２１、その読み出し及び／又は書き込み動作に必要なサ
   イクルタイムがマシンサイクルのｎ倍とされるとともに
   重複しないアドレス空間が割り当てられかつ並列動作し
   うるｎ個のメモリを基本として構成される記憶装置を具
   備することを特徴とするディジタル処理装置。 ２２、上記ｎ個のメモリは、同一の半導体基板上に形成
   されるものであることを特徴とする特許請求の範囲第２
   １項記載のディジタル処理装置。 ２３、上記ｎ個のメモリには、連続する一連のアドレス
   空間が順次交互に割り当てられるものであることを特徴
   とする特許請求の範囲第２１項又は第２２項記載のディ
   ジタル処理装置。 ２４、上記ｎ個のメモリは、他の同様なｎ個のメモリと
   ともに対をなすものとされ、かつ対をなすｎ個のメモリ
   のそれぞれは、その動作モードが交互に読み出しモード
   及び書き込みモードとされるものであることを特徴とす
   る特許請求の範囲第２１項、第２２項又は第２３項記載
   のディジタル処理装置。 ２５、上記記憶装置は、ベクトルレジスタを含む高速記
   憶装置であることを特徴とする特許請求の範囲第２１項
   、第２２項、第２３項又は第２４項記載のディジタル処
   理装置。 ２６、実質的にｎマシンサイクルの間有効とされるアド
   レス信号と、実質的に１マシンサイクルの間有効とされ
   る入力データとを受け、その出力データが実質的に１マ
   シンサイクルの間有効とされる記憶装置を具備すること
   を特徴とするディジタル処理装置。 ２７、上記記憶装置は、その実質的なサイクルタイムが
   ｎマシンサイクルとされかつ並列動作しうるｎ個のメモ
   リを基本として構成されるものであることを特徴とする
   特許請求の範囲第２６項記載のディジタル処理装置。 ２８、上記ｎ個のメモリは、同一の半導体基板上に形成
   されることを特徴とする特許請求の範囲第２７項記載の
   ディジタル処理装置。 ２９、上記ｎ個のメモリには、連続する一連のアドレス
   空間が順次交互に割り当てられるものであることを特徴
   とする特許請求の範囲第２７項又は第２８項記載のディ
   ジタル処理装置。 ３０、上記記憶装置は、ベクトルレジスタを含む高速記
   憶装置であることを特徴とする特許請求の範囲第２６項
   、第２７項、第２８項又は第２９項記載のディジタル処
   理装置。