JPH0314364B2 - - Google Patents
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- JPH0314364B2 JPH0314364B2 JP18479184A JP18479184A JPH0314364B2 JP H0314364 B2 JPH0314364 B2 JP H0314364B2 JP 18479184 A JP18479184 A JP 18479184A JP 18479184 A JP18479184 A JP 18479184A JP H0314364 B2 JPH0314364 B2 JP H0314364B2
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- 239000000284 extract Substances 0.000 claims description 5
- 238000013139 quantization Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003442 weekly effect Effects 0.000 description 1
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Description
【発明の詳細な説明】
〔技術分野〕
本発明は入力したアナログ信号から単一周波数
成分を抽出するデイジタルタンク回路に関するも
のである。
成分を抽出するデイジタルタンク回路に関するも
のである。
従来デイジタルタンク回路は、アナログ信号を
サンプリングされた２進符号に変える手段と、加
算器、乗算器、および遅延器を含むデイジタルフ
イルタとから構成されている。しかしながらデイ
ジタルフイルタに用いられている乗算器は構成が
複雑である上４個を必要とするため、装置価格が
高くなる欠点を有していた。またデイジタルフイ
ルタの利益特性を上げようとして中心周波数での
ピークを鋭くしようとすればする程、乗算器によ
り発生する量子化誤差の影響が無視できなくなる
という欠点があつた。
サンプリングされた２進符号に変える手段と、加
算器、乗算器、および遅延器を含むデイジタルフ
イルタとから構成されている。しかしながらデイ
ジタルフイルタに用いられている乗算器は構成が
複雑である上４個を必要とするため、装置価格が
高くなる欠点を有していた。またデイジタルフイ
ルタの利益特性を上げようとして中心周波数での
ピークを鋭くしようとすればする程、乗算器によ
り発生する量子化誤差の影響が無視できなくなる
という欠点があつた。
したがつて本発明の１つの目的は、乗算器を用
いなくて済むデイジタルタンク回路を得ようとす
るものである。
いなくて済むデイジタルタンク回路を得ようとす
るものである。
また本発明の他の目的は、量子化誤差の少ない
デイジタルタンク回路を得ようとするものであ
る。
デイジタルタンク回路を得ようとするものであ
る。
本発明は上記の目的を達成するために、サンプ
リング周波数を適当に選んで乗算器を使わなくて
済むように改良したものであり、又前記の改良し
た部分に量子化誤差相殺回路を付加したものであ
る。
リング周波数を適当に選んで乗算器を使わなくて
済むように改良したものであり、又前記の改良し
た部分に量子化誤差相殺回路を付加したものであ
る。
すなわち本発明によれば、本発明の第１の実施
例の構成を示す第１図を参照して、アナログ信号
を周波数Sでサンプリングされた２進符号に変え
る手段と、遅延時間が前記サンプリングの周波数
の周期１／Sの２つ分に相当する遅延手段を用い
て前記２進符号から中心周波数Oのタイミングの
抽出を行うデイジタルフイルタとから成るタンク
回路において、前記サンプリングの周波数Sを前
記中心周波数Oの４倍に選び、且つ前記デイジタ
ルフイルタ３３が、ｎを正の整数として、直列に
同じ向きに配置され中間点が前記遅延手段３９，
４０の入力に接続されている第１および第２の加
算器４１，４２と、出力が前記第１の加算器４１
の一方の入力に接続されている第３の加算器４３
と、前記２進符号を受け出力を前記第１の加算器
４１の他の入力に送るｎビツト右シフト３７と、
前記遅延手段３９，４０の出力を共通に受け、出
力を前記第３の加算器４３の２つの入力にそれぞ
れ送るビツト反転３４およびｎビツト右シフト３
５の並列回路と、前記遅延手段３９，４０の出力
を受け出力を前記第２の加算器４２に送るビツト
反転３６と、前記第２の加算器４２の出力を受け
出力が前記中心周波数Oのタイミングを得る１ビ
ツト右シフト３８とを有していることを特徴とす
るデイジタルタンク回路が得られる。
例の構成を示す第１図を参照して、アナログ信号
を周波数Sでサンプリングされた２進符号に変え
る手段と、遅延時間が前記サンプリングの周波数
の周期１／Sの２つ分に相当する遅延手段を用い
て前記２進符号から中心周波数Oのタイミングの
抽出を行うデイジタルフイルタとから成るタンク
回路において、前記サンプリングの周波数Sを前
記中心周波数Oの４倍に選び、且つ前記デイジタ
ルフイルタ３３が、ｎを正の整数として、直列に
同じ向きに配置され中間点が前記遅延手段３９，
４０の入力に接続されている第１および第２の加
算器４１，４２と、出力が前記第１の加算器４１
の一方の入力に接続されている第３の加算器４３
と、前記２進符号を受け出力を前記第１の加算器
４１の他の入力に送るｎビツト右シフト３７と、
前記遅延手段３９，４０の出力を共通に受け、出
力を前記第３の加算器４３の２つの入力にそれぞ
れ送るビツト反転３４およびｎビツト右シフト３
５の並列回路と、前記遅延手段３９，４０の出力
を受け出力を前記第２の加算器４２に送るビツト
反転３６と、前記第２の加算器４２の出力を受け
出力が前記中心周波数Oのタイミングを得る１ビ
ツト右シフト３８とを有していることを特徴とす
るデイジタルタンク回路が得られる。
また本発明によれば、第１図および第２の実施
例の構成を示す第２図を併せ参照して、前記の第
１の発明によるデイジタルタンク回路を主体と
し、このタンク回路の遅延手段３９，４０の出力
とｎビツト右シフト３５の入力との間に、両者に
接続された第４の加算器４４と、この第４の加算
器４４の出力を入力とする下位ｎビツト切出し４
８、ビツト反転４７、および前記遅延手段３９，
４０と実質的に同じ遅延時間を持ち、出力を前記
第４の加算器４４の入力に送る付加遅延手段４
５，４６を記載の順に配置した直列回路を付加し
たことを特徴とするデイジタルタンク回路が得ら
れる。
例の構成を示す第２図を併せ参照して、前記の第
１の発明によるデイジタルタンク回路を主体と
し、このタンク回路の遅延手段３９，４０の出力
とｎビツト右シフト３５の入力との間に、両者に
接続された第４の加算器４４と、この第４の加算
器４４の出力を入力とする下位ｎビツト切出し４
８、ビツト反転４７、および前記遅延手段３９，
４０と実質的に同じ遅延時間を持ち、出力を前記
第４の加算器４４の入力に送る付加遅延手段４
５，４６を記載の順に配置した直列回路を付加し
たことを特徴とするデイジタルタンク回路が得ら
れる。
本発明は以上のような構造により、４つの複雑
な構成の乗算器を簡単な構成のビツトシフト回路
及びビツト反転回路各１つで置き換えることがで
きて装置構成が非常に簡略化され、また付加回路
により出力中に含まれる量子化誤差成分が効果的
に低減される。
な構成の乗算器を簡単な構成のビツトシフト回路
及びビツト反転回路各１つで置き換えることがで
きて装置構成が非常に簡略化され、また付加回路
により出力中に含まれる量子化誤差成分が効果的
に低減される。
第３図は従来技術によるデイジタルタンク回路
の構成を示した図である。信号ａは抽出すべき中
心周波数Oの成分を強く含むように予め変換を施
した高周波アナログ信号である。ここに前記の変
換とは、バイポーラ信号のときは、全波整流を掛
け、NRZ信号の場合は微分したあと全波整流を
掛けることを意味する。こうして得られた高周波
アナログ信号は比較器１１に入力され、スライス
されて０−１信号に変換され、さらにサンプラ１
２により周波数Sでサンプリングされ、デイジタ
ルフイルタ１３に入力される。なお前記の代りに
高周波アナログ信号をサンプラでサンプリングし
てからＡ／Ｄコンバータで量子化する方法もあ
る。ただＡ／Ｄコンバータは構造が複雑である。
の構成を示した図である。信号ａは抽出すべき中
心周波数Oの成分を強く含むように予め変換を施
した高周波アナログ信号である。ここに前記の変
換とは、バイポーラ信号のときは、全波整流を掛
け、NRZ信号の場合は微分したあと全波整流を
掛けることを意味する。こうして得られた高周波
アナログ信号は比較器１１に入力され、スライス
されて０−１信号に変換され、さらにサンプラ１
２により周波数Sでサンプリングされ、デイジタ
ルフイルタ１３に入力される。なお前記の代りに
高周波アナログ信号をサンプラでサンプリングし
てからＡ／Ｄコンバータで量子化する方法もあ
る。ただＡ／Ｄコンバータは構造が複雑である。
デイジタルフイルタ１３はa1、a2、b1、b2をそ
れぞれ乗算係数とする乗算器１４，１５，１６，
１７と、ｃ、ｄだけそれぞれビツトのシフトを行
うビツトシフト１８，１９と、サンプリング周期
１／Sを遅延時間とする遅延器２０，２１と、加
算器２２，２３，２４，２５とから成つている。
この回路では４つの乗算器１４〜１７の乗算係数
を調整してタンク回路の中心周波数Oでデイジタ
ルフイルタ１３の利得特性が鋭いピークを持つよ
うに設計される。従つて従来の装置では、先に述
べたように、複雑な構成の乗算器を４つも必要と
し、又乗算器より発生する量子化誤差の影響が無
視出来なくなる。
れぞれ乗算係数とする乗算器１４，１５，１６，
１７と、ｃ、ｄだけそれぞれビツトのシフトを行
うビツトシフト１８，１９と、サンプリング周期
１／Sを遅延時間とする遅延器２０，２１と、加
算器２２，２３，２４，２５とから成つている。
この回路では４つの乗算器１４〜１７の乗算係数
を調整してタンク回路の中心周波数Oでデイジタ
ルフイルタ１３の利得特性が鋭いピークを持つよ
うに設計される。従つて従来の装置では、先に述
べたように、複雑な構成の乗算器を４つも必要と
し、又乗算器より発生する量子化誤差の影響が無
視出来なくなる。
第１図は本発明の一実施例の構成をあらわした
図である。高周波アナログ信号ａが比較器３１で
０−１信号に変換され、サンプラ３２でサンプリ
ングされてデイジタルフイルタ３３に入力される
ところまでは第３図の従来の場合と全く同じであ
る。ここであとの説明のために伝達函数について
簡単に説明すると、伝達函数Ｈ(z)の分母の根を極
ｐと呼び、この点におい分母は０、すなわち利得
は∞となる。そしてデイジタルフイルタでは通常
信号の通過周波数（本件では中心周波数Oを極の
周波数に選ぶ。従つて第３図のデイジタルフイル
タ１３の構成をもとにしてあらわした２次IIRフ
イルタの伝達函数Ｈ(z)は Ｈ(z)＝h0１＋a1z-1＋a2z-2／１−b1z-1＋b2z-2 であらわされる。ここにｚ＝γej〓、ω＝2π／S、
Sはサンプリング周波数である。そして前述のよ
うに極の周波数を中心に周波数Oに選ぶと、 ω＝2πO／Sとなる。しかし上記のままでは伝達
函数Ｈ(z)の形は簡単には取扱えない。
図である。高周波アナログ信号ａが比較器３１で
０−１信号に変換され、サンプラ３２でサンプリ
ングされてデイジタルフイルタ３３に入力される
ところまでは第３図の従来の場合と全く同じであ
る。ここであとの説明のために伝達函数について
簡単に説明すると、伝達函数Ｈ(z)の分母の根を極
ｐと呼び、この点におい分母は０、すなわち利得
は∞となる。そしてデイジタルフイルタでは通常
信号の通過周波数（本件では中心周波数Oを極の
周波数に選ぶ。従つて第３図のデイジタルフイル
タ１３の構成をもとにしてあらわした２次IIRフ
イルタの伝達函数Ｈ(z)は Ｈ(z)＝h0１＋a1z-1＋a2z-2／１−b1z-1＋b2z-2 であらわされる。ここにｚ＝γej〓、ω＝2π／S、
Sはサンプリング周波数である。そして前述のよ
うに極の周波数を中心に周波数Oに選ぶと、 ω＝2πO／Sとなる。しかし上記のままでは伝達
函数Ｈ(z)の形は簡単には取扱えない。
本発明はサンプリング周波数Sを中心周波数O
の４倍として上記の式を処理するようにしたもの
である。かくすることによりω＝2πO／（4O）＝
π／２、z-1＝γe-j〓＝−γj、z-2＝γe-2j〓＝−γと
なる。前述のように極の週波数を中心周波数に選
んであるので、分母にこれらのz-1、z-2の値を入
れると、 １＋γjb1＋γb2＝０ となる。この式からb1＝０、b2＝−１となるが、
実際には分母の値が発振するため、b2＝−１から
僅か離してb2＝−１＋2-nであらわすものとする。
すなわちビツトシフトの小さい値で済ましてしま
う。一方周波数０、S／２（2O）の２点に零点を
設けてa1＝０、a2＝−１とすると、このときの伝
達函数Ｈ(z)は Ｈ(z)＝2-n-1１−z-2／１＋（１−2-n）z-2 で与えられる。
の４倍として上記の式を処理するようにしたもの
である。かくすることによりω＝2πO／（4O）＝
π／２、z-1＝γe-j〓＝−γj、z-2＝γe-2j〓＝−γと
なる。前述のように極の週波数を中心周波数に選
んであるので、分母にこれらのz-1、z-2の値を入
れると、 １＋γjb1＋γb2＝０ となる。この式からb1＝０、b2＝−１となるが、
実際には分母の値が発振するため、b2＝−１から
僅か離してb2＝−１＋2-nであらわすものとする。
すなわちビツトシフトの小さい値で済ましてしま
う。一方周波数０、S／２（2O）の２点に零点を
設けてa1＝０、a2＝−１とすると、このときの伝
達函数Ｈ(z)は Ｈ(z)＝2-n-1１−z-2／１＋（１−2-n）z-2 で与えられる。
デイジタルフイルタ３３の構成は上記の伝達函
数をそのまま実現しているもので、分母の−１＋
2-oの演算は、ビツト反転３４とｎビツト右シフ
ト３５を並列設けた回路で行い、分子の−１の演
算はビツト反転３６で、2-n-1の演算はｎビツト
右シフト３７と１ビツト右シフト３８でそれぞれ
行つている。遅延器３９と４０は第３図の遅延器
２０，２１と全く同じであつて、いずれもサンプ
リング周期１／Sをその遅延量としている。加算
器４１，４２，４３については特に説明する必要
はないであろう。
数をそのまま実現しているもので、分母の−１＋
2-oの演算は、ビツト反転３４とｎビツト右シフ
ト３５を並列設けた回路で行い、分子の−１の演
算はビツト反転３６で、2-n-1の演算はｎビツト
右シフト３７と１ビツト右シフト３８でそれぞれ
行つている。遅延器３９と４０は第３図の遅延器
２０，２１と全く同じであつて、いずれもサンプ
リング周期１／Sをその遅延量としている。加算
器４１，４２，４３については特に説明する必要
はないであろう。
以上の説明から分るように、第１図の本発明に
よるデジタルタンク回路では、複雑な構成の乗算
器を用いることなしに第３図の従来の回路と全く
動作を行うことがでかる。
よるデジタルタンク回路では、複雑な構成の乗算
器を用いることなしに第３図の従来の回路と全く
動作を行うことがでかる。
第２図は本発明の第２の実施例の構成をあらわ
した図である。この回路が第１図の回路と異る点
は、ｎビツト右シフト３５の入力側に加算器４４
を挿入し、この加算器を含めて遅延器４５，４
６、ビツト反転器４７、及び信号をｎビツト左シ
フトする下位ｎビツト切出し４８で構成した量子
化誤差相殺回路４９を設けたことである。この付
加回路において、ｎビツト右シフト３５の動作の
際に切りすてる量（量子化誤差）をｅ(t)とする
と，下位ｎビツト切りだし４８の出力はｎビツト
左シフトした2nｅ(t)であらわされ、この量のピツ
トを反転した量−2nｅ(t)が２段の遅延回路４６と
４５を通つて加算器４４に加えられ、フアードバ
ツクされる。このとき、ｅ(t)を入力とみたときの
ｎビツト右シフト３５の出力点から１ビツト右シ
フト３８の出力点までの伝達関数He(z)は、 He(z)＝2-1（１＋z-2）（１−z-2）／１＋（１−2-n
）z-2 で与えられ、この式においてｚ＝γej〓、j2＝−１
とおき、ωを０〜2πまで変化させたときの｜He
(z)｜の最大値を求めたものが、そのノルムが∞で
あるとして、 ‖He‖∞≡ max ｜ｚ｜＝１｜He(z)｜≒１ である。すなわち、ｎビツト右シフト３５の出力
の誤差ｅ(t)は増幅されない。すなわちｅ(t)の振幅
はたかだかΔ／２（Δ＝2-b、ｂは小数点以下のビ
ツト数）なので、出力中の誤差成分の振幅はΔ／
２程度となる。
した図である。この回路が第１図の回路と異る点
は、ｎビツト右シフト３５の入力側に加算器４４
を挿入し、この加算器を含めて遅延器４５，４
６、ビツト反転器４７、及び信号をｎビツト左シ
フトする下位ｎビツト切出し４８で構成した量子
化誤差相殺回路４９を設けたことである。この付
加回路において、ｎビツト右シフト３５の動作の
際に切りすてる量（量子化誤差）をｅ(t)とする
と，下位ｎビツト切りだし４８の出力はｎビツト
左シフトした2nｅ(t)であらわされ、この量のピツ
トを反転した量−2nｅ(t)が２段の遅延回路４６と
４５を通つて加算器４４に加えられ、フアードバ
ツクされる。このとき、ｅ(t)を入力とみたときの
ｎビツト右シフト３５の出力点から１ビツト右シ
フト３８の出力点までの伝達関数He(z)は、 He(z)＝2-1（１＋z-2）（１−z-2）／１＋（１−2-n
）z-2 で与えられ、この式においてｚ＝γej〓、j2＝−１
とおき、ωを０〜2πまで変化させたときの｜He
(z)｜の最大値を求めたものが、そのノルムが∞で
あるとして、 ‖He‖∞≡ max ｜ｚ｜＝１｜He(z)｜≒１ である。すなわち、ｎビツト右シフト３５の出力
の誤差ｅ(t)は増幅されない。すなわちｅ(t)の振幅
はたかだかΔ／２（Δ＝2-b、ｂは小数点以下のビ
ツト数）なので、出力中の誤差成分の振幅はΔ／
２程度となる。
一方、付加回路を設けない場合、etを入力とみ
たときの伝達函数をHe′(z)とすると ‖He′(z)‖∞≡ max ｜ｚ｜＝１｜He(z)｜＝2n となり、ｎビツト右シフト３５の出力の誤差は最
大2n倍に増幅され、出力中の誤差成分の振幅は2n
Δ／２程度となる。すなわち、付加回路のない場
合は出力の下位ｎ＋１ビツトが誤差を含むことと
なるのに対し、付加回路をつけると、下位１ビツ
トのみに抑えられ、誤差が相殺される。
たときの伝達函数をHe′(z)とすると ‖He′(z)‖∞≡ max ｜ｚ｜＝１｜He(z)｜＝2n となり、ｎビツト右シフト３５の出力の誤差は最
大2n倍に増幅され、出力中の誤差成分の振幅は2n
Δ／２程度となる。すなわち、付加回路のない場
合は出力の下位ｎ＋１ビツトが誤差を含むことと
なるのに対し、付加回路をつけると、下位１ビツ
トのみに抑えられ、誤差が相殺される。
以上の説明から分るように、この付加回路を設
けることにより量子化誤差の成分が大きく相殺さ
れる。従つて第３図デジタルタンク回路は、乗算
器を用いないことによつて回路構成が簡単になる
ことと相俟つて、タンク回路として極めて優れた
特性を有していることになる。
けることにより量子化誤差の成分が大きく相殺さ
れる。従つて第３図デジタルタンク回路は、乗算
器を用いないことによつて回路構成が簡単になる
ことと相俟つて、タンク回路として極めて優れた
特性を有していることになる。
第１図は、本発明の一実施例の構成を示す図、
第２図は本発明の第２の実施例の構成を示す図、
第３図は従来のデイジタルタンク回路構成を示す
図である。 記号の説明：１４，１５，１６，１７は乗算
器、２０，２１は遅延器、３１は比較器、３２は
サンプラ、３３はデイジタルフイルタ、３４はビ
ツト反転、３５はｎビツト右シフト、３６はビツ
ト反転、３７はｎビツト右シフト、３８は１ビツ
ト右シフト、３９，４０は遅延回路（合わせて遅
延手段）、４５，４６は遅延回路（合わせて付加
遅延手段）、４７はビツト反転、４８は下位ｎビ
ツト切出し、４９は量子化誤差相殺回路をそれぞ
れあらわしている。
第２図は本発明の第２の実施例の構成を示す図、
第３図は従来のデイジタルタンク回路構成を示す
図である。 記号の説明：１４，１５，１６，１７は乗算
器、２０，２１は遅延器、３１は比較器、３２は
サンプラ、３３はデイジタルフイルタ、３４はビ
ツト反転、３５はｎビツト右シフト、３６はビツ
ト反転、３７はｎビツト右シフト、３８は１ビツ
ト右シフト、３９，４０は遅延回路（合わせて遅
延手段）、４５，４６は遅延回路（合わせて付加
遅延手段）、４７はビツト反転、４８は下位ｎビ
ツト切出し、４９は量子化誤差相殺回路をそれぞ
れあらわしている。
Claims (1)
- 【特許請求の範囲】 １ アナログ信号を周波数Sでサンプリングされ
た２進符号に変える手段と、遅延時間が前記サン
プリングの周波数の周期１／Sの２つ分に相当す
る遅延手段を用いて前記２進符号から中心周波数
Oのタイミングの抽出を行うデイジタルフイルタ
とから成るタンク回路において、前記サンプリン
グの周波数Sを前記中心周波数Oの４倍に選び、
且つ前記デイジタルフイルタが、ｎを正の整数と
して、直列に同じ向きに配置され中間点が前記遅
延手段の入力に接続されている第１および第２の
加算器と、出力が前記第１の加算器の一方の入力
に接続されている第３の加算器と、前記２進符号
を受け出力を前記第１の加算器の他の入力に送る
ｎビツト右シフトと、前記遅延手段の出力を共通
に受け、出力を前記第３の加算器の２つの入力に
それぞれ送るビツト反転およびｎビツト右シフト
の並列回路と、前記遅延手段の出力を受け出力を
前記第２の加算器に送るビツト反転と、前記第２
の加算器の出力を受け出力が前記中心周波数Oの
タイミング信号を得る１ビツト右シフトとを有し
ていることを特徴とするデイジタルタンク回路。 ２ アナログ信号を周波数Sでサンプリングされ
た２進符号に変える手段と、遅延時間が前記サン
プリングの周波数の周期１／Sの２つ分に相当す
る遅延手段を用いて前記２進符号から中心周波数
Oのタイミングの抽出を行うデイジタルフイルタ
とから成るタンク回路において、前記サンプリン
グの周波数Sを前記中心周波数Oの４倍に選び、
且つ前記デイジタルフイルタが、ｎを正の整数と
して、直列に同じ向きに配置され中間点が前記遅
延手段の入力に接続されている第１および第２の
加算器と、出力が前記第１の加算器の一方の入力
に接続されている第３の加算器と、前記２進符号
を受け出力を前記第１の加算器の他の入力に送る
ｎビツト右シフトと、前記遅延手段の出力を受け
出力を前記第３の加算器の一方の入力に送るビツ
ト反転および前記遅延手段の出力を第４の加算器
を介して受け出力を前記第３の加算器の他方の入
力に送るｎビツト右シフトの並列回路と、前記第
４の加算器の出力を入力とする下位ｎビツト切出
し、ビツト反転、および前記遅延手段と実質的に
同じ遅延時間を持ち、出力を前記第４の加算器の
入力に送る付加遅延手段を記載の順に配置した直
列回路と、前記遅延手段の出力を受け出力を前記
第２の加算器に送るビツト反転と、前記第２の加
算器の出力を受け出力が前記中心周波数Oのタイ
ミング信号を得る１ビツト右シフトとを有してい
ることを特徴とするデイジタルタンク回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18479184A JPS6162227A (ja) | 1984-09-04 | 1984-09-04 | デイジタルタンク回路 |
| EP85111106A EP0174593B1 (en) | 1984-09-04 | 1985-09-03 | Digital tank circuit |
| DE8585111106T DE3584864D1 (de) | 1984-09-04 | 1985-09-03 | Digitaler schwingkreis. |
| US06/772,537 US4755961A (en) | 1984-09-04 | 1985-09-04 | Digital tank circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18479184A JPS6162227A (ja) | 1984-09-04 | 1984-09-04 | デイジタルタンク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6162227A JPS6162227A (ja) | 1986-03-31 |
| JPH0314364B2 true JPH0314364B2 (ja) | 1991-02-26 |
Family
ID=16159353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18479184A Granted JPS6162227A (ja) | 1984-09-04 | 1984-09-04 | デイジタルタンク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162227A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228118A (ja) * | 1989-02-28 | 1990-09-11 | Toshiba Corp | 巡回型ディジタルフィルタ |
| JPH03263910A (ja) * | 1990-03-14 | 1991-11-25 | Fujitsu Ltd | Ｉｉｒフィルタ |
-
1984
- 1984-09-04 JP JP18479184A patent/JPS6162227A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6162227A (ja) | 1986-03-31 |
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