JPH02138740A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法に関し、特に半導体装
置実装時のワイヤレスボンディングに適用されるバンプ
パッドの形成方法に関するものである。

［従来の技術］ 第３図は半導体チップ実装時に広〈実施されている一般
的なバンブ（１カ造のパッド部の構造を示す要部模式断
面図である。

また、第４図は半導体ウェーハ上におけるプロセス管理
用パターン（以下、ＴＥＧパターン領域と称する。ＴＥ
Ｇはテストエレメントグループ）とデバイスを形成する
デバイスパターン領域との一般的な位置を示す模式平面
図である。

さらに、第５図は第４図に示したＴ　Ｅ　Ｇパターンｈ
域を拡大して示した模式平面図である。

以下、第３図〜第５図によって従来から実用されている
バンブパッドの構造と構成上の要点について説明する。

第３図において、１は図示しない半導体素子が形成され
ている半導体ウェーハ、２は配線用のＡΩ　（アルミニ
ウム）パッド、３はパッシベーション膜で、電極及びバ
ンブ接続用の開口部４を有している。５は電解メッキ時
に用いた電解メッキＡ、Ｑ層であり、６はこの電解メッ
キＡｇ層５との接む層となるＴ１層と後記するＡｕ（金
）バンブとのバリア層となるＰｔ（白金）層とからなる
Ａｕ−Ｔｉ層である。また、７はＡｕ等で形成されるバ
ンプパッドであり、熱圧着等の方法により図示しないフ
ィルム（又はテープ）のリード端子に接着される。この
場合リード端子あるいはバンブ部の短絡を防止するため
バンブピッチ８はかなり大きくとる必要があって、Ａｕ
ワイヤ接続実装におけるパッドと比較して大きなパッド
面積を必要としているものである。この理由は、Ａｕの
バンプパッド７の電解メッキ時において、メッキ厚９の
高さ方向の成長とともに、実際には横方向にもほぼ同等
の大きさのメッキ成長部１０があるからである。例えば
バンプ厚を２５μｍとすればハンプピッチ８はこの横方
向のメッキ成長部１０の長さの約２倍の寸法すなわち５
０μｍ程度をとることを考慮しなければならないことに
ある。

一方、ウェーハプロセスを管理制御するために、−殻内
には半導体ウェーハ１内に数チップ分のＴＥＧとよばれ
るテスト用のパターンが挿入されている。この様子を示
したのが第４図であり、１１は製造目的のデバイス領域
を示し、１．２　ａ〜１２ｅはＴ　ＩＥ　Ｇパターン領
域であり、図のように例えば半導体ウェーハ１内の５点
に１２ａ〜１２ｅのように面内特性が測定できるように
配置されている。

このＴＥＧパターン領域１２ａ、−，１２ｅには、Ｉｌ
ｌ　ｉ？［Ｅのように、ウェーハプロセスを管理制御す
るため各種の単体トランジスタや抵抗素子、容量素子な
どの多数の特性データを収集する必要のためデバイス形
成時にダミー的に設けられるものであり、このため、お
のずから１１ｐｔ定用バツドの数が個個のデバイスのパ
ッド数より多くなってしまうことになる。

これら複数個のＴＥＧパターン領域のうち、例えばＴＥ
Ｇパターン領域１２ａの部分を拡大して示したのが第５
図である。図において、１１はデバイス領域で、１３は
デバイスパターン領域１１のバンプパッドであり、１４
はＴＥＧパターン領域１２り内に形成されている図示し
ない単体トランジスタ、抵抗、容量等の素子形成エリヤ
で、１５はこれらの素子のＡｐｊ定用パッドを示し、素
子の電極パッドと図示しないＡｌ配線で接続されている
。

なお、１６はパターン間分離帯である。

［発明が解決しようとする課題］ しかしながら、上記のような従来の半導体装置において
は、前記のようにＴＥＧパターン領域内では多数の測定
用パッド１５が必要である。このＴＥＧパターン領域は
ウェーハプロセスを管理・制御するためのものであり、
必ずしもそのパッド部分はバンブ構造として実装する必
要はないが、実際にはプロセスの煩雑さを回避すること
が優先してこれまでバンブ構造がとられてきている。

一方、このようにバンプパッドを採用した場合は横方向
のメッキ成長部１０に起因する余分な長さが避けられな
いためにバンブピッチ８を大きくすることが必要という
制約がある。このため、ＴＥＧパターン領域内で必要と
する素子形成エリヤ１４は小さいにもかかわらず、広い
測定用パッド１５のエリヤが必要となるという問題があ
る。すなわち、第５図に示したようにＴＥＧパターン領
域を挿入するために、一般にデバイスパターンｐｆｉ　
ｊｔｃｌｌの４個分の面積を確保する必要があるととも
に、Ａｕワイヤによるボンディングとは異なるＡ、Ｑ配
線用パターンを作成する必要もあった。

この発明は上記のような問題点すなわちＴＥＧパターン
流域内の測定パッドエリヤが大きくなるという点を解決
するためになされたもので、ＴＥＧパターン領域の占有
エリヤ（面積）を小さくする半導体装置の製造方法を提
供することを目的とするものである。

［課題を解決するための手段］ この発明に係る半導体装置の製造方法はバンプ用パッド
の形成において、ＴＥＧパターン領域の４Ｐｊ定用パツ
ドの部分をレジストで被い、バンプ形成の金属電解メッ
キ時にバンプの成長を起らないようにして、デバイスパ
ターンの電極パッド部分のみにバンプ構造の金属バンプ
を形成するものである。

より具体的には、Ａｕワイヤ等で実装する半導体チップ
によるウェーハプロセスの終了後、メッキ用の電流路金
属膜の形成についでリフトオフ用のレジストをコーティ
ングし、このレジストを開口して電極パッド部にバンプ
材とのバリヤ層を形成したのち、このレジストを除去す
る。ついて、メッキ防止用のレジストをコーティングし
てこのレジストの開口を行いデバイスパターン領域上の
バリヤ層上のみに金属メッキを行って、電極バットにバ
ンプ構造の金属バンプを形成する。

さらに、メッキ防止用のレジストを除去したのちバリヤ
層をマスクとしてメッキ用電流路金属膜を除去すること
により、ＴＥＧパターン領域上にはバリヤ層を最上層と
し、かつバンプ構造ではないＡＰ＋定用パッドのパター
ンを形成するものである。

［作用］ この発明においては、デバイスパターン領域のデバイス
パッド上にはバンブ構造の金属バンプを、ＴＥＧハター
ン領域の測定用パッド部分にはバリヤ層による金属（Ｐ
ｔ−Ｔｌ膜）パッドをそれぞれ分離形成するから、測定
用パッドはバンプ形成におけるようなパッドサイズの増
大を考慮する必要がなくなり、ＴＥＧパターン領域の電
極パッドを全部バンプ構造とした場合よりＴＥＧパター
ン領域の面積が節約される。

［実施例コ 第１図（ａ）〜（ｄ）はこの発明による半導体装置の製
造方法の一実施例を示す断面図による製造工程説明図で
ある。

また、第２図は第１図（ａ）〜（ｄ）の実施例の方法に
よって形成された半導体装置のＴＵＧパターン領域を中
心とする拡大断面図である。

以下、第２図を一部参照しつつ、第１図（ａ）〜（ｄ）
の工程図順に製造方法及びその形成状態を説明する。

（ａ）この状態はパッンベーション工程完了の状態で、
通常Ａｕワイヤ等のワイヤボンディングで実装する半導
体チップにおいてはこの工程でウェーハプロセスは完了
する。その形成状態は半導体ウェーハ２１にパッシベー
ション膜２２を形成したものであり、２３はＴＥＧパタ
ーン領域、２６はデバイスパターン領域である。ＴＥＧ
パターン領域２３において１．１）（アルマニウム）膜
で形成された測定用パッド２４の測定用パッドピッチ２
５はＡｕワイヤ実装における寸法と同一になっている。

なお、デバイスパターン領域２６はバンプパッド（を造
となるため、ＡΩ膜で形成されたデバイスパッド２７は
バンプ用のデバイスパッドピッチ２８をもって配置され
るように設計されている。

また、パッシベーション膜２２には測定用パッド２４、
デバイスパッド２７用のそれぞれ開口部２０．２０ａが
形成されて上部への接続孔となっている。

（ｂ）仝而にあとでバンプ電極を電解メッキによって形
成する場合に必要な電流路となるＡΩを蒸着してメッキ
用の電流路ＡΩ膜２９を形成する。

ついで、リフトオフ法でバンプ電極と電流路ＡΩ膜２９
とのバリヤ層を形成するために、全面にリフトオフ用レ
ジスト３０を２〜４μｍの厚さにコーティングしたのち
、マスク合せ、現１象を行って、このリフトオフ用レジ
スト３０の窓あけを行って、開口部２０．２０ａより大
きめで、かつ電流路ＡＮ膜２つの面に達するレジスト開
口部２４８゜２７ａを形成する。

ついで、はじめに電流路Ａｌｌ漠２９とバンブ電極との
接着層となるＴｉ膜を５００〜２０００ｆｉｌの厚さに
形成したのち、バリヤ層となるＰｔ膜を５００〜２００
０　ｆｉｔの厚さに形成して、Ｐｔ−Ｔｉ膜３１を形成
する。こののち、リフトオフ用レジスト３０を除去する
ことにより、１４１１１定用バツト２４上にＰｔ・Ｔ１
膜３１ａ１デバイスバット２７上にＰｔ・Ｔｉｌ摸３１
ｂが形成される。このとき、図示を省略したが不要部分
のＰｔ−Ｔｉ膜３１はリフトオフ用レジスト３０の除去
と同様に除去される。

（Ｃ）メッキパターンを形成するために、メッキ防止レ
ジスト３２を２〜５μｍの厚さでコーティングし、マス
ク合せ、現像処理を行って、デバイスパット２７上にデ
バイス開口部３３を形成する。

この処理において、ＴＥＧパターン領域２３のΔｌｌｊ
定用パット２４上のバリヤ層すなわちＰｔ−Ｔｉ膜３１
ａは被覆したままとなり、デバイスパターン領域上のＰ
ｔ−Ｔｉ膜３１ｂは露出される。

（ｄ）　（ｅ）の状態でＡｕの電解メッキ処理を行って
、デバイス開口部３３のＰｔ−Ｔｉ膜３１ｂ上にＡｕ（
金）バンプ３４を形成する。こののち、メッキ防止レジ
スト３２を除去し、リン酸等のへΩエツチング液で全面
蒸着した電流路Ａｇ膜２９をエツチングする。このとき
Ｐｔ−Ｔｉ膜３１ａ、３１ｂとＡｕバンプ３４はエツチ
ングされないで残る。したがって、ＴＥＧパターン館域
２３てはＰｔ−Ｔｉ膜３１ａを最上層とするパッドパタ
ーンが分離形成され、デバイスパターン領域２６ではＡ
ｕバンブ３４によるバンプバッドパターンが分離形成さ
れて、デバイス部分２６のみにハンプ構造を有するパッ
ドパターンの形成が完了する。

このようにして、ＴＥＧパターン領域では、バンブ電極
の横ひろがりを考慮したパットピッチとする必要がなく
、Ａｕワイヤ接続と同一のバットピッチが使用できる。

これを示したのが第２図でありＴＩＥＧ　パターン領域
２３の測定用パット３１ａはＡｕワイヤ用のバットピッ
チと同一ピッチ２５となる。一方デバイスパターン領域
２６ではＡｕバンブ３４はバンプピッチ２８ａとなる。

このため従来ＴＩＥＧを挿入するため第２図にみられる
ようにデバイスパターン領域４個分の面積が必要であっ
たものが、２個分の面積しか必要としなくなる効果かあ
る。ここで、第２図に示した３５はＴＥＧパターン領域
２３に形成される素子形成エリヤであり、３６はパター
ン間分離帯である。

第６図（ａ）〜（ｆ）は、この発明の他の実施例による
半導体装置の製造方法を示す断面図である。

図は、簡略化のため、問題となっている部分とバンプパ
ット１パターンのみとした。以下工程順に製造方法及び
その形成状態を説明する。

（ａ）この状態は第１図の（ａ）と同一のものでパッシ
ベーション工程完了状態を示したもので、測定用デバイ
スを有し、パット２７とパット２４を有し、開口部２０
．２０ａには急峻なパッシベーション段差部４１を有し
ている。

尚、４２は何らかの原因で誤って発生したピンホールで
あり、４３は、ステップカバレージの良好でないＡ、Ｑ
配線段差部である。

（ｂ）次にＳＯＣ法で平坦部において３０〜２００ｎｍ
程度のＳｉＯ２層４４を塗布しパッシベーション段差部
４１およびへρ配線段差部４３を滑らかにするとともに
、ピンホール４２を埋め込む。

（ｅ）さらにエッチバック法で全面エツチングし、開口
部２０．２０ａのＡｇを露出させる。このことによりＳ
ＯＣ法による８１０２層４４はパッシベーション膜段差
部４１のサイドウオール４５．ピンホール部埋め込み５
ｉｎ２４６．配線部サイドウオール４７として残り段差
部は滑らかな形状となる。

尚、ここで、エッチバックどして、スパッタリングによ
る異方性エツチングを行なうと、次工程でＡｌ７をスパ
ッタ蒸着により電流路Ａｇ膜２９を連続的に行なうこと
ができるので、実質的な工程増加を避けることができる
。

（ｄ）次にこのような形状において、電解メッキ用の電
流路Ａｇ膜２９を形成する。さらにパンブ用バリアのＰ
ｔ−Ｔｉ膜３１パターンを電子ビーム蒸着およびリフト
オフレジスト３０を用いるリフトオフ法でＰｔ−Ｔｉ膜
３１ａ、３１ｂを形成する。

（Ｃ）バンプ電極を形成するため、メッキ防止レジスト
３２をコーティングし、デバイスパット２７上に開口部
３３を形成する。

（ｒ）　（ｃ）の状態でＡｕの電解メッキ処理を行なっ
てＡｕバンプ３４を形成し、メッキ防止用レジスト３２
を除去し、さらにリン酸等のＡΩエツチング液で、電解
メッキに使用した電流路ＡΩ膜２９をＰｔ−Ｔｉ膜３１
ａ、３１ｂをマスクとしてエツチングする。その為Ｐｔ
−Ｔｉ膜３１ａのステップカバーの良好でないパッシベ
ーション段差部はＳＯＧのサイドウオール４５よりＰｔ
−Ｔｉ膜３１ａのステップカバレージが大巾に向上して
いるため電流路ＡＮ２９のエツチングにおいても下地パ
ット２４がエツチングされるということが防止できる。

又パッシベーション２２のピンホール４６は、ＳＯＧ　
Ｓ　ｉ　０２４４で完全に埋め込まれているとともに、
ＡΩ配線段差部４３もサイドウオール４７ておおわれて
いるため、ピンホールが発生していてもここからのエツ
チング液による腐食の発生が防止できる。

上記説明においては、サイドウオールを形成するために
ｓｏｃ　ｘ布とエッチバック法を用いたか、ＣＶＤによ
る５ＬＯ２膜とエッチバックの組合せでも同様の効果が
得られる。

［発明の・効果］ 以上詳細に説明したようにこの発明によれば、メッキパ
ターンによるバンプパッドを作成する工程において、Ｔ
ＥＧパターン領域のＡｌ１ｊ定パターンをレジストで被
い、バンプが成長しないようにしたため、ＴＥＧパター
ン領域の測定バットピッチか狭くできる。したがって、
−殻内なＡｕワイヤ実装品と同一のＡｕ配線バットが使
用できるとともに、ＴＩＥＧパターンによりデバイスの
つぶれが少なくなりチップ数の低下が防止できる効果が
ある。

特に、この発明の他の実施例の様に、サイドウオールに
より、段差部が滑らかになっているので、その上層の膜
、中でもＰｔ−Ｔｉ膜のステップカバレージが向上する
為、Ａｆｉ膜の腐食を防止できる。

なお、上記説明においては、Ａｕのバンプ（１カ造で説
明したが、半田バンプ構造においては、バンプ高さを５
０〜２００μｍとさらに高くするため、この発明による
製造方法が一層有効になる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）はこの発明による半導体装置の製
造方法の一実施例を示す製造工程説明図、第２図は第１
図の実施例により形成された半導体装置のＴＥＣパター
ン領域を中心とする模式平面図、第３図は従来の一般的
なバンプ構造のパッド部の構造を示す要部模式図、第４
図は従来のＴＥＧパターン領域とデバイスパターン領域
の位置関係を示す半導体ウェーハの模式平面図、第５図
はＴＥＧパターン領域周辺を拡大して示した模式平面図
、第６図（ａ）〜（ｔ’）はこの発明による半導体装置
の製造方法の他の実施例を示す製造工程説明図である。 第１図、第２図及び第６図において、２０゜２０ａは開
口部、２１は半導体ウェーハ、２２はパッシベーション
膜、２３はＴＥＧパターン領域、２４は測定用パッド、
２４ａはレジスト開口部、２５は測定用パッドピッチ、
２６はデバイスパターン領域、２７はデバイスパッド、
２７ａはレジスト開口部、２８はデバイスパッドピッチ
、２８ａはバンプピッチ、２９は電流路ＡΩ膜、３０は
リフトオフ用レジスト、３１．３１ａ。 ３　］、　ｂはＰｔ−Ｔｉ膜、３２はメッキ防止レジス
ト、３３はデバイス開口部、３４はＡｕバンプ、３５は
ＴＥＧの素子形成エリヤ、３６はパターン間分離帯、４
４は絶縁膜、４５，４６．４７はサイドウオールである
。 第３図〜第５図において、１は半導体ウェーハ２は配線
ＡΩバッド、３はパッシベーション膜、４は開口部、５
は電解メッキ成長部、６はＰｔＴｉ膜、７はバンプパッ
ド、８はバンプピッチ、９はメッキ厚、１０はメッキ成
長部、１１はデバイスパターン領域、１２ａ、１．２ｂ
、１２ｃ。 １２ｄはＴＥＧパターン領域、１３はデバイスのバンブ
バッ ド、 ４はＴＥＧ の素子形成エリヤ、 は測定用バラ ド、 ６はパターン間分離帯である。

Claims (2)

【特許請求の範囲】
1. （１）デバイスパターン領域及びプロセス管理用パター
   ン領域を有する半導体ウェーハに半導体チップ実装用の
   バンプ処理を行う半導体装置の製造方法において、 パッシベーション膜に電極取出し用の開口部を形成する
   工程によりウェーハプロセスを終了したのち、 全面にメッキ用電流路金属膜を形成し、さらにリフトオ
   フ用のレジストをコーティングしたのちこのレジストの
   開口を行い、上記デバイスパターン領域及びプロセス管
   理用パターン領域の電極パッド部にバンプ材とのバリヤ
   層のパターンを形成する工程と、 上記リフトオフ用のレジストを除去したのちメッキ防止
   用のレジストをコーティングし、このレジストの開口を
   行って上記デバイスパターン領域の上記バリヤ層上のみ
   に金属メッキを行って電極パッド部にバンプ構造のパッ
   ドを形成する工程と、上記メッキ防止用のレジストを除
   去し、上記バリヤ層のパターンをマスクとして上記メッ
   キ用電流路金属膜の除去を行い上記プロセス管理用パタ
   ーン領域に上記バリヤ層を最上層とするパッドパターン
   を形成する工程とを有することを特徴とする半導体装置
   の製造方法。
2. （２）特許請求の範囲第１項において、上記パッシベー
   ション膜の電極取り出し用の開口部を形成した後で前記
   メッキ用電流路金属膜を形成する前に、全面に絶縁層を
   形成したのち異方性エッチングを行い段差部分に選択的
   にこの絶縁層を残有させる工程を有することを特徴とす
   る半導体装置の製造方法。