JPH01155600A - Ｌｓｉ試験方式 - Google Patents
Ｌｓｉ試験方式Info
- Publication number
- JPH01155600A JPH01155600A JP62314288A JP31428887A JPH01155600A JP H01155600 A JPH01155600 A JP H01155600A JP 62314288 A JP62314288 A JP 62314288A JP 31428887 A JP31428887 A JP 31428887A JP H01155600 A JPH01155600 A JP H01155600A
- Authority
- JP
- Japan
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- port
- data
- expected value
- ports
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ・ロジック混在のＬＳＩ試験方式に係
り、特にマルチポートメモリの試験に好適とされたＬＳ
Ｉ試験方式に関するものである。
り、特にマルチポートメモリの試験に好適とされたＬＳ
Ｉ試験方式に関するものである。
これまでの２ポートメモリの試験方法としては、例えば
特開昭６１−２８００９９号公報に記載のように、２ポ
ートメモリの各ポートに接続される２つのユニット相互
間で試験データを送受し合い、その内容が正常であるか
否かが判定されるようになっている。
特開昭６１−２８００９９号公報に記載のように、２ポ
ートメモリの各ポートに接続される２つのユニット相互
間で試験データを送受し合い、その内容が正常であるか
否かが判定されるようになっている。
しかしながら、上記方法では、両ポートの同時動作時に
おける期待値発生については言及されていないものとな
っている。
おける期待値発生については言及されていないものとな
っている。
特に両ポートからの同時書込動作時においては、両ポー
トから同一アドレスに対し、“１”、０”の異なるデー
タの同時書込が行われた後、両ポートから同時に読み出
してそのアドレスに記憶されたデータの完全性をテスト
する場合、各ポートから書込されたデータが必ずしも期
待値となることはなく、そのデータの完全性を両ポート
で正しく判定しなくてはならないものとなっている。読
出動作を含めた両ポート同時動作時においては一般に、
各ポートでの読出データに対する期待値は互いに以前あ
るいは同時に他ポートで同一アドレスに対して異なるデ
ータの書込が行なわれたかどうかや、同時書込時の両ポ
ートでの書込条件によって、そのポートでの期待値は化
ポートの期待値と同一でなければならない場合が発生す
るからである。
トから同一アドレスに対し、“１”、０”の異なるデー
タの同時書込が行われた後、両ポートから同時に読み出
してそのアドレスに記憶されたデータの完全性をテスト
する場合、各ポートから書込されたデータが必ずしも期
待値となることはなく、そのデータの完全性を両ポート
で正しく判定しなくてはならないものとなっている。読
出動作を含めた両ポート同時動作時においては一般に、
各ポートでの読出データに対する期待値は互いに以前あ
るいは同時に他ポートで同一アドレスに対して異なるデ
ータの書込が行なわれたかどうかや、同時書込時の両ポ
ートでの書込条件によって、そのポートでの期待値は化
ポートの期待値と同一でなければならない場合が発生す
るからである。
本発明の目的は、各ポート同時動作時であっても、期待
値データの発生を容易としてＬＳＩを試験し得るＬＳＩ
試験方式を供するにある。
値データの発生を容易としてＬＳＩを試験し得るＬＳＩ
試験方式を供するにある。
上記目的は、ポート各々に対する同時書込時での書込条
件をチエツクしたうえ、同時読呂時での読出データに対
する期待値は、書込条件のチエツク結果により発生させ
ることで達成される。
件をチエツクしたうえ、同時読呂時での読出データに対
する期待値は、書込条件のチエツク結果により発生させ
ることで達成される。
ポート各々での同時書込動作時にメモリ内のデータの完
全性を保証する書込条件の１つとしては、メモリ書込信
号間のタイミング差（時間差）が挙げられる。この時間
差が一定以上であることが守られていれば、タイミング
の遅い方のポートからの書込データがメモリ内に保存さ
れるため、このような条件を予め設定しておくようにす
れば、ポート各々からのメモリアクセス時でのアドレス
が一致した場合に、予め設定された判定条件にもとづき
他ポートの期待値を自ポートのものとしても使用可能と
なるものである。
全性を保証する書込条件の１つとしては、メモリ書込信
号間のタイミング差（時間差）が挙げられる。この時間
差が一定以上であることが守られていれば、タイミング
の遅い方のポートからの書込データがメモリ内に保存さ
れるため、このような条件を予め設定しておくようにす
れば、ポート各々からのメモリアクセス時でのアドレス
が一致した場合に、予め設定された判定条件にもとづき
他ポートの期待値を自ポートのものとしても使用可能と
なるものである。
以下、本発明を２ポートメモリに例を採って第１図から
第４図により説明する。
第４図により説明する。
先ず第２図により２ポートメモリについて説明すれば、
２ポートメモリは通常のＤＲＡＭのようなメモリとは異
なり、１つのメモリセルに対し、２つのアクセス可能な
ポートバッファ２５．２６を有しているため、２つの外
部バスが同時に、あるいは異なるパスサイクルで１つの
メモリ２１を共有し得るものとなっている。一方のポー
トから書込されたものを他方のポートより読み出すとい
った具合に、異なるコンピュータ（ＣＰＵ）間のメツセ
ージ通信などにも利用されているわけであるが、この種
のメモリ試験では通常の単一ポートのメモリ試験の他に
、上述した機能的特長を試験すべく両ポートからの同時
動作試験が必要となる。両ポートからの同時動作試験に
は、同一指定アドレスに対し同時に読出や書込が行なわ
れる場合がある。具体的には両ポート同時書込、両ポー
ト同時読出、片ポート書込用ポート読出の３種類がある
。重版されている２ポートメモリは通常その内部読出回
路が２チヤネルとなっているため、無条件で同時読出が
保証されているが同時書込や片ポート書込用ポート読出
の場合には、その保証条件がメーカによって若干異なっ
ている。保証条件の例としては、既述のように両ポート
への書込信号のうち、タイミングの遅いもののポートか
らのデータがメモリセル内に優先的に保存されるものや
、同時書込時での書込信号、またはチップ選択信号のう
ち、早く入力された方のポートからのデータが優先的に
記憶される（無視されたポートへはビジー信号が出力さ
れる）ものがある。何れにしても、同時書込時のセル内
のデータを両ポートから読み出して試験することが必要
となる。また、片ポート書込用ポート読出の同時動作に
ついては、ポート間のリアルタイム的データ受渡し機能
試験であり、両ポート間では上記メモリ制御信号間のタ
イミング条件が満足されている必要がある。なお、第２
図中２２．２３はアドレスデコーダ、２４はコントロー
ルロジックを示す。
２ポートメモリは通常のＤＲＡＭのようなメモリとは異
なり、１つのメモリセルに対し、２つのアクセス可能な
ポートバッファ２５．２６を有しているため、２つの外
部バスが同時に、あるいは異なるパスサイクルで１つの
メモリ２１を共有し得るものとなっている。一方のポー
トから書込されたものを他方のポートより読み出すとい
った具合に、異なるコンピュータ（ＣＰＵ）間のメツセ
ージ通信などにも利用されているわけであるが、この種
のメモリ試験では通常の単一ポートのメモリ試験の他に
、上述した機能的特長を試験すべく両ポートからの同時
動作試験が必要となる。両ポートからの同時動作試験に
は、同一指定アドレスに対し同時に読出や書込が行なわ
れる場合がある。具体的には両ポート同時書込、両ポー
ト同時読出、片ポート書込用ポート読出の３種類がある
。重版されている２ポートメモリは通常その内部読出回
路が２チヤネルとなっているため、無条件で同時読出が
保証されているが同時書込や片ポート書込用ポート読出
の場合には、その保証条件がメーカによって若干異なっ
ている。保証条件の例としては、既述のように両ポート
への書込信号のうち、タイミングの遅いもののポートか
らのデータがメモリセル内に優先的に保存されるものや
、同時書込時での書込信号、またはチップ選択信号のう
ち、早く入力された方のポートからのデータが優先的に
記憶される（無視されたポートへはビジー信号が出力さ
れる）ものがある。何れにしても、同時書込時のセル内
のデータを両ポートから読み出して試験することが必要
となる。また、片ポート書込用ポート読出の同時動作に
ついては、ポート間のリアルタイム的データ受渡し機能
試験であり、両ポート間では上記メモリ制御信号間のタ
イミング条件が満足されている必要がある。なお、第２
図中２２．２３はアドレスデコーダ、２４はコントロー
ルロジックを示す。
さて、同時動作試験には同一テストサイクルでのものと
、異種テストサイクルで行なわれる場合があるが１本例
では説明を簡単にすべく同一テストサイクルでの場合に
ついて以下説明することにする。
、異種テストサイクルで行なわれる場合があるが１本例
では説明を簡単にすべく同一テストサイクルでの場合に
ついて以下説明することにする。
第１図は２ポートメモリに対する本発明に係る試験装置
の全体構成を示したものである。これによるとポート対
応に設けられているメモリ用のパターン発生器（ＰＧＩ
、ＰＩＥ２） ３はポート毎に独立してアドレスや各種
データを発生させるためのものであり、タイミング発生
器（ＴＧ） ２から任意に選択された基本クロックのレ
ートＡ、Ｂでそれぞれ動作し得るものとなっている。勿
論、同一レートでの並列動作も容易に可能とされいるも
のである。
の全体構成を示したものである。これによるとポート対
応に設けられているメモリ用のパターン発生器（ＰＧＩ
、ＰＩＥ２） ３はポート毎に独立してアドレスや各種
データを発生させるためのものであり、タイミング発生
器（ＴＧ） ２から任意に選択された基本クロックのレ
ートＡ、Ｂでそれぞれ動作し得るものとなっている。勿
論、同一レートでの並列動作も容易に可能とされいるも
のである。
図示のようにパターン発生器３各々はテストシーケンス
プロセッサ部（ＴＳＰ） ４とアルゴリズミックパター
ン発生部（ＡＬＰＧ） ５とからなり、アルゴリズミッ
クパターン発生部５はマイクロプログラムに従って動作
しメモリ用パターンを内部の演算器により発生する一方
、テストシーケンスプロセッサ部４ではアルゴリズミッ
クパターン発生部５でのマイクロプログラムの動作シー
ケンスを指定するアドレスをパターン発生部５に出力す
るようになっている。プロセッサ部４ではまたその動作
周波数設定のためのレート指定やパターン出力タイミン
グ設定のためのフェーズ指定をタイミング発生器２に対
して行ない、所定のレートＡ、Ｂとフェーズがタイミン
グ発生器２から任意に選択されるようになっている。テ
ストの開始とその終了の制御は、スタート／ストップコ
ントローラ１がタイミング発生器２およびテストシーケ
ンスプロセッサ部４を制御することで、行なわれるよう
になっているものである。
プロセッサ部（ＴＳＰ） ４とアルゴリズミックパター
ン発生部（ＡＬＰＧ） ５とからなり、アルゴリズミッ
クパターン発生部５はマイクロプログラムに従って動作
しメモリ用パターンを内部の演算器により発生する一方
、テストシーケンスプロセッサ部４ではアルゴリズミッ
クパターン発生部５でのマイクロプログラムの動作シー
ケンスを指定するアドレスをパターン発生部５に出力す
るようになっている。プロセッサ部４ではまたその動作
周波数設定のためのレート指定やパターン出力タイミン
グ設定のためのフェーズ指定をタイミング発生器２に対
して行ない、所定のレートＡ、Ｂとフェーズがタイミン
グ発生器２から任意に選択されるようになっている。テ
ストの開始とその終了の制御は、スタート／ストップコ
ントローラ１がタイミング発生器２およびテストシーケ
ンスプロセッサ部４を制御することで、行なわれるよう
になっているものである。
ここで、第３図に示す同時動作試験時でのパターン発生
例を用いその試験装置の動作を説明すれば、パターン発
生器３各々から出力されるＡポート用、Ｂポート用のメ
モリアドレスは内部バス７に出力され、２ポートメモリ
としての被試験メモリ（ＣＵＴ） ９のピンに１対１に
対応したパターン選択・ピンエレクトロニクス部８で所
定のパターン選択と波形生成が行なわれたうえ同一のア
ドレスパターンとして被試験メモリ９に供給されるよう
になっている。パターン発生器３各々からはその際併せ
てＡポート用、Ｂポート用に同時書込と同時読出を制御
するり−ド／ライト制御信号Ｒ／Ｗや、書込時での書込
データ、読出時での期待値データＥＸＰがアドレスと同
様に出力されるが、本例ではＡポート、Ｂポートへのリ
ード／ライト制御信号Ｒ／Ｗ間のタイミングは図示のよ
うにある一定の時間差ｔｖｗｔとなるべく予めプロセッ
サ部４によりタイミング発生器２にフェーズ指定されて
いるため、図示の例ではＢポートへの書込データＤＢｏ
が次の同時読出サイクルＴ１時にＡポート、Ｂポートか
ら読み出されることになる。Ａポート用の書込データＤ
＾は一般にＢポート用の書込データＤＢと異なるため、
同時続出サイクルＴ１時にはＡポート用の期待値パター
ンはＢポート用の期待値パターンに切替える必要がある
。この切替制御のために設けられているのがアドレスマ
ツチ検出・タイミング条件判定器６であり、同一のアド
レスが検出された場合には、予め設定された同時書込時
での保証ポートの条件を判定し、その判定結果によりＡ
ポートの期待値用ピンに対応したパターン選択・ピンエ
レクトロニクス部８内で期待値パターンの切替えが行な
われたうえコンパレータで続出データと比較されるよう
になっているものである。通常の２ポートメモリのデー
タ幅は複数ビットであるが、単一ビットのデータの場合
には条件判定器６で両ポートへの異種データの書込条件
を判定し、その判定結果によってＡポートの期待値デー
タを反転させるようにしても自動的に期待値を発生し得
ることになる。
例を用いその試験装置の動作を説明すれば、パターン発
生器３各々から出力されるＡポート用、Ｂポート用のメ
モリアドレスは内部バス７に出力され、２ポートメモリ
としての被試験メモリ（ＣＵＴ） ９のピンに１対１に
対応したパターン選択・ピンエレクトロニクス部８で所
定のパターン選択と波形生成が行なわれたうえ同一のア
ドレスパターンとして被試験メモリ９に供給されるよう
になっている。パターン発生器３各々からはその際併せ
てＡポート用、Ｂポート用に同時書込と同時読出を制御
するり−ド／ライト制御信号Ｒ／Ｗや、書込時での書込
データ、読出時での期待値データＥＸＰがアドレスと同
様に出力されるが、本例ではＡポート、Ｂポートへのリ
ード／ライト制御信号Ｒ／Ｗ間のタイミングは図示のよ
うにある一定の時間差ｔｖｗｔとなるべく予めプロセッ
サ部４によりタイミング発生器２にフェーズ指定されて
いるため、図示の例ではＢポートへの書込データＤＢｏ
が次の同時読出サイクルＴ１時にＡポート、Ｂポートか
ら読み出されることになる。Ａポート用の書込データＤ
＾は一般にＢポート用の書込データＤＢと異なるため、
同時続出サイクルＴ１時にはＡポート用の期待値パター
ンはＢポート用の期待値パターンに切替える必要がある
。この切替制御のために設けられているのがアドレスマ
ツチ検出・タイミング条件判定器６であり、同一のアド
レスが検出された場合には、予め設定された同時書込時
での保証ポートの条件を判定し、その判定結果によりＡ
ポートの期待値用ピンに対応したパターン選択・ピンエ
レクトロニクス部８内で期待値パターンの切替えが行な
われたうえコンパレータで続出データと比較されるよう
になっているものである。通常の２ポートメモリのデー
タ幅は複数ビットであるが、単一ビットのデータの場合
には条件判定器６で両ポートへの異種データの書込条件
を判定し、その判定結果によってＡポートの期待値デー
タを反転させるようにしても自動的に期待値を発生し得
ることになる。
次ニ、データの受渡し試験時でのパターン発生例を第４
図によって説明すれば、サイクルＴＯでアドレスＡｏに
Ａポートから書込したデータＤ＾をＢポートで同時に読
み出した後、サイクルＴ１でアドレスＡＯにＢポートよ
り書込したデータＤ、をＡポートで同時に読み出すとい
った動作をセルアドレスを更新する度に行なうことによ
って、両方向でのデータ受渡しテストが全セルについて
行なわれるようになっている。この場合での期待値は互
いに他方のポートより書込されたデータが自ポートでの
期待値となるため、条件判定器６ではり−ド／ライト制
御信号Ｒ／Ｗと、予め設定された試験モードにもとづい
て読出ポートにおける読出時での期待値を自動的に発生
させ得゛るものである。
図によって説明すれば、サイクルＴＯでアドレスＡｏに
Ａポートから書込したデータＤ＾をＢポートで同時に読
み出した後、サイクルＴ１でアドレスＡＯにＢポートよ
り書込したデータＤ、をＡポートで同時に読み出すとい
った動作をセルアドレスを更新する度に行なうことによ
って、両方向でのデータ受渡しテストが全セルについて
行なわれるようになっている。この場合での期待値は互
いに他方のポートより書込されたデータが自ポートでの
期待値となるため、条件判定器６ではり−ド／ライト制
御信号Ｒ／Ｗと、予め設定された試験モードにもとづい
て読出ポートにおける読出時での期待値を自動的に発生
させ得゛るものである。
なお、同時動作試験において、アドレスマツチ検出・タ
イミング条件判定器６からの出力は期待値の切替制御の
他、ピンエレクトロニクス部８内に含まれている合否判
定用のコンパレータ（被試験メモリ９からの続出出力と
期待値との比較判定を行なう比較器）の判定をマスクす
る制御にも必要に応じて使用し得る。条件判定器６から
の判定出力はピンエレクトロニクス部８各々の内部で、
プロセッサ部４からのイネーブル信号によってピン単位
に独立に選択し得るものである。
イミング条件判定器６からの出力は期待値の切替制御の
他、ピンエレクトロニクス部８内に含まれている合否判
定用のコンパレータ（被試験メモリ９からの続出出力と
期待値との比較判定を行なう比較器）の判定をマスクす
る制御にも必要に応じて使用し得る。条件判定器６から
の判定出力はピンエレクトロニクス部８各々の内部で、
プロセッサ部４からのイネーブル信号によってピン単位
に独立に選択し得るものである。
また、異種レートで非同期にパターン発生器３が動作す
る場合に、同一のアドレスとなる場合があるサイクルで
発生し、タイミング条件判定器６によってその同時動作
が検出された場合には、プロセッサ部４に割込みをかけ
パターン発生部５にパターン発生の停止や一時停止を行
なわせ、パターン発生器３間の歩調をとったうえで再起
動や一時停止の解除を行なうといった具合に、相互の連
動制御をプロセッサ部４間で行なうことによって、より
複雑な試験が可能となり、同期化したパターンの発生が
可能となる。
る場合に、同一のアドレスとなる場合があるサイクルで
発生し、タイミング条件判定器６によってその同時動作
が検出された場合には、プロセッサ部４に割込みをかけ
パターン発生部５にパターン発生の停止や一時停止を行
なわせ、パターン発生器３間の歩調をとったうえで再起
動や一時停止の解除を行なうといった具合に、相互の連
動制御をプロセッサ部４間で行なうことによって、より
複雑な試験が可能となり、同期化したパターンの発生が
可能となる。
更に３ボ一ト以上のメモリに対しても、基本的に第１図
の構成を変えることなく、内部バス７に出力されている
パターンを各ピンエレクトロニクス部８で選択して同時
動作試験を行ない得ることになる。
の構成を変えることなく、内部バス７に出力されている
パターンを各ピンエレクトロニクス部８で選択して同時
動作試験を行ない得ることになる。
以上説明したように本発明によれば、２ポートメモリな
どのマルチポートメモリの同時動作試験において、同時
書込同時読出動作に対して期待値発生が自動的に行なわ
れるため、テストパターンプログラムの作成の煩雑さが
軽減されるばかりか、実使用状態に近い異種サイクル動
作に対しても。
どのマルチポートメモリの同時動作試験において、同時
書込同時読出動作に対して期待値発生が自動的に行なわ
れるため、テストパターンプログラムの作成の煩雑さが
軽減されるばかりか、実使用状態に近い異種サイクル動
作に対しても。
柔軟性のある同期化パターンを発生し得るという効果が
ある。
ある。
第１図は、２ポートメモリに対する本発明に係る試験装
置の一例での全体構成を示す図、第２図は１２，２ポー
トメモリの一般的な構成を示す図、第３図は、その試験
装置による同時動作試験時でのパターン発生例を示す図
、第４図は、同じくデータ受渡し試験時でのパターン発
生例を示す図である。 １・・・スタート／ストップコントローラ、２・−・タ
イミング発生器、３・・・パターン発生器、４・・・テ
ストシーケンスプロセッサ部、５・・・アルゴリズミッ
クパターン発生部、６・・・アドレスマツチ検出・タイ
ミング条件判定器、７・・・内部バス、８・・・パター
ン選択・ピンエレクトロニクス部、９・・・被試験メモ
リ。 第１図 第２図 第３図
置の一例での全体構成を示す図、第２図は１２，２ポー
トメモリの一般的な構成を示す図、第３図は、その試験
装置による同時動作試験時でのパターン発生例を示す図
、第４図は、同じくデータ受渡し試験時でのパターン発
生例を示す図である。 １・・・スタート／ストップコントローラ、２・−・タ
イミング発生器、３・・・パターン発生器、４・・・テ
ストシーケンスプロセッサ部、５・・・アルゴリズミッ
クパターン発生部、６・・・アドレスマツチ検出・タイ
ミング条件判定器、７・・・内部バス、８・・・パター
ン選択・ピンエレクトロニクス部、９・・・被試験メモ
リ。 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １、相互に独立とされたポート各々を介しデータの書込
および読出が可とされたＬＳＩに対し、ポート対応にア
ドレス情報、書込データ、読出／書込制御情報および期
待値データを発生させる一方、該期待値データはポート
からの読出データと比較判定されるＬＳＩ試験方式であ
って、ポート対応に発生される複数のアドレス情報と、
ポート対応に発生される複数の読出／書込制御情報およ
び該制御情報各々の発生タイミングとにもとづき、期待
値データの他ポートへの切替え制御を行なうことを特徴
とするＬＳＩ試験方式。 ２、ポート対応のアドレス情報、書込データ、読出／書
込制御情報および期待値がプログラム制御によって発生
される際、該情報およびデータの発生の停止と該停止の
解除、一時停止と該停止の解除は、ポート対応に発生さ
れる複数のアドレス情報か、ポート対応に発生される複
数の読出／書込制御情報および該制御情報各々の発生タ
イミングの何れかによって制御される特許請求の範囲第
１項記載のＬＳＩ試験方式。 ３、ポート各々からの読出データと期待値データとの比
較判定が行われる際比較判定結果はポート対応に発生さ
れる複数のアドレス情報か、ポート対応に発生される複
数の読出／書込制御情報および該制御情報各々の発生タ
イミングの何れかによってマスク制御される特許請求の
範囲第１項記載のＬＳＩ試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314288A JPH01155600A (ja) | 1987-12-14 | 1987-12-14 | Ｌｓｉ試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314288A JPH01155600A (ja) | 1987-12-14 | 1987-12-14 | Ｌｓｉ試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01155600A true JPH01155600A (ja) | 1989-06-19 |
Family
ID=18051560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62314288A Pending JPH01155600A (ja) | 1987-12-14 | 1987-12-14 | Ｌｓｉ試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01155600A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012194858A (ja) * | 2011-03-17 | 2012-10-11 | Fuji Electric Co Ltd | 車両用ドア駆動制御検査装置、車両用ドア駆動制御検査方法および車両用ドア駆動制御検査プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114621A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Test equipment for memory having plural ports |
-
1987
- 1987-12-14 JP JP62314288A patent/JPH01155600A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114621A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Test equipment for memory having plural ports |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012194858A (ja) * | 2011-03-17 | 2012-10-11 | Fuji Electric Co Ltd | 車両用ドア駆動制御検査装置、車両用ドア駆動制御検査方法および車両用ドア駆動制御検査プログラム |
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