[go: up one dir, main page]

JPH01137499A - 不揮発性メモリ - Google Patents

不揮発性メモリ

Info

Publication number
JPH01137499A
JPH01137499A JP62295695A JP29569587A JPH01137499A JP H01137499 A JPH01137499 A JP H01137499A JP 62295695 A JP62295695 A JP 62295695A JP 29569587 A JP29569587 A JP 29569587A JP H01137499 A JPH01137499 A JP H01137499A
Authority
JP
Japan
Prior art keywords
write
transistor
circuit
memory cell
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62295695A
Other languages
English (en)
Other versions
JPH081759B2 (ja
Inventor
Akihiro Yamazaki
山崎　昭浩
Katsuya Kiyohara
清原　轄家
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP29569587A priority Critical patent/JPH081759B2/ja
Priority to US07/273,535 priority patent/US5016218A/en
Priority to MYPI88001324A priority patent/MY103797A/en
Priority to EP88119501A priority patent/EP0317984B1/en
Priority to ES88119501T priority patent/ES2050142T3/es
Priority to DE88119501T priority patent/DE3883929T2/de
Priority to KR1019880015481A priority patent/KR910007439B1/ko
Publication of JPH01137499A publication Critical patent/JPH01137499A/ja
Priority to SG46694A priority patent/SG46694G/en
Publication of JPH081759B2 publication Critical patent/JPH081759B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J29/00—Details of cathode-ray tubes or of electron-beam tubes of the types covered by group H01J31/00
    • H01J29/46—Arrangements of electrodes and associated parts for generating or controlling the ray or beam, e.g. electron-optical arrangement
    • H01J29/70—Arrangements for deflecting ray or beam
    • H01J29/72—Arrangements for deflecting ray or beam along one straight line or along two perpendicular straight lines
    • H01J29/76—Deflecting by magnetic fields only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J29/00—Details of cathode-ray tubes or of electron-beam tubes of the types covered by group H01J31/00
    • H01J29/46—Arrangements of electrodes and associated parts for generating or controlling the ray or beam, e.g. electron-optical arrangement
    • H01J29/70—Arrangements for deflecting ray or beam

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリ、特に不揮発性メモリの書き込み
回路に関する。
（従来の技術） 不揮発性メモリ、次とえばＥＰＲＯＭ　（紫外線消去型
再書き込み可能な読み出し専用メモリ〕においては、従
業、第２図に示すような書き込み回路２０が用いられて
いる。即ち、メモリセルアレイＭＡのピッｌ，ｉｉＢＬ
・・・にそれぞれ複数の浮遊ダート型メモリセルＭＣ・
・・の各ドレインが接続されておシーとのピッ｝縁ＢＬ
・・・にそれぞれビット線選択トランジスタＴＩＬ・・
・全弁して曹き込み回路２０および読み出し回路２１が
接続されている。この書き込み回路２０は、１個のＭＯ
Ｓ　｝ランジスタ（たとえばＮチャネルトランジスタ）
２２がプログラム（書き込み）電圧ｖＰＰ端と前記ビッ
ト線ＢＬ・・・の間に前記ビット線選択トランジスタＴ
ＩＩＬ・・・を介して接続されており、このトランジス
タ２２のｃ−トに書き込み信号線ＷＥが接続されている
。
いま、′０”データの時に書き込みがなされる。
書き込み動作時には、書き込み信号線ＷＥに高電圧のｖ
ＰＰ電圧が印加されて書き込みトランジスタ２２がオン
になシ、このときカラムデコーダ出力により選択されて
いるピット線選択トランジスタに接続されている特定の
ビット線ＢＬがｖＰＰ電圧になる。また、このときロー
デコーダ出力によシ選択される特定のワード線Ｗ　Ｌ　
Ｋ　Ｖ、、電圧が印加され、このワード線ＷＬに接続さ
れている同一行のメモリセルＭＣ・・・の制御ダートに
ｖＰＰ電圧が加わることになる。したがって、特定の選
択メモリセルＭＣは第３図に示すようにドレインＤと制
御ｆｆ　−）　ＣＧとにｖＰＰ電圧が加わシ、ドレイン
Ｄとソース（接地されている）Ｓとの間に大電流が流れ
る。そして、チャネル部に発生し７’ｔ、ホットエレク
トロンが前記制御ゲートＣＧに加わっているｖＰＰ電圧
によシ引き寄せられて浮遊ゲートＦＧに注入することに
なり、これで選択メモリセルに１１”データが書き込ま
れ次状態になる。
なお、″１”データ書き込み時には、書き込み信号線Ｗ
　Ｅ　Ｋ　Ｖ、、電圧が印加されず、書き込みトランジ
スタ２２はオフになっている。
ところで、書き込みトランジスタ２２がノン・アクティ
ブな状態（オフ状態）であるときに、ｖ、、′ＪＬ圧系
に何らかの影響で雑音が発生し、このときの高電圧によ
シ書き込みトランジスタ２２がパンチスルーを起こすと
、この書き込みトランジスタ２２の負荷として接続され
ている各ビット線に誤って高電圧が印加されてしまう。
し九がって一メモリセルがマトリクス状に構成されてい
るメモリセルアレイＭＡにおいて、ある行が選択されて
ｖＰＰ電圧が印加されていた場合には、この行にそれぞ
れダートが接続されているメモリセルは、非選択であっ
ても、そのドレインに前記ピット線の高電圧が印加され
たときに浮遊ダートにホットエレクトロンが注入される
という現象が生じる。このような現象が１回程度ではメ
モリセルのデータが反転するおそれはないが、上記現象
が何回も繰シ返されると、データの反転（誤書き込み）
が発のフラグとして用いる場合などは、特に書き込みト
ランジスタ２２の負荷が小さいので、前記ｖＰＰ電圧系
の雑音による誤書き込みが顕著に発生するおそれがある
。
（発明が解決しようとする問題点） 本発明は、上記し友ようは書き込み電圧系に雑音が発生
したときのメモリセルに誤書き込みが発生するおそれが
あるという問題点全解決すべくなされ次もので、書き込
み電圧系に雑音が発生したときでも書き込み回路金倉し
てメモリセルのドレインに誤って高電圧が印加されるこ
とを防止でき、メモリセルに対する誤書き込みを防止し
得る不揮発性メモリを提供すること金目的とする。
［発明の構成コ （問題点を解決するための手段） 本発明の不揮発性メモリは、書き込みトランジスタとし
て少なくとも２個の直列接続されたスイッチング用ＭＯ
Ｓトランジスタを用い、その各ｒ−トに共通に書き込み
信号線を接続して又、場合によっては前記直列接続した
２個のトランジスタの中間接続点からトランジスタを介
してＧＮＤへ接続するノ９スをもうけ、そのトランジス
タのｒ−トには前記書き込み信号と逆極性の信号を接続
し九ことを特徴とする。
・（作用） 書角込みトランジスタが２個以上直列に接続されてｈる
ので、書き込み電圧系に雑音が発生した場合に各トラン
ジスタがそれぞれノ々ンチスルーを起こすおそれが少な
くなり、それぞれノ９ンチスルーを起したとしてもピッ
ト線に加わる電圧が低くな夛、メモリセルに対する誤書
き込みのおそれが少なくなる。
なお、書き込みトランジスタ群の中間接続点と接地端と
の間に短絡スイッチ用トランジスタを付加接続し、この
トランジスタを書き込み信号線の電位に応じて書き込み
トランジスタとは相補的に駆動するようにすれば、上記
中間接続点より書き込み電圧源側の書き込みトランジス
タがＩＪ？ンチスルーを起した場合でも、上記中間接続
点の電荷が短絡スイッチ用トランジスタを介して放電さ
れるので、ピット線に誤って高電圧が加わることが防止
される。
（実施例） 以下、図面全参照して本発明の一実施例を詳細に説明す
る。
第１図はＥＰＲＯＭの一部金示しておシ、ＭＡは浮遊ダ
ート型メモリセルＭＣ・・・がマトリクス状に配列され
たメモリセルアレイ、ＷＬ・・・は上記メモリセルアレ
イのワード線であシ、同一行のメモリセルの各ｆ−）に
共通に接続されている。ＢＬ・・・は上記メモリセルア
レイのピット線であシ、同一列のメモリセルの各ドレイ
ンに共通に接続されている。Ｔ、・・・は上記各ピット
線に直列に接続されたピット線選択トランジスタ（ＭＯ
Ｓ　）ランジスタ）、１０および２ノは上記各ピット線
に各対応するピット線選択トランジスタを介して接続さ
れた書き込み回路および読み出し回路であシ、ＷＥは書
き込み信号線である。
ここで、本実施例においては、書き込み回路１０として
少なくとも２個の直列接続された書き込みトランジスタ
（たとえばＮチャネルＭＯＳトランジスタ）１ｘｅ１２
ｔ−有し、このトランジスタ群の各ダートには共通に前
記書き込み信号線ＷＥが接続されている。そして、上記
書き込みトランジスタ群の中間接続点と接地端との間に
短絡スイッチ用のＭＯＳトランジスタ（たとえばＮチャ
ネル）１３が接続されており、このトランジスタ１３の
ダートには書き込み信号線ＷＥの信号をインバータ回路
１４によシ反転した信号が与えられるようになっている
。
上記ｌＰＲＯＭにおいて、′０”データの書き込み動作
時には書き込み信号線ＷＥに書き込み電圧ｖＰＰが印加
され、書き込みトランジスタ１１．１２がオンになシ、
このときのインバータ回路１４の出力（′″０”レベル
）によシ短絡スイッチ用トランジスタ１３はオフになっ
ている。したがって、ｖＰＰ電圧が上記書き込みトラン
ジスタＪ　Ｊ　ｌ　ｉｌを経てビット線側へ印加される
。そして、このときカラムデコーダ出力によシ選択され
ている特定のピット線選択トランジスタを介して上記ｖ
ＰＰ電圧が特定のピット線に印加され、ロウデコーダ出
力によシ特定行のワード線にもｖＰＰ電圧が印加される
ことによシ、特定のメモリセルが選択されてそのドレイ
ン、ｒ−トにそれぞれｖＰＰ電圧が加わることによって
“０”データの書き込みが行われる。
なお、１１ｍデータの書き込み時には、書き込み信号線
ＷＥが′Ｏ”レベルになシ、書き込み用トランジスタ１
１．１２はオフになシ、このときのインバータ回路１４
の出力によシ短絡スイッチ用トランジスタ１３はオンに
なっている。
いま、書き込み回路１０がノン・アンクティツ状態であ
るときに、何らかの影響でｖＰＰ電圧系に雑音電圧が発
生したとき、このときの高電圧によシｖＰＰ電圧端側の
一方の書き込みトランジスタ１１がパンチスルーを起こ
し九場合を考える。この場合、短絡スイッチ用トランジ
スタ１３はオンになっているので、書き込みトランジス
タ１１゜１２の中間接続点の電荷は接地端へ放電される
ことになる。したがって、ピット線側の他方の書き込み
トランジスタ１２はノ母ンチスルーが起こらず、ビット
線側へ不要にも高電圧が印加されることが防止され、メ
モリセルに対する誤書き込みが防止されることになる。
なお、上記実施例では、書き込みトランジスタ群の中間
接続点と接地端との間に短絡スイッチ用トランジスタ１
３１＆：接続して／４ンチスル、−発生時の接地端短絡
経路を形成したが、この短絡スイッチ用トランジスタ１
３を設けない場合でも、２個以上の書き込みトランジス
タを直列接続しておくことによってパンチスルー発生時
のピット線電圧を低くすることができ、メモリセルの誤
書き込みを防ぐことが可能になる。
［発明の効果］ 上述したように本発明の不揮発性メモリによれば、書き
込み電圧系に雑音が発生し九ときでも書き込み回路を介
してメモリセルのドレインに誤って高電圧が印加される
ことを防止でき、メモリセルに対する誤書き込みを防止
することができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るＥＦＲＯＭの一部を示
す回路図、第２図は従来のＥＦＲＯＭの一部を示す回路
図、第３図は第２図中のメモリセルに′″１”データの
書き込みが行われる様子を示す断面図である。 ＢＬ・・・ピット線、ＭＣ・・・浮遊ダート型メモリセ
ル、ＴＢＬ・・・ピット線選択トランジスタ、１０・・
・書き込み回路、１１９１２・・・書き込みトランジス
タ１３・・・短絡スイッチ用トランジスタ、１４・・・
インバータ回路、ＷＥ・・・書き込み信号線。 出願人代理人　　弁理士　鈴　江　武　彦第３図

Claims (2)

    【特許請求の範囲】
  1. （１）書き込み電圧端とビット線との間に接続される書
    き込み回路に、２個以上直列接続された書き込み用ＭＯ
    Ｓトランジスタを有し、この各書き込み用ＭＯＳトラン
    ジスタのゲートに共通に書き込み信号線が接続されてい
    ることを特徴とする不揮発性メモリ。
  2. （２）前記直列接続された２個以上の書き込み用ＭＯＳ
    トランジスタの中間接続点と接地端との間に短絡スイッ
    チ用ＭＯＳトランジスタが接続され、この短絡用ＭＯＳ
    トランジスタは前記書き込み信号線の電位に応じて書き
    込み用ＭＯＳトランジスタとは相補的にスイッチ制御さ
    れることを特徴とする前記特許請求の範囲第１項記載の
    不揮発性メモリ。
JP29569587A 1987-11-24 1987-11-24 不揮発性メモリ Expired - Fee Related JPH081759B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP29569587A JPH081759B2 (ja) 1987-11-24 1987-11-24 不揮発性メモリ
US07/273,535 US5016218A (en) 1987-11-24 1988-11-21 Nonvolatile memory with data write circuitry to reduce write errors
MYPI88001324A MY103797A (en) 1987-11-24 1988-11-21 Nonvolatile memory
DE88119501T DE3883929T2 (de) 1987-11-24 1988-11-23 Nichtflüchtiger Speicher.
ES88119501T ES2050142T3 (es) 1987-11-24 1988-11-23 Memoria no volatil.
EP88119501A EP0317984B1 (en) 1987-11-24 1988-11-23 Nonvolatile memory
KR1019880015481A KR910007439B1 (ko) 1987-11-24 1988-11-24 불휘발성 메모리
SG46694A SG46694G (en) 1987-11-24 1994-04-02 Nonvolatile memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29569587A JPH081759B2 (ja) 1987-11-24 1987-11-24 不揮発性メモリ

Publications (2)

Publication Number Publication Date
JPH01137499A true JPH01137499A (ja) 1989-05-30
JPH081759B2 JPH081759B2 (ja) 1996-01-10

Family

ID=17823969

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29569587A Expired - Fee Related JPH081759B2 (ja) 1987-11-24 1987-11-24 不揮発性メモリ

Country Status (7)

Country Link
US (1) US5016218A (ja)
EP (1) EP0317984B1 (ja)
JP (1) JPH081759B2 (ja)
KR (1) KR910007439B1 (ja)
DE (1) DE3883929T2 (ja)
ES (1) ES2050142T3 (ja)
MY (1) MY103797A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101656103A (zh) * 2008-08-20 2010-02-24 恩益禧电子股份有限公司 半导体存储装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3247402B2 (ja) * 1991-07-25 2002-01-15 株式会社東芝 半導体装置及び不揮発性半導体記憶装置
GB9417264D0 (en) * 1994-08-26 1994-10-19 Inmos Ltd Memory device
FR2799045B1 (fr) * 1999-09-29 2002-02-08 St Microelectronics Sa Memoire en circuit integre a acces serie

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5775030A (en) * 1980-10-29 1982-05-11 Nippon Shirikonikusu Kk High-dielectric strength semiconductor switch circuit
JPS59185092A (ja) * 1984-02-29 1984-10-20 Toshiba Corp 電圧切換回路
JPS61172496A (ja) * 1985-01-28 1986-08-04 Toshiba Corp フイ−ルドメモリ装置
JPS61234119A (ja) * 1985-04-09 1986-10-18 Seiko Epson Corp Ｃ・ｍｏｓ型電流増幅回路
JPS62103328A (ja) * 1985-09-26 1987-05-13 ウエスチングハウス　エレクトリック　コ−ポレ−ション ジルコニウムまたはハフニウムの製造方法
JPS62116095A (ja) * 1985-11-15 1987-05-27 Matsushita Electric Ind Co Ltd 色信号記録再生方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58114396A (ja) * 1981-12-26 1983-07-07 Toshiba Corp 不揮発性メモリ−
JPS5952497A (ja) * 1982-09-17 1984-03-27 Nec Corp デコ−ダ回路
JPS6079598A (ja) * 1983-10-07 1985-05-07 Hitachi Ltd 半導体記憶装置
JPH0746515B2 (ja) * 1984-12-28 1995-05-17 日本電気株式会社 デコ−ダ回路
JP2504743B2 (ja) * 1985-03-18 1996-06-05 日本電気株式会社 半導体記憶装置
EP0199305B1 (en) * 1985-04-18 1992-03-18 Nec Corporation Programmable read only memory operable with reduced programming power consumption
US4769787A (en) * 1985-07-26 1988-09-06 Hitachi, Ltd. Semiconductor memory device
JPS6231094A (ja) * 1985-08-01 1987-02-10 Toshiba Corp 不揮発性半導体記憶装置
JPS6252797A (ja) * 1985-08-30 1987-03-07 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5775030A (en) * 1980-10-29 1982-05-11 Nippon Shirikonikusu Kk High-dielectric strength semiconductor switch circuit
JPS59185092A (ja) * 1984-02-29 1984-10-20 Toshiba Corp 電圧切換回路
JPS61172496A (ja) * 1985-01-28 1986-08-04 Toshiba Corp フイ−ルドメモリ装置
JPS61234119A (ja) * 1985-04-09 1986-10-18 Seiko Epson Corp Ｃ・ｍｏｓ型電流増幅回路
JPS62103328A (ja) * 1985-09-26 1987-05-13 ウエスチングハウス　エレクトリック　コ−ポレ−ション ジルコニウムまたはハフニウムの製造方法
JPS62116095A (ja) * 1985-11-15 1987-05-27 Matsushita Electric Ind Co Ltd 色信号記録再生方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101656103A (zh) * 2008-08-20 2010-02-24 恩益禧电子股份有限公司 半导体存储装置

Also Published As

Publication number Publication date
KR890008847A (ko) 1989-07-12
MY103797A (en) 1993-09-30
ES2050142T3 (es) 1994-05-16
EP0317984B1 (en) 1993-09-08
EP0317984A3 (en) 1991-01-09
US5016218A (en) 1991-05-14
JPH081759B2 (ja) 1996-01-10
DE3883929T2 (de) 1994-01-05
KR910007439B1 (ko) 1991-09-26
EP0317984A2 (en) 1989-05-31
DE3883929D1 (de) 1993-10-14

Similar Documents

Publication Publication Date Title
US5245570A (en) Floating gate non-volatile memory blocks and select transistors
JP2585348B2 (ja) 不揮発性半導体記憶装置
US6222774B1 (en) Data-erasable non-volatile semiconductor memory device
US20030117861A1 (en) NROM NOR array
EP0050005B1 (en) Semiconductor memory with improved data programming time
US5241507A (en) One transistor cell flash memory assay with over-erase protection
US4881199A (en) Read circuit for reading the state of memory cells
US5341329A (en) Nonvolatile semiconductor memory device capable of preventing read error caused by overerase state and method therefor
US7623383B2 (en) Three-level non-volatile semiconductor memory devices with lower and upper bit lines sharing a voltage control block
EP0309180B1 (en) Semiconductor non-volatile memory device
US5132933A (en) Bias circuitry for nonvolatile memory array
US5515327A (en) Nonvolatile semiconductor memory device having a small number of internal boosting circuits
KR100392539B1 (ko) 비휘발성 듀얼 트랜지스터 메모리 셀을 가진 반도체메모리
KR100307114B1 (ko) 불휘발성반도체기억장치와그제어방법,메모리카드,및기억시스템
US6434043B2 (en) Programmable semiconductor memory array having series-connected memory
KR950008674B1 (ko) 불휘발성 반도체 기억장치 및 그의 데이타소거방법
US5243569A (en) Differential cell-type eprom incorporating stress test circuit
US6567314B1 (en) Data programming implementation for high efficiency CHE injection
US7672160B2 (en) 3-level non-volatile semiconductor memory devices and related methods
JPH01137499A (ja) 不揮発性メモリ
EP0365720B1 (en) Programmable semiconductor memory
JP2683176B2 (ja) 読出し専用記憶装置
JPH07334991A (ja) 半導体不揮発性記憶装置
US6442069B1 (en) Differential signal path for high speed data transmission in flash memory
KR0158114B1 (ko) 불 휘발성 반도체 메모리 장치

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees