JP2001357689A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP2001357689A JP2001357689A JP2001188486A JP2001188486A JP2001357689A JP 2001357689 A JP2001357689 A JP 2001357689A JP 2001188486 A JP2001188486 A JP 2001188486A JP 2001188486 A JP2001188486 A JP 2001188486A JP 2001357689 A JP2001357689 A JP 2001357689A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- sense amplifier
- line
- row address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 230000006870 function Effects 0.000 claims abstract description 6
- 210000004027 cell Anatomy 0.000 description 89
- 238000010586 diagram Methods 0.000 description 13
- 101000611655 Homo sapiens Prolactin regulatory element-binding protein Proteins 0.000 description 8
- 102100040658 Prolactin regulatory element-binding protein Human genes 0.000 description 8
- 230000008859 change Effects 0.000 description 8
- 238000001514 detection method Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 5
- 239000002699 waste material Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 210000004128 D cell Anatomy 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】ワード線の切換え時に発生する無駄時間を無視
できる程小さくして、円滑な高速読出しを可能とした不
揮発性半導体記憶装置を提供する。 【構成】各ビット線ＢＬj に設けられたラッチ機能を有
するセンスアンプ回路３に記憶されているあるワード線
ＷＬで選択されたメモリセルのデータに関してカラム読
出しを行なっている間に、ビット線ＢＬj とセンスアン
プ回路３の間をビット線トランスファゲートＱj2により
遮断し、次のワード線ＷＬで選択されるメモリセルのデ
ータのビット線ＢＬj への読出しを同時に行なうように
タイミング制御が行われる。
できる程小さくして、円滑な高速読出しを可能とした不
揮発性半導体記憶装置を提供する。 【構成】各ビット線ＢＬj に設けられたラッチ機能を有
するセンスアンプ回路３に記憶されているあるワード線
ＷＬで選択されたメモリセルのデータに関してカラム読
出しを行なっている間に、ビット線ＢＬj とセンスアン
プ回路３の間をビット線トランスファゲートＱj2により
遮断し、次のワード線ＷＬで選択されるメモリセルのデ
ータのビット線ＢＬj への読出しを同時に行なうように
タイミング制御が行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、高速読出しが可能
な不揮発性半導体記憶装置に関する。
な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】電気的書替えを可能とした不揮発性半導
体記憶装置（ＥＥＰＲＯＭ）の中で高集積化可能なもの
として、ＮＡＮＤセル型ＥＥＰＲＯＭが知られている。
一つのメモリセルは基板上に絶縁膜を介して浮遊ゲート
と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複
数個のメモリセルが隣接するもの同士でそのソース、ド
レインを共用する形で直列接続されてＮＡＮＤセルを構
成する。
体記憶装置（ＥＥＰＲＯＭ）の中で高集積化可能なもの
として、ＮＡＮＤセル型ＥＥＰＲＯＭが知られている。
一つのメモリセルは基板上に絶縁膜を介して浮遊ゲート
と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複
数個のメモリセルが隣接するもの同士でそのソース、ド
レインを共用する形で直列接続されてＮＡＮＤセルを構
成する。
【０００３】ＮＡＮＤセルの一端側ドレインは選択ゲー
トを介してビット線に接続され、他端側ソースはやはり
選択ゲートを介して共通ソース線に接続される。この様
なメモリセルが複数個マトリクス配列されてＥＥＰＲＯ
Ｍが構成される。メモリセルアレイは通常、ｎ型半導体
基板に形成されたｐ型ウェル内に形成される。
トを介してビット線に接続され、他端側ソースはやはり
選択ゲートを介して共通ソース線に接続される。この様
なメモリセルが複数個マトリクス配列されてＥＥＰＲＯ
Ｍが構成される。メモリセルアレイは通常、ｎ型半導体
基板に形成されたｐ型ウェル内に形成される。
【０００４】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。データ書込みは、ビット線から遠い方
のメモリセルから順に行う。ｎチャネルの場合を説明す
ると、選択されたメモリセルの制御ゲートには昇圧され
た書込み電位Ｖpp（＝２０Ｖ程度）を印加し、これより
ビット線側にある非選択メモリセルの制御ゲートおよび
選択ゲートには中間電位ＶH （＝１０Ｖ程度）を印加
し、ビット線にはデータに応じて０Ｖ（例えば“１”）
または中間電位（例えば“０”）を印加する。このとき
ビット線の電位は非選択メモリセルを転送されて選択メ
モリセルのドレインまで伝わる。データ“１”のとき
は、選択メモリセルの浮遊ゲートとドレイン間に高電界
がかかり、ドレインから浮遊ゲートに電子がトンネル注
入されてしきい値が正方向に移動する。データ“０”の
ときはしきい値変化はない。
次の通りである。データ書込みは、ビット線から遠い方
のメモリセルから順に行う。ｎチャネルの場合を説明す
ると、選択されたメモリセルの制御ゲートには昇圧され
た書込み電位Ｖpp（＝２０Ｖ程度）を印加し、これより
ビット線側にある非選択メモリセルの制御ゲートおよび
選択ゲートには中間電位ＶH （＝１０Ｖ程度）を印加
し、ビット線にはデータに応じて０Ｖ（例えば“１”）
または中間電位（例えば“０”）を印加する。このとき
ビット線の電位は非選択メモリセルを転送されて選択メ
モリセルのドレインまで伝わる。データ“１”のとき
は、選択メモリセルの浮遊ゲートとドレイン間に高電界
がかかり、ドレインから浮遊ゲートに電子がトンネル注
入されてしきい値が正方向に移動する。データ“０”の
ときはしきい値変化はない。
【０００５】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。すなわち全ての制御
ゲート、選択ゲートを０Ｖとし、ｐ型ウェルおよびｎ型
基板に昇圧された消去電位ＶppE （＝２０Ｖ）を印加す
る。これにより全てのメモリセルにおいて浮遊ゲートの
電子がウェルに放出され、しきい値が負方向に移動す
る。
モリセルに対して同時に行われる。すなわち全ての制御
ゲート、選択ゲートを０Ｖとし、ｐ型ウェルおよびｎ型
基板に昇圧された消去電位ＶppE （＝２０Ｖ）を印加す
る。これにより全てのメモリセルにおいて浮遊ゲートの
電子がウェルに放出され、しきい値が負方向に移動す
る。
【０００６】データ読出しは、選択されたメモリセルの
制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲ
ートおよび選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。
制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲ
ートおよび選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。
【０００７】この様な従来のＮＡＮＤセル型ＥＥＰＲＯ
Ｍでは、複数のメモリセルが縦列接続されているため、
読出し時のセル電流が小さく、ランダム読出しに時間が
かかる問題があった。
Ｍでは、複数のメモリセルが縦列接続されているため、
読出し時のセル電流が小さく、ランダム読出しに時間が
かかる問題があった。
【０００８】例えば、８ビット縦列接続でＮＡＮＤセル
を構成した場合、読出し時のセル電流は最悪１μA とな
る。読出し時の最悪条件は、ＮＡＮＤセル８ビット中の
７ビットが論理“０”のメモリセル（しきい値電圧が
０．５Ｖ以上３．５Ｖ以下）で、読出す１ビットが論理
“１”のメモリセル（しきい値電圧が−０．５Ｖ以下）
の場合である。
を構成した場合、読出し時のセル電流は最悪１μA とな
る。読出し時の最悪条件は、ＮＡＮＤセル８ビット中の
７ビットが論理“０”のメモリセル（しきい値電圧が
０．５Ｖ以上３．５Ｖ以下）で、読出す１ビットが論理
“１”のメモリセル（しきい値電圧が−０．５Ｖ以下）
の場合である。
【０００９】４Ｍビットレベルでは、ビット線１本当た
りの容量は約０．５pFであるため、ビット線を５Ｖのプ
リチャージ電位から０Ｖまで放電するのに要する時間
は、 ５Ｖ×０．５［pF］／１［μA ］＝２．５［μsec ］ となる。
りの容量は約０．５pFであるため、ビット線を５Ｖのプ
リチャージ電位から０Ｖまで放電するのに要する時間
は、 ５Ｖ×０．５［pF］／１［μA ］＝２．５［μsec ］ となる。
【００１０】また、ワード線に多結晶シリコン膜を用い
ると、ワード線の選択に長い時間が必要となる。
ると、ワード線の選択に長い時間が必要となる。
【００１１】例えば、多結晶シリコン膜のシート抵抗を
５０Ω／□とすると、ワード線の幅は０．７μm 、長さ
は３．５mmであるため、１本のワード線の抵抗は２５０
kΩとなる。また１本のワード線の容量は、４pFである
ためワード線の時定数は集中定数で１μsec となる。
５０Ω／□とすると、ワード線の幅は０．７μm 、長さ
は３．５mmであるため、１本のワード線の抵抗は２５０
kΩとなる。また１本のワード線の容量は、４pFである
ためワード線の時定数は集中定数で１μsec となる。
【００１２】従って、従来のＮＡＮＤセル型ＥＥＰＲＯ
Ｍでは、ランダム読出しに最低３．５μsec かかってい
た。
Ｍでは、ランダム読出しに最低３．５μsec かかってい
た。
【００１３】ワード線にシリサイドを用いて、ワード線
の選択時間を現在の１μsecから１００nsecと短くして
も、依然として小さなセル電流による読出し時間は変化
せず、最低２．５μsecはかかる見積もりになる。
の選択時間を現在の１μsecから１００nsecと短くして
も、依然として小さなセル電流による読出し時間は変化
せず、最低２．５μsecはかかる見積もりになる。
【００１４】一方、従来のＮＡＮＤセル型ＥＥＰＲＯＭ
では、各ビット線には、ラッチ回路を兼ねたセンスアン
プ回路がある。このセンスアンプ兼ラッチ回路にデータ
が取込まれると、カラムアドレスの切換えにより、連続
的なカラム読出しが可能となっている。このカラム読出
しに要する時間は１００nsecと短い。
では、各ビット線には、ラッチ回路を兼ねたセンスアン
プ回路がある。このセンスアンプ兼ラッチ回路にデータ
が取込まれると、カラムアドレスの切換えにより、連続
的なカラム読出しが可能となっている。このカラム読出
しに要する時間は１００nsecと短い。
【００１５】従って、従来のＮＡＮＤセル型ＥＥＰＲＯ
Ｍでは、ランダム読出しがカラム読出しの３５倍も時間
がかかるという問題があった。
Ｍでは、ランダム読出しがカラム読出しの３５倍も時間
がかかるという問題があった。
【００１６】また最近、ＥＥＰＲＯＭの用途として、例
えばフレキシブルディスクとの置換えや、固体電子カメ
ラのフィルム用の記憶媒体としての用途が広がりつつあ
る。このような用途では、その読出しにおいて、１ビッ
ト単位のランダムな読出しは行なわれず、１ブロック、
１セクター単位の連続読出しが行なわれる。
えばフレキシブルディスクとの置換えや、固体電子カメ
ラのフィルム用の記憶媒体としての用途が広がりつつあ
る。このような用途では、その読出しにおいて、１ビッ
ト単位のランダムな読出しは行なわれず、１ブロック、
１セクター単位の連続読出しが行なわれる。
【００１７】例えば、ワード線１本当たり、４ｋbit の
メモリセルが選択され、１ブロックがワード線８本、す
なわち３２ｋbit のメモリセルで構成されている場合、
従来のＮＡＮＤ型ＥＥＰＲＯＭでは、ワード線が切換わ
るたびに、３．５μsec の無駄時間がはいるため、円滑
な連続読出しが妨げられるという問題があった。
メモリセルが選択され、１ブロックがワード線８本、す
なわち３２ｋbit のメモリセルで構成されている場合、
従来のＮＡＮＤ型ＥＥＰＲＯＭでは、ワード線が切換わ
るたびに、３．５μsec の無駄時間がはいるため、円滑
な連続読出しが妨げられるという問題があった。
【００１８】同様のことは、ＮＡＮＤセル型ＥＥＰＲＯ
Ｍに限らず、高集積化によってワード線抵抗の増大およ
びビット線容量の増大が進み、セル電流が小さくなる
と、他のＥＥＰＲＯＭ等において問題になる。
Ｍに限らず、高集積化によってワード線抵抗の増大およ
びビット線容量の増大が進み、セル電流が小さくなる
と、他のＥＥＰＲＯＭ等において問題になる。
【００１９】
【発明が解決しようとする課題】以上のように従来のＥ
ＥＰＲＯＭでは、ワード線の切替え時に無駄な時間が入
り、とくにランダム読出しやブロック読出しの高速性が
損なわれるという問題があった。
ＥＰＲＯＭでは、ワード線の切替え時に無駄な時間が入
り、とくにランダム読出しやブロック読出しの高速性が
損なわれるという問題があった。
【００２０】本発明は、この様な点に鑑みなされたもの
で、ワード線の切換え時に発生する無駄時間を無視でき
る程小さくして、円滑な高速読出しを可能とした不揮発
性半導体記憶装置を提供することを目的とする。
で、ワード線の切換え時に発生する無駄時間を無視でき
る程小さくして、円滑な高速読出しを可能とした不揮発
性半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置では、各ビット線に設けられたラッチ機能
を有するセンスアンプ回路に記憶されているあるワード
線で選択されたメモリセルのデータに関してカラム読出
しを行なっている間に、ビット線とセンスアンプ回路の
間をビット線トランスファゲートにより遮断し、次のワ
ード線で選択されるメモリセルのデータのビット線への
読出しを同時に行なうタイミング制御手段を設けたこと
を特徴とする。
導体記憶装置では、各ビット線に設けられたラッチ機能
を有するセンスアンプ回路に記憶されているあるワード
線で選択されたメモリセルのデータに関してカラム読出
しを行なっている間に、ビット線とセンスアンプ回路の
間をビット線トランスファゲートにより遮断し、次のワ
ード線で選択されるメモリセルのデータのビット線への
読出しを同時に行なうタイミング制御手段を設けたこと
を特徴とする。
【００２２】本発明によれば、ワード線の切替え時に生
じるワード線選択とメモリセルデータのビット線への読
出しに要する時間が、カラム読出し時間内に取り込まれ
るために、外部的には無駄時間とならず、結果的に円滑
な高速読出しが可能になる。
じるワード線選択とメモリセルデータのビット線への読
出しに要する時間が、カラム読出し時間内に取り込まれ
るために、外部的には無駄時間とならず、結果的に円滑
な高速読出しが可能になる。
【００２３】例えば、ワード線１本当たり４ｋbit のメ
モリセルが接続され、１ブロックがワード線８本、すな
わち３２ｋbit のメモリセルで構成されている場合、従
来のＮＡＮＤ型ＥＥＰＲＯＭでは、ワード線が切換わる
たびに、３．５μsec の無駄時間が入るので、１ブロッ
ク分の読み出し時間が、 （３．５[ μsec]＋１００［ｎsec]×4095）×８＝３３
０４［μsec] となる。
モリセルが接続され、１ブロックがワード線８本、すな
わち３２ｋbit のメモリセルで構成されている場合、従
来のＮＡＮＤ型ＥＥＰＲＯＭでは、ワード線が切換わる
たびに、３．５μsec の無駄時間が入るので、１ブロッ
ク分の読み出し時間が、 （３．５[ μsec]＋１００［ｎsec]×4095）×８＝３３
０４［μsec] となる。
【００２４】これに対して本発明では、ワード線の切換
え時に発生する無駄時間が必要なくなり、これに代って
例えば、カラム読出し時間１００［ｎsec]のダミーサイ
クを挿入すればよく、１ブロックの読出し時間は、 ３．５［μsec]＋１００［ｎsec]×4095＋（１００［ｎ
sec]＋１００［ｎsec]×4095）×７＝３２８０．９［μ
sec] となる。
え時に発生する無駄時間が必要なくなり、これに代って
例えば、カラム読出し時間１００［ｎsec]のダミーサイ
クを挿入すればよく、１ブロックの読出し時間は、 ３．５［μsec]＋１００［ｎsec]×4095＋（１００［ｎ
sec]＋１００［ｎsec]×4095）×７＝３２８０．９［μ
sec] となる。
【００２５】したがって本発明によれば、高速の連続読
出しが可能となる。
出しが可能となる。
【００２６】
【発明の実施の形態】本発明の実施の形態を図面を用い
て、以下に具体的に説明する。
て、以下に具体的に説明する。
【００２７】図１は、本発明の一実施形態の不揮発性半
導体記憶装置のブロック構成であり、図２はそのメモリ
セルアレイ構成を示し、図３は同じくセンスアンプ回路
部の構成を示している。
導体記憶装置のブロック構成であり、図２はそのメモリ
セルアレイ構成を示し、図３は同じくセンスアンプ回路
部の構成を示している。
【００２８】図１において、１は不揮発性メモリセルを
配列したメモリセルアレイ、２はワード線選択を行うロ
ウデコーダ、３はデータラッチ機能を有するセンスアン
プ回路、４はビット線選択を行うカラムデコーダ、５，
６はそれぞれ外部アドレスを取り込むロウアドレス・バ
ッファ，カラムアドレス・バッファ、７はデータ入出力
線ＩＯ，／ＩＯを介してセンスアンプ回路３と接続され
るＩ／Ｏセンスアンプ回路、８はデータ出力バッファ、
９はデータ入力バッファ、１０はチップ・イネーブル／
ＣＥ，アウトプット・イネーブル／ＯＥ，ライト・イネ
ーブル／ＷＥ等の外部制御信号により内部回路のタイミ
ング制御クロックを発生する論理制御回路である。
配列したメモリセルアレイ、２はワード線選択を行うロ
ウデコーダ、３はデータラッチ機能を有するセンスアン
プ回路、４はビット線選択を行うカラムデコーダ、５，
６はそれぞれ外部アドレスを取り込むロウアドレス・バ
ッファ，カラムアドレス・バッファ、７はデータ入出力
線ＩＯ，／ＩＯを介してセンスアンプ回路３と接続され
るＩ／Ｏセンスアンプ回路、８はデータ出力バッファ、
９はデータ入力バッファ、１０はチップ・イネーブル／
ＣＥ，アウトプット・イネーブル／ＯＥ，ライト・イネ
ーブル／ＷＥ等の外部制御信号により内部回路のタイミ
ング制御クロックを発生する論理制御回路である。
【００２９】メモリセルアレイ１は、図２に示すよう
に、複数本のワード線ＷＬi （ｉ＝0，，１，…，ｍ）
とこれと交差する複数本のビット線ＢＬj （ｊ＝０，
１，…，ｎ）が配設され、これらの各交差部に、ワード
線ＷＬi によって選択されてビット線ＢＬj との間でデ
ータの授受が行われる不揮発性メモリセルＭＣijが配置
されて構成されている。メモリセルＭＣijは例えば、Ｆ
ＥＴＭＯＳ構造を有するＥＥＰＲＯＭセルである。各ビ
ット線ＢＬj には、読出し時にこれを読出し電位ＶR に
プリチャージするためのＰＭＯＳトランジスタＱj1が設
けられている。
に、複数本のワード線ＷＬi （ｉ＝0，，１，…，ｍ）
とこれと交差する複数本のビット線ＢＬj （ｊ＝０，
１，…，ｎ）が配設され、これらの各交差部に、ワード
線ＷＬi によって選択されてビット線ＢＬj との間でデ
ータの授受が行われる不揮発性メモリセルＭＣijが配置
されて構成されている。メモリセルＭＣijは例えば、Ｆ
ＥＴＭＯＳ構造を有するＥＥＰＲＯＭセルである。各ビ
ット線ＢＬj には、読出し時にこれを読出し電位ＶR に
プリチャージするためのＰＭＯＳトランジスタＱj1が設
けられている。
【００３０】ビット線ＢＬj は、図３に示すように、そ
れぞれＮＭＯＳトランジスタからなるビット線トランス
ファゲートＱj2を介してビット線センスアンプＳＡj に
接続されている。センスアンプＳＡj は、カラムデコー
ダ４により選択されるカラム選択線ＣＳＬj によって制
御されるＮＭＯＳトランジスタかならるカラム選択ゲー
トＱj3，Ｑj4を介してデータ入出力線ＩＯ，／ＩＯに接
続されている。
れぞれＮＭＯＳトランジスタからなるビット線トランス
ファゲートＱj2を介してビット線センスアンプＳＡj に
接続されている。センスアンプＳＡj は、カラムデコー
ダ４により選択されるカラム選択線ＣＳＬj によって制
御されるＮＭＯＳトランジスタかならるカラム選択ゲー
トＱj3，Ｑj4を介してデータ入出力線ＩＯ，／ＩＯに接
続されている。
【００３１】図４ないし図６は、この実施の形態の不揮
発性半導体記憶装置の読出し動作を示すタイミング図で
ある。
発性半導体記憶装置の読出し動作を示すタイミング図で
ある。
【００３２】チップイネーブル／ＣＥが“Ｈ”レベルか
ら“Ｌ”レベルになり、チップ外部入力のロウアドレ
ス、カラムアドレスがチップ内部に取り込まれると、読
出し動作が始まる（時刻ｔ0 ）。
ら“Ｌ”レベルになり、チップ外部入力のロウアドレ
ス、カラムアドレスがチップ内部に取り込まれると、読
出し動作が始まる（時刻ｔ0 ）。
【００３３】まず、ビット線ＢＬj をプリチャージする
制御信号ＰＲＥＢがＶccからＶssになり（時刻ｔ1 ）、
これによりＰＭＯＳトランジスタＱj1がオンになって、
ビット線ＢＬj がＶR までプリチャージされる。プリチ
ャージ後、制御信号ＰＲＥＢは再び、ＶssからＶccにな
り、ＰＭＯＳトランジスタＱj1がオフになって、ビット
線ＢＬj はＶR 電位でフローティング状態になる。
制御信号ＰＲＥＢがＶccからＶssになり（時刻ｔ1 ）、
これによりＰＭＯＳトランジスタＱj1がオンになって、
ビット線ＢＬj がＶR までプリチャージされる。プリチ
ャージ後、制御信号ＰＲＥＢは再び、ＶssからＶccにな
り、ＰＭＯＳトランジスタＱj1がオフになって、ビット
線ＢＬj はＶR 電位でフローティング状態になる。
【００３４】次に、ロウアドレスによって選択されたワ
ード線ＷＬ0 がＶssから"Ｈ"レベル電位ＶH になり（時
刻ｔ2 ）、このワード線ＷＬ0 により選ばれたメモリセ
ルメモリセルＭＣ0jのデータがそれぞれビット線ＢＬj
に読み出される。この場合、メモリセルのトランジスタ
のしきい値電圧を論理“０”で５Ｖ以上（例えば６
Ｖ）、論理“１”で５Ｖ未満（例えば４Ｖ）と設定して
おけば、論理“０”のメモリセルデータが読み出されて
いるビット線は、ＶR 電位を保ち、一方、論理“１”の
メモリセルデータが読出されているビット線はＶR 電位
から放電される。
ード線ＷＬ0 がＶssから"Ｈ"レベル電位ＶH になり（時
刻ｔ2 ）、このワード線ＷＬ0 により選ばれたメモリセ
ルメモリセルＭＣ0jのデータがそれぞれビット線ＢＬj
に読み出される。この場合、メモリセルのトランジスタ
のしきい値電圧を論理“０”で５Ｖ以上（例えば６
Ｖ）、論理“１”で５Ｖ未満（例えば４Ｖ）と設定して
おけば、論理“０”のメモリセルデータが読み出されて
いるビット線は、ＶR 電位を保ち、一方、論理“１”の
メモリセルデータが読出されているビット線はＶR 電位
から放電される。
【００３５】論理“１”のメモリセルデータが読出され
ているビット線の電位が、センスアンプＳＡj の回路し
きい値よりも低くなった時点（時刻ｔ3 ）で、ビット線
トランスファゲートの制御信号ＴＧがＶssからＶccにな
り、ビット線データがセンスアンプＳＡj に伝達され
る。
ているビット線の電位が、センスアンプＳＡj の回路し
きい値よりも低くなった時点（時刻ｔ3 ）で、ビット線
トランスファゲートの制御信号ＴＧがＶssからＶccにな
り、ビット線データがセンスアンプＳＡj に伝達され
る。
【００３６】その後、ワード線ＷＬ0 、ビット線トラン
スファゲート制御信号ＴＧはＶccからＶssに戻る（時刻
ｔ5 ）。このタイミングｔ5 は、ビット線の情報が伝達
されたセンスアンプＳＡj がセンス動作中でも良いし、
センス動作が終了した後でも良い。また、ワード線ＷＬ
0 とビット線トランスファゲート制御信号ＴＧのうちど
ちらかを先行させて、ＶccからＶssに戻しても良い。
スファゲート制御信号ＴＧはＶccからＶssに戻る（時刻
ｔ5 ）。このタイミングｔ5 は、ビット線の情報が伝達
されたセンスアンプＳＡj がセンス動作中でも良いし、
センス動作が終了した後でも良い。また、ワード線ＷＬ
0 とビット線トランスファゲート制御信号ＴＧのうちど
ちらかを先行させて、ＶccからＶssに戻しても良い。
【００３７】カラムアドレスによって選択されたカラム
選択線ＣＳＬ0 がＶssからＶccになると（時刻ｔ4 ）、
センスアンプＳＡ0 に読出されてラッチされているデー
タが入出力線Ｉ０，／Ｉ０に伝達され、入出線センスア
ンプ回路７，データ出力バッファ８を介して出力され
る。カラムアドレスが変化すると、カラムアドレス遷移
検知回路がそれを検知し、次のカラム選択線ＣＳＬ1 選
択され（時刻ｔ7 ）、センスアンプＳＡ1 に読出されて
いるデータが出力される。
選択線ＣＳＬ0 がＶssからＶccになると（時刻ｔ4 ）、
センスアンプＳＡ0 に読出されてラッチされているデー
タが入出力線Ｉ０，／Ｉ０に伝達され、入出線センスア
ンプ回路７，データ出力バッファ８を介して出力され
る。カラムアドレスが変化すると、カラムアドレス遷移
検知回路がそれを検知し、次のカラム選択線ＣＳＬ1 選
択され（時刻ｔ7 ）、センスアンプＳＡ1 に読出されて
いるデータが出力される。
【００３８】こうして、順次センスアンプＳＡ0 からＳ
Ａn に記憶されているデータが読出されていくが、この
カラム読出し動作が続いている間に、ロウアドレスが変
化すると、それをロウアドレス遷移検知回路が検知して
ビット線プリチャージ信号ＰＲＥＢがＶccからＶssにな
り、ビット線ＢＬj が再びＶR まで充電される（時刻ｔ
6 ）。ビット線充電後、制御信号ＰＲＥＢは再びＶccか
らＶssになり、ビット線ＢＬj はＶR 電位でフローティ
ング状態になって、ロウアドレスによって選択された次
のワード線ＷＬ1 がＶssからＶH になり（時刻ｔ8 ）、
メモリセルＭＣ1jのデータがビット線ＢＬj に読出され
る。
Ａn に記憶されているデータが読出されていくが、この
カラム読出し動作が続いている間に、ロウアドレスが変
化すると、それをロウアドレス遷移検知回路が検知して
ビット線プリチャージ信号ＰＲＥＢがＶccからＶssにな
り、ビット線ＢＬj が再びＶR まで充電される（時刻ｔ
6 ）。ビット線充電後、制御信号ＰＲＥＢは再びＶccか
らＶssになり、ビット線ＢＬj はＶR 電位でフローティ
ング状態になって、ロウアドレスによって選択された次
のワード線ＷＬ1 がＶssからＶH になり（時刻ｔ8 ）、
メモリセルＭＣ1jのデータがビット線ＢＬj に読出され
る。
【００３９】このワード線の切替えによるメモリセルデ
ータのビット線への読出しは、ビット線トランスファゲ
ートＱj2がすでに時刻ｔ5 でオフになっているため、セ
ンスアンプＳＡj から入出力線ＩＯ，／ＩＯへのデータ
転送と同時進行の形で支障なく行われる。
ータのビット線への読出しは、ビット線トランスファゲ
ートＱj2がすでに時刻ｔ5 でオフになっているため、セ
ンスアンプＳＡj から入出力線ＩＯ，／ＩＯへのデータ
転送と同時進行の形で支障なく行われる。
【００４０】ｎ番目のカラムアドレスにより、カラム選
択線ＣＳＬn が選択され（時刻ｔ9）、センスアンプＳ
Ａn の記憶データが出力された後、センスアンプ・リセ
ット信号ＲＥＳＥＴＢがＶccからＶssになる（時刻ｔ1
0）。これにより、ワード線ＷＬ0 で選択されたメモリ
セルＭＣ0jのデータが記憶されているセンスアンプＳＡ
j がすべてリセットされる。
択線ＣＳＬn が選択され（時刻ｔ9）、センスアンプＳ
Ａn の記憶データが出力された後、センスアンプ・リセ
ット信号ＲＥＳＥＴＢがＶccからＶssになる（時刻ｔ1
0）。これにより、ワード線ＷＬ0 で選択されたメモリ
セルＭＣ0jのデータが記憶されているセンスアンプＳＡ
j がすべてリセットされる。
【００４１】次にセンスアンプ・リセット信号ＲＥＳＥ
ＴＢがＶssからＶccに戻り、ビット線トランスファゲー
ト制御信号ＴＧがＶssからＶssになると（時刻ｔ11）、
ワード線ＷＬ1 で選択されたメモリセルＭＣ1jのデータ
が読出されているビット線ＢＬj がセンスアンプＳＡj
に接続され、ビット線データがセンスアンプＳＡj に伝
達される。
ＴＢがＶssからＶccに戻り、ビット線トランスファゲー
ト制御信号ＴＧがＶssからＶssになると（時刻ｔ11）、
ワード線ＷＬ1 で選択されたメモリセルＭＣ1jのデータ
が読出されているビット線ＢＬj がセンスアンプＳＡj
に接続され、ビット線データがセンスアンプＳＡj に伝
達される。
【００４２】その後、先のカラム読出しと同様に、カラ
ム選択線ＣＳＬj が順次選択され（時刻ｔ12，ｔ14，
…）、センスアンプＳＡj の記憶データが順次読出され
る。その間、ワード線ＷＬ1 およびビット線トランスフ
ァゲート制御信号ＴＧがＶssに戻り（時刻ｔ13）、さら
にロウアドレスが変化すると、次のワード線ＷＬ2 が選
択される（時刻ｔ15）という過程が繰り返えし行なわれ
る。
ム選択線ＣＳＬj が順次選択され（時刻ｔ12，ｔ14，
…）、センスアンプＳＡj の記憶データが順次読出され
る。その間、ワード線ＷＬ1 およびビット線トランスフ
ァゲート制御信号ＴＧがＶssに戻り（時刻ｔ13）、さら
にロウアドレスが変化すると、次のワード線ＷＬ2 が選
択される（時刻ｔ15）という過程が繰り返えし行なわれ
る。
【００４３】なお、センスアンプＳＡj の記憶データが
順次読出されている間に、次のロウアドレスが取り込ま
れるタイミングは、ロウアドレスの変化を検知し、ビッ
ト線がプリチャージされ、ワード線が選択され、メモリ
セルのデータがビット線に読出され、論理“１”のビッ
ト線の電位がセンスアンプの回路しきい値よりも低下す
るまでの過程が、カラム選択線ＣＳＬn が選択されるま
でに終了するようなタイミングで行なわれる。
順次読出されている間に、次のロウアドレスが取り込ま
れるタイミングは、ロウアドレスの変化を検知し、ビッ
ト線がプリチャージされ、ワード線が選択され、メモリ
セルのデータがビット線に読出され、論理“１”のビッ
ト線の電位がセンスアンプの回路しきい値よりも低下す
るまでの過程が、カラム選択線ＣＳＬn が選択されるま
でに終了するようなタイミングで行なわれる。
【００４４】最後のロウアドレスが取り込まれ、ワード
線ＷＬm によって選択されるメモリセルＭＣmjのデータ
が読出され、チップイネーブルＣＥが“Ｌ”レベルから
“Ｈ”レベルに戻ると（時刻ｔ16）、読出し動作が終了
する。
線ＷＬm によって選択されるメモリセルＭＣmjのデータ
が読出され、チップイネーブルＣＥが“Ｌ”レベルから
“Ｈ”レベルに戻ると（時刻ｔ16）、読出し動作が終了
する。
【００４５】図７は、より具体的に本発明をＮＡＮＤセ
ル型ＥＥＰＲＯＭに適用した実施の形態のメモリセルア
レイの構成であり、図８は同じくセンスアンプ回路部の
構成である。
ル型ＥＥＰＲＯＭに適用した実施の形態のメモリセルア
レイの構成であり、図８は同じくセンスアンプ回路部の
構成である。
【００４６】メモリセルアレイは、図７に示すように、
７個のメモリセルが隣接するもの同士でソース、ドレイ
ンを共用する形で直列接続されてＮＡＮＤセルを構成し
ている。ＮＡＮＤセルの一端部のドレインは選択ゲート
を介してビット線ＢＬに接続され、他端部のソースはや
はり選択ゲートを介して共通ソース線に接続されてい
る。
７個のメモリセルが隣接するもの同士でソース、ドレイ
ンを共用する形で直列接続されてＮＡＮＤセルを構成し
ている。ＮＡＮＤセルの一端部のドレインは選択ゲート
を介してビット線ＢＬに接続され、他端部のソースはや
はり選択ゲートを介して共通ソース線に接続されてい
る。
【００４７】ビット線センスアンプ回路ＳＡj は、図８
に示すように、クロック同期型の２個のＣＭＯＳインバ
ータＩＮＶ1 ，ＩＮＶ2 を用いて構成されている。
に示すように、クロック同期型の２個のＣＭＯＳインバ
ータＩＮＶ1 ，ＩＮＶ2 を用いて構成されている。
【００４８】なおビット線センスアンプ回路は、１ビッ
ト線に１個ではなく、例えば図９に示すように、複数の
ビット線に１個設けられる所謂共有センスアンプ方式と
することもできる。
ト線に１個ではなく、例えば図９に示すように、複数の
ビット線に１個設けられる所謂共有センスアンプ方式と
することもできる。
【００４９】図１０ないし図１２は、この実施の形態の
ＮＡＮＤセル型ＥＥＰＲＯＭの読出し動作を示すタイミ
ング図である。
ＮＡＮＤセル型ＥＥＰＲＯＭの読出し動作を示すタイミ
ング図である。
【００５０】チップイネーブル／ＣＥが“Ｈ”レベルか
ら“Ｌ”レベルになり、チップ外部入力のロウアドレ
ス、カラムアドレスがチップ内部に取り込まれると、読
出し動作が始まる。ビット線をプリチャージする制御信
号ＰＲＥＢがＶccからＶssになり、ＰＭＯＳトランジス
タＱj1がオンになって、ビット線ＢＬj がプリチャージ
される。ビット線プリチャージ後、制御信号ＰＲＥＢは
再びＶccからＶssになり、ビット線ＢＬj は電位ＶR の
フローティング状態となる。そしてロウアドレスによっ
て選択されたワード線ＷＬ00がＶssを保ち、同じＮＡＮ
Ｄセル内の他のワード線ＷＬ01〜ＷＬ07、およびドレイ
ン側，ソース側の選択ゲート線ＳＧＤ0 ，ＳＧＳ0 がＶ
ssからＶccになって、選択ワード線ＷＬ00に沿うメモリ
セルＭＣ000 〜ＭＣn00 のデータがビット線ＢＬj に読
出される。
ら“Ｌ”レベルになり、チップ外部入力のロウアドレ
ス、カラムアドレスがチップ内部に取り込まれると、読
出し動作が始まる。ビット線をプリチャージする制御信
号ＰＲＥＢがＶccからＶssになり、ＰＭＯＳトランジス
タＱj1がオンになって、ビット線ＢＬj がプリチャージ
される。ビット線プリチャージ後、制御信号ＰＲＥＢは
再びＶccからＶssになり、ビット線ＢＬj は電位ＶR の
フローティング状態となる。そしてロウアドレスによっ
て選択されたワード線ＷＬ00がＶssを保ち、同じＮＡＮ
Ｄセル内の他のワード線ＷＬ01〜ＷＬ07、およびドレイ
ン側，ソース側の選択ゲート線ＳＧＤ0 ，ＳＧＳ0 がＶ
ssからＶccになって、選択ワード線ＷＬ00に沿うメモリ
セルＭＣ000 〜ＭＣn00 のデータがビット線ＢＬj に読
出される。
【００５１】メモリセルのしきい値電圧を例えば、論理
“０”で０．５Ｖ〜３．５Ｖ、論理"１"で−０．５Ｖ以
下に設定しておけば、論理“０”のメモリセルデータが
読出されているビット線は、ＶR を保ち、論理“１”の
メモリセルデータが読出されてるビット線は放電され
る。論理“１”のメモリセルデータが読出されているビ
ット線の電位がセンスアンプＳＡj の回路しきい値より
も低くなった時点で、ビット線トランスファゲートの制
御信号ＴＧがＶssからＶccになり、ビット線データがセ
ンスアンプＳＡj に伝達される。
“０”で０．５Ｖ〜３．５Ｖ、論理"１"で−０．５Ｖ以
下に設定しておけば、論理“０”のメモリセルデータが
読出されているビット線は、ＶR を保ち、論理“１”の
メモリセルデータが読出されてるビット線は放電され
る。論理“１”のメモリセルデータが読出されているビ
ット線の電位がセンスアンプＳＡj の回路しきい値より
も低くなった時点で、ビット線トランスファゲートの制
御信号ＴＧがＶssからＶccになり、ビット線データがセ
ンスアンプＳＡj に伝達される。
【００５２】その後、ワード線ＷＬ01〜ＷＬ07および選
択ゲート線ＳＧＤ0 ，ＳＧＳ0 、ビット線トランスファ
ゲート制御信号ＴＧがＶccからＶssに戻るが、そのタイ
ミングは、ビット線の情報が伝達されたセンスアンプＳ
Ａj がセンス動作中でも良いし、センス動作が終了した
後でも良い。また、ワード線および選択ゲート線とビッ
ト線トランスファゲート制御信号ＴＧのうち、どちらか
を先行させてＶccからＶssに戻しても良い。
択ゲート線ＳＧＤ0 ，ＳＧＳ0 、ビット線トランスファ
ゲート制御信号ＴＧがＶccからＶssに戻るが、そのタイ
ミングは、ビット線の情報が伝達されたセンスアンプＳ
Ａj がセンス動作中でも良いし、センス動作が終了した
後でも良い。また、ワード線および選択ゲート線とビッ
ト線トランスファゲート制御信号ＴＧのうち、どちらか
を先行させてＶccからＶssに戻しても良い。
【００５３】次に、カラムアドレスによって選択された
カラム選択線ＣＳＬ0 がＶssからＶccになり、センスア
ンプＳＡ0 に読出されているデータが入出力線Ｉ０，／
Ｉ０線に伝達され、入出線センスアンプ回路，データ出
力バッファを介して出力される。
カラム選択線ＣＳＬ0 がＶssからＶccになり、センスア
ンプＳＡ0 に読出されているデータが入出力線Ｉ０，／
Ｉ０線に伝達され、入出線センスアンプ回路，データ出
力バッファを介して出力される。
【００５４】カラムアドレスが変化すると、カラムアド
レス遷移検知回路がそれを検知して次のカラム選択線Ｃ
ＳＬ1 が選択され、センスアンプＳＡ1 にラッチされて
いるデータが出力される。
レス遷移検知回路がそれを検知して次のカラム選択線Ｃ
ＳＬ1 が選択され、センスアンプＳＡ1 にラッチされて
いるデータが出力される。
【００５５】こうして、順次センスアンプ回路ＳＡ0 か
らＳＡn に記憶されているデータが、読出されていく
が、それと同時に、ロウアドレスが変化すると、それを
ロウアドレス遷移検知回路が検知し、ビット線プリチャ
ージ信号ＰＲＥＢがＶccからＶssになり、ビット線ＢＬ
j を再びＶR まで充電する。充電後、制御信号ＰＲＥＢ
は再びＶccからＶssになり、ビット線ＢＬj がプリチャ
ージされる。そしてロウアドレスによって選択された次
のワード線ＷＬ01がＶssを保ち、同じＮＡＮＤセル内の
残りのワード線および選択ゲート線がＶssからＶccにな
りワード線ＷＬ01に沿うメモリセルのデータがビット線
ＢＬj に読出される。
らＳＡn に記憶されているデータが、読出されていく
が、それと同時に、ロウアドレスが変化すると、それを
ロウアドレス遷移検知回路が検知し、ビット線プリチャ
ージ信号ＰＲＥＢがＶccからＶssになり、ビット線ＢＬ
j を再びＶR まで充電する。充電後、制御信号ＰＲＥＢ
は再びＶccからＶssになり、ビット線ＢＬj がプリチャ
ージされる。そしてロウアドレスによって選択された次
のワード線ＷＬ01がＶssを保ち、同じＮＡＮＤセル内の
残りのワード線および選択ゲート線がＶssからＶccにな
りワード線ＷＬ01に沿うメモリセルのデータがビット線
ＢＬj に読出される。
【００５６】ｎ番目のカラムアドレスにより、カラム選
択線ＣＳＬn が選択され、センスアンプＳＡn の記憶デ
ータが出力された後に、センスアンプ・リセット信号Ｒ
ＥＳＥＴＢがＶccからＶssになり、メモリセル・データ
が記憶されているセンスアンプＳＡj がリセットされ
る。センスアンプ・リセット信号ＲＥＳＥＴＢがＶssか
らＶccに戻り、ビット線トランスファゲート制御信号Ｔ
ＧがＶssからＶccになると、選択ワード線ＷＬ01に沿う
メモリセルのデータが読出されているビット線ＢＬj が
センスアンプＳＡj に接続され、ビット線に読出されて
いるデータがセンスアンプに伝達される。
択線ＣＳＬn が選択され、センスアンプＳＡn の記憶デ
ータが出力された後に、センスアンプ・リセット信号Ｒ
ＥＳＥＴＢがＶccからＶssになり、メモリセル・データ
が記憶されているセンスアンプＳＡj がリセットされ
る。センスアンプ・リセット信号ＲＥＳＥＴＢがＶssか
らＶccに戻り、ビット線トランスファゲート制御信号Ｔ
ＧがＶssからＶccになると、選択ワード線ＷＬ01に沿う
メモリセルのデータが読出されているビット線ＢＬj が
センスアンプＳＡj に接続され、ビット線に読出されて
いるデータがセンスアンプに伝達される。
【００５７】その後、カラム選択線ＣＳＬj が順次選択
され、センスアンプＳＡj の記憶データが順次読出され
る。このカラム読出しが行われている間に、ロウアドレ
スが変化し、同様の過程が繰り返えし行なわれる。
され、センスアンプＳＡj の記憶データが順次読出され
る。このカラム読出しが行われている間に、ロウアドレ
スが変化し、同様の過程が繰り返えし行なわれる。
【００５８】最後のロウアドレスが取り込まれ、ワード
線ＷＬ07によって選択されるメモリセルのデータが読出
され、チップイネーブル／ＣＥが“Ｌ”レベルから
“Ｈ”レベルに戻ると、読出し動作が終了する。
線ＷＬ07によって選択されるメモリセルのデータが読出
され、チップイネーブル／ＣＥが“Ｌ”レベルから
“Ｈ”レベルに戻ると、読出し動作が終了する。
【００５９】以上のようにして本発明によれば、ビット
線センスアンプ回路にラッチされているデータが入出力
線に読み出されている間、ビット線とセンスアンプ回路
の間はビット線トランスファゲートにより切り離され
て、次に選択されたワード線によりメモリセル・データ
がビット線に読み出されるという動作が繰り返される。
線センスアンプ回路にラッチされているデータが入出力
線に読み出されている間、ビット線とセンスアンプ回路
の間はビット線トランスファゲートにより切り離され
て、次に選択されたワード線によりメモリセル・データ
がビット線に読み出されるという動作が繰り返される。
【００６０】なお、本発明においては、以上に説明した
連続読出し以外に通常のランダム読出しや、ページ・モ
ード、スタティックカラムモードなど、ページ（ワード
線方向）に関してランダムな読出しも可能である。した
がって、連続読出しモードと通常読出しモードとの切換
えに、チップ外部から入力される制御信号／ＳＣＡＮを
用いても良い。
連続読出し以外に通常のランダム読出しや、ページ・モ
ード、スタティックカラムモードなど、ページ（ワード
線方向）に関してランダムな読出しも可能である。した
がって、連続読出しモードと通常読出しモードとの切換
えに、チップ外部から入力される制御信号／ＳＣＡＮを
用いても良い。
【００６１】この外部制御信号／ＳＣＡＮは、図１に示
すように論理制御回路１０に入り、これにより、連続読
出しモードと通常読出しモードが切り替えられる。
すように論理制御回路１０に入り、これにより、連続読
出しモードと通常読出しモードが切り替えられる。
【００６２】図１３は、この様な切り替え制御信号／Ｓ
ＣＡＮを用いた実施の形態の読出し動作を示すタイミン
グ図である。制御信号／ＳＣＡＮが“Ｈ”レベルから
“Ｌ”レベルになり、チップ・イネーブル／ＣＥが
“Ｈ”レベルから“Ｌ”レベルになると連続読出しモー
ドになり、ランダムなロウアドレスｊ７，ｋ５，…，ｓ
３が取込まれ、各ロウアドレスに対してカラムアドレス
に０からｎまで連続的に取込まれる。
ＣＡＮを用いた実施の形態の読出し動作を示すタイミン
グ図である。制御信号／ＳＣＡＮが“Ｈ”レベルから
“Ｌ”レベルになり、チップ・イネーブル／ＣＥが
“Ｈ”レベルから“Ｌ”レベルになると連続読出しモー
ドになり、ランダムなロウアドレスｊ７，ｋ５，…，ｓ
３が取込まれ、各ロウアドレスに対してカラムアドレス
に０からｎまで連続的に取込まれる。
【００６３】図１３(a) のようにランダムにロウアドレ
スが入力されると、メモリセルの読出される順番は図１
３(b) のようになる。
スが入力されると、メモリセルの読出される順番は図１
３(b) のようになる。
【００６４】また、カラムアドレスの入力の際に、図１
３(c) に示すように、第ｎ番目と第０番目の間にダミー
サイクルを１パルス入力しても良い。このダミーサイク
ル中に、前のデータが記憶されているセンスアンプ回路
がリセットされ、ビット線に読出されている次のメモリ
セルのデータがセンスアンプに転送される過程が行なわ
れる。
３(c) に示すように、第ｎ番目と第０番目の間にダミー
サイクルを１パルス入力しても良い。このダミーサイク
ル中に、前のデータが記憶されているセンスアンプ回路
がリセットされ、ビット線に読出されている次のメモリ
セルのデータがセンスアンプに転送される過程が行なわ
れる。
【００６５】図１４は、カラムアドレスカウンタ１１を
設けて、これに切り替え制御信号／ＳＣＡＮを入力する
ようにした実施の形態である。
設けて、これに切り替え制御信号／ＳＣＡＮを入力する
ようにした実施の形態である。
【００６６】連続読出しモードの時は、外部入力のカラ
ムアドレスではなく、制御信号／ＳＣＡＮを図１５(a)
に示すようにトグルさせることにより、カラムアドレス
・カウンタ１１により内部カラムアドレスを順次発生さ
せる。この場合も、図１５(b) に示すように、カラムア
ドレスのｎ番目と０番目の間に／ＳＣＡＮを１パルスダ
ミーサイクルとして入力するシステムにしてもよい。
ムアドレスではなく、制御信号／ＳＣＡＮを図１５(a)
に示すようにトグルさせることにより、カラムアドレス
・カウンタ１１により内部カラムアドレスを順次発生さ
せる。この場合も、図１５(b) に示すように、カラムア
ドレスのｎ番目と０番目の間に／ＳＣＡＮを１パルスダ
ミーサイクルとして入力するシステムにしてもよい。
【００６７】図１６は、更に複数組のロウアドレスを記
憶しておくロウアドレス・ラッチ回路１２を設けた実施
の形態である。ロウアドレス・ラッチ回路１２は、カラ
ムアドレス・カウンタ１１の出力により制御されて、あ
る特定のカラムアドレスでラッチされているロウアドレ
スが取り込まれる。
憶しておくロウアドレス・ラッチ回路１２を設けた実施
の形態である。ロウアドレス・ラッチ回路１２は、カラ
ムアドレス・カウンタ１１の出力により制御されて、あ
る特定のカラムアドレスでラッチされているロウアドレ
スが取り込まれる。
【００６８】すなわち図１９(a) に示すように、特定の
内部カラムアドレス、図の場合ｌ番目のカラムアドレス
が出力されると、ロウアドレスラッチ回路１２に記憶さ
れているロウアドレスが出力される。
内部カラムアドレス、図の場合ｌ番目のカラムアドレス
が出力されると、ロウアドレスラッチ回路１２に記憶さ
れているロウアドレスが出力される。
【００６９】図１７は、ある特定のカラムアドレスを外
部入力とした場合で、この場合も本発明は有効である。
部入力とした場合で、この場合も本発明は有効である。
【００７０】さらに第１８図に示すように、ＮＡＮＤ列
で縦列接続されたメモリセル数と同ビット数のシフトレ
ジスタ回路１３を設けても良い。この場合、例えば、ワ
ード線ＷＬ00〜ＷＬ07のＮＡＮＤセル列が選択される
と、図１９(b) に示すように、１ブロック分（n+1)×８
ビットのデータが連続的に読出される。
で縦列接続されたメモリセル数と同ビット数のシフトレ
ジスタ回路１３を設けても良い。この場合、例えば、ワ
ード線ＷＬ00〜ＷＬ07のＮＡＮＤセル列が選択される
と、図１９(b) に示すように、１ブロック分（n+1)×８
ビットのデータが連続的に読出される。
【００７１】また、シフトレジスタを用いているため、
入力ロウアドレスで指定された先頭ワード線がＷＬ01の
場合でも、ワード線ＷＬ07の選択後、ワード線ＷＬ00に
戻り、指定されたＮＡＮＤ列の全ワード線に関してのデ
ータを連続的に読出すことが可能である。
入力ロウアドレスで指定された先頭ワード線がＷＬ01の
場合でも、ワード線ＷＬ07の選択後、ワード線ＷＬ00に
戻り、指定されたＮＡＮＤ列の全ワード線に関してのデ
ータを連続的に読出すことが可能である。
【００７２】また、図２０に示したように、ロウアドレ
スカウンタ１４もチップ内部に設け、ロウアドレスカウ
ンタ１４の最大ビット数に相当するワード線、若しく
は、全ワード線に関するメモリセルのデータを連続的に
読出すようにした場合でも本発明は有効である。
スカウンタ１４もチップ内部に設け、ロウアドレスカウ
ンタ１４の最大ビット数に相当するワード線、若しく
は、全ワード線に関するメモリセルのデータを連続的に
読出すようにした場合でも本発明は有効である。
【００７３】また、連続読出しモードの切換えは、連続
読出し用の制御信号／ＳＣＡＮを用いずに、図２１に示
したようにライトイネーブル／ＷＥとデータ入力Ｄinよ
り入力されるデータをコマンドとして制御するように構
成することもできる。このようなコマンド方式は少なく
とも２ビット以上の多ビット構成の場合、特に有効とな
る。
読出し用の制御信号／ＳＣＡＮを用いずに、図２１に示
したようにライトイネーブル／ＷＥとデータ入力Ｄinよ
り入力されるデータをコマンドとして制御するように構
成することもできる。このようなコマンド方式は少なく
とも２ビット以上の多ビット構成の場合、特に有効とな
る。
【００７４】なお以上では、連続読出しのためのタイミ
ング制御回路の具体構成を示さなかったが、これを示せ
ば、図２２のようになる。チップイネーブル／ＣＥが
“Ｌ”レベル状態でチップ外部のロウアドレスＲow Ａ
dd. が変化すると、これがロウアドレスバッファにより
チップ内部に取り込まれ、ロウドレス遷移検知回路２１
よってロウアドレス検知パルスが発生される。このパル
スを受けて、ビット線プリチャージ回路２２が作動して
ビット線ＢＬがプリチャージされる。充電後、ビット線
ＢＬはフローティング状態になり、ロウデコーダ／ワー
ド線ドライバ２３によりワード線ＷＬが選択される。
ング制御回路の具体構成を示さなかったが、これを示せ
ば、図２２のようになる。チップイネーブル／ＣＥが
“Ｌ”レベル状態でチップ外部のロウアドレスＲow Ａ
dd. が変化すると、これがロウアドレスバッファにより
チップ内部に取り込まれ、ロウドレス遷移検知回路２１
よってロウアドレス検知パルスが発生される。このパル
スを受けて、ビット線プリチャージ回路２２が作動して
ビット線ＢＬがプリチャージされる。充電後、ビット線
ＢＬはフローティング状態になり、ロウデコーダ／ワー
ド線ドライバ２３によりワード線ＷＬが選択される。
【００７５】メモリセル・データがビット線ＢＬを介し
てビット線センスアンプＢＬ・Ｓ／Ａに伝達されると、
ワード線ＷＬがリセットされ、ビット線トランスファゲ
ートＴＧがトランスファゲートドライバ２４の出力によ
り非導通状態になる。
てビット線センスアンプＢＬ・Ｓ／Ａに伝達されると、
ワード線ＷＬがリセットされ、ビット線トランスファゲ
ートＴＧがトランスファゲートドライバ２４の出力によ
り非導通状態になる。
【００７６】次に、カラム選択線ＣＳＬ0 が選択され、
ビット線センスアンプＢＬ・Ｓ／Ａ0 に読み出されてい
るデータが入出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、入出
力線センスアンプＩ／Ｏ・Ｓ／Ａ、データ出力バッファ
を介して出力される。
ビット線センスアンプＢＬ・Ｓ／Ａ0 に読み出されてい
るデータが入出力線Ｉ／Ｏ，Ｉ／ＯＢに伝達され、入出
力線センスアンプＩ／Ｏ・Ｓ／Ａ、データ出力バッファ
を介して出力される。
【００７７】次に、カラムアドレスＣol. Ａdd. が変化
すると、カラムアドレス遷移検知回路２５がこれを検知
してパルスを発生し、これによって制御されるカラムデ
コーダ／カラム選択線ドライバ２６によって次のカラム
選択線ＣＳＬ1 が選択され、ビット線センスアンプＢＬ
・Ｓ／Ａ1 に読み出されているデータが出力される。
すると、カラムアドレス遷移検知回路２５がこれを検知
してパルスを発生し、これによって制御されるカラムデ
コーダ／カラム選択線ドライバ２６によって次のカラム
選択線ＣＳＬ1 が選択され、ビット線センスアンプＢＬ
・Ｓ／Ａ1 に読み出されているデータが出力される。
【００７８】こうして順次ビット線センスアンプＢＬ・
Ｓ／Ａ0 からＢＬ・Ｓ／Ａn に記憶されているデータが
読み出されるが、それと同時に次のロウアドレスＲow
Ａdd. が変化すると、これをロウアドレス遷移検知回路
２１が検知してパルスを発生する。このパルスを受け
て、ビット線プリチャージ回路２２が作動してビット線
ＢＬが再度プリチャージされる。充電後、ビット線ＢＬ
はフローティング状態になり、ロウデコーダ／ワード線
ドライバ２３によりワード線ＷＬが選択される。
Ｓ／Ａ0 からＢＬ・Ｓ／Ａn に記憶されているデータが
読み出されるが、それと同時に次のロウアドレスＲow
Ａdd. が変化すると、これをロウアドレス遷移検知回路
２１が検知してパルスを発生する。このパルスを受け
て、ビット線プリチャージ回路２２が作動してビット線
ＢＬが再度プリチャージされる。充電後、ビット線ＢＬ
はフローティング状態になり、ロウデコーダ／ワード線
ドライバ２３によりワード線ＷＬが選択される。
【００７９】その後、ｎ番目のカラムアドレスによりカ
ラム選択線ＣＳＬn が選択され、ビット線センスアンプ
ＢＬ・Ｓ／Ａn のデータが読み出された後、リセット信
号ドライバ２７から得られるビット線センスアンプリセ
ット信号ＲＥＳＥＴB によりビット線センスアンプＢＬ
・Ｓ／Ａ0 〜Ｓ／Ａn がリセットされる。
ラム選択線ＣＳＬn が選択され、ビット線センスアンプ
ＢＬ・Ｓ／Ａn のデータが読み出された後、リセット信
号ドライバ２７から得られるビット線センスアンプリセ
ット信号ＲＥＳＥＴB によりビット線センスアンプＢＬ
・Ｓ／Ａ0 〜Ｓ／Ａn がリセットされる。
【００８０】ビット線センスアンプリセット信号ＲＥＳ
ＥＴB が元に戻り、下記ドライバ２４によりビット線ト
ランスファゲートが導通状態になると、メモリセルデー
タを読出しているビット線ＢＬがビット線センスアンプ
に接続される。
ＥＴB が元に戻り、下記ドライバ２４によりビット線ト
ランスファゲートが導通状態になると、メモリセルデー
タを読出しているビット線ＢＬがビット線センスアンプ
に接続される。
【００８１】その後、カラム選択線ＣＳＬ0 〜ＣＳＬn
が順次選択され、ビット線センスアンプＢＬ・Ｓ／Ａ0
〜Ｓ／Ａn のデータが順次読み出される。このカラム読
出しの間にさらに次のロウアドレスＲow Ａdd. が変化
して、上記と同様の過程が繰り返される。
が順次選択され、ビット線センスアンプＢＬ・Ｓ／Ａ0
〜Ｓ／Ａn のデータが順次読み出される。このカラム読
出しの間にさらに次のロウアドレスＲow Ａdd. が変化
して、上記と同様の過程が繰り返される。
【００８２】
【発明の効果】以上述べてきたように本発明による不揮
発性半導体記憶装置では、連続読出し動作において、ワ
ード線切替え時に要した無駄時間がなくなり、アドレス
で指定されたＮＡＮＤ列１ブロック分や全ワード線に関
してのメモリセルのデータが円滑に連続読出し可能とな
る。
発性半導体記憶装置では、連続読出し動作において、ワ
ード線切替え時に要した無駄時間がなくなり、アドレス
で指定されたＮＡＮＤ列１ブロック分や全ワード線に関
してのメモリセルのデータが円滑に連続読出し可能とな
る。
【図１】本発明の一実施形態の半導体記憶装置の構成を
示す図。
示す図。
【図２】同実施形態のメモリセルアレイの構成を示す
図。
図。
【図３】同実施形態のセンスアンプ部の構成を示す図。
【図４】同実施形態の連続読出し動作を示すタイミング
図。
図。
【図５】同実施形態の連続読出し動作を示すタイミング
図。
図。
【図６】同実施形態の連続読出し動作を示すタイミング
図。
図。
【図７】ＮＡＮＤセル型ＥＥＰＲＯＭに適用した実施の
形態のメモリセルアレイ構成を示す図。
形態のメモリセルアレイ構成を示す図。
【図８】同実施形態のセンスアンプの具体的構成例を示
す図。
す図。
【図９】共有センスアンプ方式を示す図。
【図１０】同実施形態の連続読出し動作を説明するため
のタイミング図。
のタイミング図。
【図１１】同実施形態の連続読出し動作を説明するため
のタイミング図。
のタイミング図。
【図１２】同実施形態の連続読出し動作を説明するため
のタイミング図。
のタイミング図。
【図１３】連続読出し制御信号／ＳＣＡＮを用いた実施
の形態の入力タイミング図。
の形態の入力タイミング図。
【図１４】カラムアドレスカウンタを内蔵した実施の形
態の構成を示す図。
態の構成を示す図。
【図１５】同実施形態の動作を説明するためのタイミン
グ図。
グ図。
【図１６】ロウアドレスラッチ回路を内蔵した実施の形
態の構成を示す図。
態の構成を示す図。
【図１７】図１６でカラムアドレスを外部入力とした実
施の形態の構成を示す図。
施の形態の構成を示す図。
【図１８】ロウアドレスシフトレジスタを内蔵した実施
の形態の構成を示す図。
の形態の構成を示す図。
【図１９】図１６および図１８の実施の形態の連続読出
し動作を説明するための図。
し動作を説明するための図。
【図２０】ロウアドレスカウンタを内蔵した実施の形態
の構成を示す図。
の構成を示す図。
【図２１】読出しモード切替えの別の方法を説明するた
めの図。
めの図。
【図２２】本発明でのタイミング制御回路の構成例を示
す図。
す図。
１…メモリセルアレイ、 ２…ロウデコーダ、 ３…センスアンプ／データラッチ、 ４…カラムデコーダ、 ５…ロウアドレスバッファ、 ６…カラムアドレスバッファ、 ７…Ｉ／Ｏセンスアンプ、 ８…データ出力バッファ、 ９…データ入力バッファ、 １０…論理制御回路、 １１…カラムアドレスカウンタ、 １２…ロウアドレスラッチ、 １３…シフトレジスタ。
フロントページの続き (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD01 AD05 AD06 AE05
Claims (4)
- 【請求項１】 互いに交差する複数本ずつのワード線と
ビット線が配設され、これらワード線とビット線の各交
差部に書替え可能な不揮発性メモリセルが配置されたメ
モリセルアレイと、 前記メモリセルアレイのワード線選択を行う手段と、 前記メモリセルアレイのビット線にビット線トランスフ
ァゲートを介して接続されたラッチ機能を持つセンスア
ンプ回路と、 前記センスアンプ回路とデータ入出力線との間に接続さ
れ、センスアンプ回路の出力を選択する選択ゲートと、 前記選択ゲートを制御して、前記メモリセルアレイのビ
ット線選択を行う手段と、 前記データ入出力線に接続されたデータ入出力バッファ
と、 複数組のロウアドレスを記憶しておくロウアドレス・ラ
ッチ回路とを備え、 前記ロウアドレス・ラッチ回路にラッチされているロウ
アドレスが順次取り込まれて前記ワード線選択を行う手
段に供給されることを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 ある特定のカラムアドレスで前記ロウア
ドレス・ラッチ回路にラッチされているロウアドレスが
取り込まれて前記ワード線選択を行う手段に供給される
ことを特徴とする請求項１記載の不揮発性半導体記憶装
置。 - 【請求項３】 互いに交差する複数本ずつのワード線と
ビット線が配設され、これらワード線とビット線の各交
差部に書替え可能な不揮発性メモリセルが配置されたメ
モリセルアレイと、 前記メモリセルアレイのワード線選択を行う手段と、 前記メモリセルアレイのビット線にビット線トランスフ
ァゲートを介して接続されたラッチ機能を持つセンスア
ンプ回路と、 前記センスアンプ回路とデータ入出力線との間に接続さ
れ、センスアンプ回路の出力を選択する選択ゲートと、 前記選択ゲートを制御して、前記メモリセルアレイのビ
ット線選択を行う手段と、 前記データ入出力線に接続されたデータ入出力バッファ
と、 外部ロウアドレスが入力され、前記複数本のワード線を
順次選択するための内部ロウアドレスを出力し、前記ワ
ード線選択を行う手段に供給するロウアドレス用シフト
レジスタ回路とを備えたことを特徴とする不揮発性半導
体記憶装置。 - 【請求項４】 互いに交差する複数本ずつのワード線と
ビット線が配設され、これらワード線とビット線の各交
差部に書替え可能な不揮発性メモリセルが配置されたメ
モリセルアレイと、 前記メモリセルアレイのワード線選択を行う手段と、 前記メモリセルアレイのビット線にビット線トランスフ
ァゲートを介して接続されたラッチ機能を持つセンスア
ンプ回路と、 前記センスアンプ回路とデータ入出力線との間に接続さ
れ、センスアンプ回路の出力を選択する選択ゲートと、 前記選択ゲートを制御して、前記メモリセルアレイのビ
ット線選択を行う手段と、 前記データ入出力線に接続されたデータ入出力バッファ
と、 外部ロウアドレスが入力され、前記複数本のワード線を
順次選択するための内部ロウアドレスを出力し、前記ワ
ード線選択を行う手段に供給するロウアドレスカウンタ
とを備えたことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188486A JP3540777B2 (ja) | 2001-06-21 | 2001-06-21 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188486A JP3540777B2 (ja) | 2001-06-21 | 2001-06-21 | 不揮発性半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18126791A Division JP3323868B2 (ja) | 1991-07-22 | 1991-07-22 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001357689A true JP2001357689A (ja) | 2001-12-26 |
| JP3540777B2 JP3540777B2 (ja) | 2004-07-07 |
Family
ID=19027579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001188486A Expired - Fee Related JP3540777B2 (ja) | 2001-06-21 | 2001-06-21 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3540777B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034083A (ja) * | 2006-06-30 | 2008-02-14 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| JP2010003389A (ja) * | 2008-06-23 | 2010-01-07 | Elpida Memory Inc | 半導体記憶装置および半導体記憶装置の試験方法 |
| JP2018163440A (ja) * | 2017-03-24 | 2018-10-18 | 東芝メモリ株式会社 | メモリシステム |
| CN112579002A (zh) * | 2020-12-14 | 2021-03-30 | 北京北大众志微系统科技有限责任公司 | 一种在位线结构中设置有传输门的sram及存取提升方法 |
-
2001
- 2001-06-21 JP JP2001188486A patent/JP3540777B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034083A (ja) * | 2006-06-30 | 2008-02-14 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| JP2010003389A (ja) * | 2008-06-23 | 2010-01-07 | Elpida Memory Inc | 半導体記憶装置および半導体記憶装置の試験方法 |
| JP2018163440A (ja) * | 2017-03-24 | 2018-10-18 | 東芝メモリ株式会社 | メモリシステム |
| CN112579002A (zh) * | 2020-12-14 | 2021-03-30 | 北京北大众志微系统科技有限责任公司 | 一种在位线结构中设置有传输门的sram及存取提升方法 |
| CN112579002B (zh) * | 2020-12-14 | 2024-02-13 | 北京北大众志微系统科技有限责任公司 | 一种在位线结构中设置有传输门的sram及存取提升方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3540777B2 (ja) | 2004-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3210355B2 (ja) | 不揮発性半導体記憶装置 | |
| US6717857B2 (en) | Non-volatile semiconductor memory device with cache function and program, read, and page copy-back operations thereof | |
| US7539059B2 (en) | Selective bit line precharging in non volatile memory | |
| US7353326B2 (en) | Flash memory device supporting cache read operation | |
| JP3098189B2 (ja) | 不揮発性半導体メモリのデータ読出回路 | |
| JP3865520B2 (ja) | ビットライン放電回路を有する読出専用メモリ装置及びデータ読出方法 | |
| JP2000090680A (ja) | 不揮発性半導体記憶装置 | |
| JP2003331591A (ja) | 半導体メモリ装置 | |
| JP6088201B2 (ja) | 半導体装置 | |
| US6147910A (en) | Parallel read and verify for floating gate memory device | |
| CN100449649C (zh) | 只读存储器设备 | |
| US7317647B2 (en) | Noise suppression in memory device sensing | |
| US6104635A (en) | Non-volatile memory device readable write data latch, and internal control thereof | |
| JP3615009B2 (ja) | 半導体記憶装置 | |
| JPH065085A (ja) | 不揮発性半導体記憶装置 | |
| JP3540777B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3581170B2 (ja) | 半導体記憶装置 | |
| JP3323868B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4012144B2 (ja) | 半導体記憶装置 | |
| JP3762416B2 (ja) | 不揮発性半導体記憶装置 | |
| US7042779B2 (en) | Method and apparatus for reducing leakage current in a read only memory device using pre-charged sub-arrays | |
| JP3727864B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3204799B2 (ja) | 半導体メモリ装置 | |
| JP3667821B2 (ja) | 不揮発性半導体メモリ | |
| JPH10261295A (ja) | 不揮発性半導体記憶装置及びその消去方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040323 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040325 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |