JP2001007114A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】埋め込み銅配線を形成する際、ディッシングや
エロージョンの発生を防止し、配線抵抗値の上昇および
配線抵抗値のばらつきを防止すること。 【解決手段】絶縁膜３中の凹部にバリアメタル膜を介し
て銅膜が埋め込まれてなる銅配線層７を備えた半導体装
置において、銅配線層７のライン／スペース比を４．５
以下、配線占有率を１０〜６０％とする。
エロージョンの発生を防止し、配線抵抗値の上昇および
配線抵抗値のばらつきを防止すること。 【解決手段】絶縁膜３中の凹部にバリアメタル膜を介し
て銅膜が埋め込まれてなる銅配線層７を備えた半導体装
置において、銅配線層７のライン／スペース比を４．５
以下、配線占有率を１０〜６０％とする。
Description
【０００１】
【発明の属する技術分野】本発明は、銅配線を有する半
導体装置およびその製造方法に関するものである。
導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】近年における半導体装置の高集積化に伴
う配線層の低抵抗化への要請から、配線層材料として、
エレクトロマイグレーション耐性の高い銅が広く用いら
れるようになってきた。ところが配線材料として銅を用
いる場合、ＲＩＥ（反応性イオンエッチング）による異
方性エッチングが困難であるため、通常、化学的機械的
研磨（Chemical Mechanical Polishing ;CMP）を利用
したダマシンプロセスが採用される。以下、ＣＭＰを用
いた従来の銅配線の形成方法について、図１６を参照し
て説明する。
う配線層の低抵抗化への要請から、配線層材料として、
エレクトロマイグレーション耐性の高い銅が広く用いら
れるようになってきた。ところが配線材料として銅を用
いる場合、ＲＩＥ（反応性イオンエッチング）による異
方性エッチングが困難であるため、通常、化学的機械的
研磨（Chemical Mechanical Polishing ;CMP）を利用
したダマシンプロセスが採用される。以下、ＣＭＰを用
いた従来の銅配線の形成方法について、図１６を参照し
て説明する。
【０００３】まず図１６（ａ）に示すように、シリコン
基板１上にシリコン窒化膜２（膜厚１００ｎｍ）および
シリコン酸化膜３（膜厚１０００ｎｍ）をこの順で形成
し、ついでシリコン酸化膜３中にシリコン窒化膜２に到
達する複数の凹部をドライエッチングにより形成する。
基板１上にシリコン窒化膜２（膜厚１００ｎｍ）および
シリコン酸化膜３（膜厚１０００ｎｍ）をこの順で形成
し、ついでシリコン酸化膜３中にシリコン窒化膜２に到
達する複数の凹部をドライエッチングにより形成する。
【０００４】次に図１６（ｂ）に示すように、全面にＴ
ａおよびＴａＮからなるバリアメタル膜４をスパッタリ
ング法により堆積する。膜厚は２０ｎｍとする。つづい
てこの上に、銅めっきを成長させるための銅からなるシ
ード金属膜をスパッタリング法により堆積する（不図
示）。つづいて基板を硫酸銅水溶液に浸漬して電解めっ
き法により銅膜５を形成し、その後、アニールを行う。
銅膜５の膜厚は平坦部で９００ｎｍ程度とする。この状
態を図１６（ｂ）に示す。
ａおよびＴａＮからなるバリアメタル膜４をスパッタリ
ング法により堆積する。膜厚は２０ｎｍとする。つづい
てこの上に、銅めっきを成長させるための銅からなるシ
ード金属膜をスパッタリング法により堆積する（不図
示）。つづいて基板を硫酸銅水溶液に浸漬して電解めっ
き法により銅膜５を形成し、その後、アニールを行う。
銅膜５の膜厚は平坦部で９００ｎｍ程度とする。この状
態を図１６（ｂ）に示す。
【０００５】次にＣＭＰにより銅膜５を研磨して基板表
面を平坦化する。ＣＭＰは、通常、図１７に示すような
研磨装置を用いて行う。図中、ウエハ１０とは、上述の
ようにして基板１表面に成膜がなされたものをいう。ウ
エハ１０は、ウエハキャリア１１下面に設置される。ウ
エハ１０の成膜面を研磨パッド１２に接触させながら、
ウエハキャリア１１と研磨パッド１２の両方を一定速度
で回転させる。ウエハ１０と研磨パッド１２の間には、
ポンプ１５により供給口１３から研磨液１４が供給され
る。研磨液１４としては、一般に、アルミナ粒子やシリ
カ粒子等の研磨材を分散させたスラリーが使用される。
面を平坦化する。ＣＭＰは、通常、図１７に示すような
研磨装置を用いて行う。図中、ウエハ１０とは、上述の
ようにして基板１表面に成膜がなされたものをいう。ウ
エハ１０は、ウエハキャリア１１下面に設置される。ウ
エハ１０の成膜面を研磨パッド１２に接触させながら、
ウエハキャリア１１と研磨パッド１２の両方を一定速度
で回転させる。ウエハ１０と研磨パッド１２の間には、
ポンプ１５により供給口１３から研磨液１４が供給され
る。研磨液１４としては、一般に、アルミナ粒子やシリ
カ粒子等の研磨材を分散させたスラリーが使用される。
【０００６】バリアメタル膜４露出後（図１６
（ｃ））、さらに研磨を続け、図１６（ｄ）に示す状態
とし、埋め込み銅配線を完成する。
（ｃ））、さらに研磨を続け、図１６（ｄ）に示す状態
とし、埋め込み銅配線を完成する。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
技術のプロセスを行った場合、ディッシングおよびエロ
ージョンと呼ばれる現象が発生し、配線抵抗値が上昇す
るとともに抵抗値がばらつくという問題が生じやすかっ
た。これについて、以下、詳細に説明する。
技術のプロセスを行った場合、ディッシングおよびエロ
ージョンと呼ばれる現象が発生し、配線抵抗値が上昇す
るとともに抵抗値がばらつくという問題が生じやすかっ
た。これについて、以下、詳細に説明する。
【０００８】まず、ディッシングについて説明する。図
１６（ｃ）のＣＭＰ工程においては、シリコン酸化膜３
上のバリアメタル膜４が残存しないように研磨時間を充
分にとる必要がある。ここで、バリアメタル膜４と比較
して銅膜５の研磨速度はきわめて大きく、たとえばバリ
アメタル膜として一般的に使用されるＴａ系金属と比較
すると銅のＣＭＰ研磨速度は、通常、３０倍以上とな
る。このため図１６（ｃ）のようにバリアメタル膜４が
露出した後の工程において銅膜５の研磨がバリアメタル
膜４の研磨よりも過剰に進行し、図１９のように銅膜５
の中央部が凹んだ形状となる。この現象をディッシング
（Ｄｉｓｈｉｎｇ）という。絶縁膜３上のバリアメタル
膜４はほぼ完全に除去しなければならないため、一定程
度のオーバー研磨を行う必要があることから、通常、一
定程度のディッシングが生じることとなる。このような
銅膜のディッシングが生じると、局所的に配線抵抗が増
加するという問題が発生する。また、エレクトロマイグ
レーションを引き起こし、素子の信頼性を損なう場合も
ある。
１６（ｃ）のＣＭＰ工程においては、シリコン酸化膜３
上のバリアメタル膜４が残存しないように研磨時間を充
分にとる必要がある。ここで、バリアメタル膜４と比較
して銅膜５の研磨速度はきわめて大きく、たとえばバリ
アメタル膜として一般的に使用されるＴａ系金属と比較
すると銅のＣＭＰ研磨速度は、通常、３０倍以上とな
る。このため図１６（ｃ）のようにバリアメタル膜４が
露出した後の工程において銅膜５の研磨がバリアメタル
膜４の研磨よりも過剰に進行し、図１９のように銅膜５
の中央部が凹んだ形状となる。この現象をディッシング
（Ｄｉｓｈｉｎｇ）という。絶縁膜３上のバリアメタル
膜４はほぼ完全に除去しなければならないため、一定程
度のオーバー研磨を行う必要があることから、通常、一
定程度のディッシングが生じることとなる。このような
銅膜のディッシングが生じると、局所的に配線抵抗が増
加するという問題が発生する。また、エレクトロマイグ
レーションを引き起こし、素子の信頼性を損なう場合も
ある。
【０００９】次にエロージョンについて説明する。上述
のように図１６（ｃ）のＣＭＰ工程では一定のオーバー
研磨時間をとる必要がある。ここで、バリアメタル膜４
やシリコン酸化膜３と比較して銅膜５の研磨速度はきわ
めて大きく、銅めっき膜の研磨がより速く進行する。こ
のためバリアメタル膜４露出後のＣＭＰ工程においては
配線密集部と配線孤立部とでＣＭＰの進行速度が異なっ
てくる。すなわち、銅膜５の埋め込み部が多く存在する
配線密集部では、銅膜５の埋め込み部があまり存在しな
い配線孤立部に比べ、バリアメタル膜４やシリコン酸化
膜３に加わる圧力が相対的に高くなる。このため配線密
集部でＣＭＰが過剰に進行し、図１６（ｄ）のように表
面が凹んでしまうのである。この現象をエロージョン
（Ｅｒｏｓｉｏｎ）という。
のように図１６（ｃ）のＣＭＰ工程では一定のオーバー
研磨時間をとる必要がある。ここで、バリアメタル膜４
やシリコン酸化膜３と比較して銅膜５の研磨速度はきわ
めて大きく、銅めっき膜の研磨がより速く進行する。こ
のためバリアメタル膜４露出後のＣＭＰ工程においては
配線密集部と配線孤立部とでＣＭＰの進行速度が異なっ
てくる。すなわち、銅膜５の埋め込み部が多く存在する
配線密集部では、銅膜５の埋め込み部があまり存在しな
い配線孤立部に比べ、バリアメタル膜４やシリコン酸化
膜３に加わる圧力が相対的に高くなる。このため配線密
集部でＣＭＰが過剰に進行し、図１６（ｄ）のように表
面が凹んでしまうのである。この現象をエロージョン
（Ｅｒｏｓｉｏｎ）という。
【００１０】上記のようにエロージョンが発生すると基
板表面の平坦性が悪化する。平坦性の悪化は多層構造と
した場合にさらに顕著となり、配線部の短絡等が生じる
等の問題を引き起こす。また埋め込み配線を形成した場
合においては、断面積が小さくなり配線抵抗が大きくな
るという問題がある。
板表面の平坦性が悪化する。平坦性の悪化は多層構造と
した場合にさらに顕著となり、配線部の短絡等が生じる
等の問題を引き起こす。また埋め込み配線を形成した場
合においては、断面積が小さくなり配線抵抗が大きくな
るという問題がある。
【００１１】以上のようにディッシングやエロージョン
は金属とバリアメタル膜あるいは絶縁膜との研磨速度の
差に起因して発生するが、実際の製造プロセスにおいて
は、これ以外のプロセス上の要因によって一層促進され
る。この点について以下、説明する。
は金属とバリアメタル膜あるいは絶縁膜との研磨速度の
差に起因して発生するが、実際の製造プロセスにおいて
は、これ以外のプロセス上の要因によって一層促進され
る。この点について以下、説明する。
【００１２】図１８は、研磨液を供給したときのウエハ
表面の状態を示す図である。ウエハと研磨パッドは同程
度の速度で同方向に回転している。このような状態で研
磨を行うと、ウエハの外周部は内周部に比べ周速度が大
きいため、単位時間当たりにより多くのパッド面と接す
ることとなる。このため外周部の方が内周部よりも研磨
が過剰に進行しやすくなる。また、ウエハ表面の研磨液
の分布についても外周部と内周部で不均一が生じる。研
磨パッドに滴下された研磨液はウエハ外周部から内周部
に向かって移動しウエハ全面に行き渡っていくが、この
過程を考慮すると、研磨液の時間平均濃度は外周部の方
が内周部よりも高くなる。このことも外周部の方が内周
部よりも研磨が過剰に進行させる要因となる。さらに、
表面に金属膜や絶縁膜が形成されたウエハは、これらの
膜の形成された面の側に反った状態となる。このため研
磨に際しウエハを研磨パッド１２に押しつけたとき、反
りが一定程度残存し、外周部がより研磨されやすくな
る。
表面の状態を示す図である。ウエハと研磨パッドは同程
度の速度で同方向に回転している。このような状態で研
磨を行うと、ウエハの外周部は内周部に比べ周速度が大
きいため、単位時間当たりにより多くのパッド面と接す
ることとなる。このため外周部の方が内周部よりも研磨
が過剰に進行しやすくなる。また、ウエハ表面の研磨液
の分布についても外周部と内周部で不均一が生じる。研
磨パッドに滴下された研磨液はウエハ外周部から内周部
に向かって移動しウエハ全面に行き渡っていくが、この
過程を考慮すると、研磨液の時間平均濃度は外周部の方
が内周部よりも高くなる。このことも外周部の方が内周
部よりも研磨が過剰に進行させる要因となる。さらに、
表面に金属膜や絶縁膜が形成されたウエハは、これらの
膜の形成された面の側に反った状態となる。このため研
磨に際しウエハを研磨パッド１２に押しつけたとき、反
りが一定程度残存し、外周部がより研磨されやすくな
る。
【００１３】以上のように、プロセス上の要因によって
外周部の方が内周部よりも研磨が過剰に進行しやすくな
るため、ウエハ面内の全体について平坦化を完了させる
にはオーバー研磨時間をより長くとらざるを得ないこと
となる。このためディッシングやエロージョンがより顕
著になるのである。
外周部の方が内周部よりも研磨が過剰に進行しやすくな
るため、ウエハ面内の全体について平坦化を完了させる
にはオーバー研磨時間をより長くとらざるを得ないこと
となる。このためディッシングやエロージョンがより顕
著になるのである。
【００１４】このようにディッシングやエロージョンが
顕著になると、銅配線の膜厚が現象して配線抵抗が上昇
する。また、各銅配線の膜厚の相違が大きくなり、配線
抵抗値がばらつくこととなる。この膜厚の相違は、特に
ウエハ外周部と内周部において顕著となる。
顕著になると、銅配線の膜厚が現象して配線抵抗が上昇
する。また、各銅配線の膜厚の相違が大きくなり、配線
抵抗値がばらつくこととなる。この膜厚の相違は、特に
ウエハ外周部と内周部において顕著となる。
【００１５】銅配線を形成するためには、ＣＭＰを利用
したいわゆるダマシンプロセスによるのが一般的である
が、その際、上述したディッシングやエロージョンの発
生を防止することが重要な技術的課題となっている。か
かる技術的課題を解決するべく、ＣＭＰプロセスの改
良、特に研磨液の選択や研磨終点の検出方法等に関し種
々の検討がなされてきた。しかしながら、これらの方法
ではディッシングやエロージョンを十分に防止すること
は困難であった。
したいわゆるダマシンプロセスによるのが一般的である
が、その際、上述したディッシングやエロージョンの発
生を防止することが重要な技術的課題となっている。か
かる技術的課題を解決するべく、ＣＭＰプロセスの改
良、特に研磨液の選択や研磨終点の検出方法等に関し種
々の検討がなされてきた。しかしながら、これらの方法
ではディッシングやエロージョンを十分に防止すること
は困難であった。
【００１６】本発明は上記事情に鑑みてなされたもので
あり、埋め込み銅配線を形成する際、ディッシングやエ
ロージョンの発生を防止し、配線抵抗値の上昇および配
線抵抗値のばらつきを防止することを課題とする。
あり、埋め込み銅配線を形成する際、ディッシングやエ
ロージョンの発生を防止し、配線抵抗値の上昇および配
線抵抗値のばらつきを防止することを課題とする。
【００１７】
【課題を解決するための手段】従来、ディッシングやエ
ロージョンの対策は、主としてＣＭＰプロセスの改良と
いう観点からなされてきた。これに対し、本発明は、銅
配線の平面方向のレイアウトを制御することにより、デ
ィッシングやエロージョンを防止するものである。配線
のレイアウトの工夫によりディッシングやエロージョン
を防止するという検討はこれまでほとんどなされてこな
かったが、本発明者の検討によれば、配線占有率やライ
ン／スペース比を従来の配線設計とは異なる領域の値に
設定することによりディッシングやエロージョンを効果
的に防止できることが明らかになった。本発明はかかる
知見に基づきなされたものである。以下、本発明の構成
および作用について説明する。
ロージョンの対策は、主としてＣＭＰプロセスの改良と
いう観点からなされてきた。これに対し、本発明は、銅
配線の平面方向のレイアウトを制御することにより、デ
ィッシングやエロージョンを防止するものである。配線
のレイアウトの工夫によりディッシングやエロージョン
を防止するという検討はこれまでほとんどなされてこな
かったが、本発明者の検討によれば、配線占有率やライ
ン／スペース比を従来の配線設計とは異なる領域の値に
設定することによりディッシングやエロージョンを効果
的に防止できることが明らかになった。本発明はかかる
知見に基づきなされたものである。以下、本発明の構成
および作用について説明する。
【００１８】本発明によれば、絶縁膜中の凹部にバリア
メタル膜を介して銅配線が埋め込まれてなる配線層を備
えた半導体装置であって、該配線層の配線占有率が１０
〜６０％であることを特徴とする半導体装置が提供され
る。
メタル膜を介して銅配線が埋め込まれてなる配線層を備
えた半導体装置であって、該配線層の配線占有率が１０
〜６０％であることを特徴とする半導体装置が提供され
る。
【００１９】また本発明によれば、素子形成領域を含む
半導体基板上に絶縁膜を成膜した後、該素子形成領域内
の絶縁膜に凹部を形成する工程と、該凹部の内部にバリ
アメタル膜を成膜した後、該凹部を埋め込むように銅膜
を形成する工程と、、化学的機械的研磨により該凹部以
外の領域に形成された銅膜を除去して銅配線を形成する
工程とを含む半導体装置の製造方法であって、前記素子
形成領域における前記銅配線の配線占有率を１０〜６０
％とすることを特徴とする半導体装置の製造方法が提供
される。
半導体基板上に絶縁膜を成膜した後、該素子形成領域内
の絶縁膜に凹部を形成する工程と、該凹部の内部にバリ
アメタル膜を成膜した後、該凹部を埋め込むように銅膜
を形成する工程と、、化学的機械的研磨により該凹部以
外の領域に形成された銅膜を除去して銅配線を形成する
工程とを含む半導体装置の製造方法であって、前記素子
形成領域における前記銅配線の配線占有率を１０〜６０
％とすることを特徴とする半導体装置の製造方法が提供
される。
【００２０】従来の銅配線を含む半導体装置は、高集積
化の観点から、配線占有率を高める方向で開発が進めら
れてきた。これに対し、本発明においては配線占有率を
１０〜６０％と低い値に設定している。このため、配線
層をＣＭＰを利用したプロセスで形成した場合において
も、ディッシングやエロージョンを効果的に防止でき
る。ＣＭＰプロセスは、エッチング困難な銅を比較的簡
便な工程でパターニングすることができ、銅配線を形成
する上で種々の利点を有する。本発明の半導体装置の製
造方法は、かかるＣＭＰプロセスの有するディッシング
およびエロージョンの課題を解決するものであり、高品
質および高生産性のプロセスを実現できる。また本発明
の半導体装置は、配線占有率を上記範囲に設定した特定
の構造を有するため、銅配線を形成する上で有利なＣＭ
Ｐプロセスを利用した場合にもディッシングやエロージ
ョンの発生が少なく、抵抗値が安定し、また、生産性も
良好である。
化の観点から、配線占有率を高める方向で開発が進めら
れてきた。これに対し、本発明においては配線占有率を
１０〜６０％と低い値に設定している。このため、配線
層をＣＭＰを利用したプロセスで形成した場合において
も、ディッシングやエロージョンを効果的に防止でき
る。ＣＭＰプロセスは、エッチング困難な銅を比較的簡
便な工程でパターニングすることができ、銅配線を形成
する上で種々の利点を有する。本発明の半導体装置の製
造方法は、かかるＣＭＰプロセスの有するディッシング
およびエロージョンの課題を解決するものであり、高品
質および高生産性のプロセスを実現できる。また本発明
の半導体装置は、配線占有率を上記範囲に設定した特定
の構造を有するため、銅配線を形成する上で有利なＣＭ
Ｐプロセスを利用した場合にもディッシングやエロージ
ョンの発生が少なく、抵抗値が安定し、また、生産性も
良好である。
【００２１】また本発明によれば、絶縁膜中の凹部にバ
リアメタル膜を介して銅配線が埋め込まれてなる配線層
を備えた半導体装置であって、該配線層は、複数の銅配
線が一方向に１００μｍ以上にわたって延在するように
形成された配線領域を含み、該配線領域における銅配線
のライン／スペース比の平均値が４．５以下であること
を特徴とする半導体装置が提供される。
リアメタル膜を介して銅配線が埋め込まれてなる配線層
を備えた半導体装置であって、該配線層は、複数の銅配
線が一方向に１００μｍ以上にわたって延在するように
形成された配線領域を含み、該配線領域における銅配線
のライン／スペース比の平均値が４．５以下であること
を特徴とする半導体装置が提供される。
【００２２】また本発明によれば、素子形成領域を含む
半導体基板上に絶縁膜を成膜した後、該素子形成領域内
の所定の配線領域に、一方向に１００μｍ以上にわたっ
て延在する複数の凹部を形成する工程と、該凹部の内部
にバリアメタル膜を成膜した後、凹部を埋め込むように
銅膜を形成する工程と、化学的機械的研磨により前記凹
部以外の領域に形成された銅膜を除去して複数の銅配線
を形成する工程とを含む半導体装置の製造方法であっ
て、前記配線領域におけるライン／スペース比の平均値
を４．５以下とすることを特徴とする半導体装置の製造
方法が提供される。
半導体基板上に絶縁膜を成膜した後、該素子形成領域内
の所定の配線領域に、一方向に１００μｍ以上にわたっ
て延在する複数の凹部を形成する工程と、該凹部の内部
にバリアメタル膜を成膜した後、凹部を埋め込むように
銅膜を形成する工程と、化学的機械的研磨により前記凹
部以外の領域に形成された銅膜を除去して複数の銅配線
を形成する工程とを含む半導体装置の製造方法であっ
て、前記配線領域におけるライン／スペース比の平均値
を４．５以下とすることを特徴とする半導体装置の製造
方法が提供される。
【００２３】一般に、配線層は、複数の銅配線が一方向
に１００μｍ以上にわたって延在するように形成された
配線領域（以下、領域（ａ）とよぶ）と、複数の銅配線
が二以上の方向に延在するように形成された領域（以
下、領域（ｂ）とよぶ）とを含む形態で形成されること
が多い。上記発明は、このうちの領域（ａ）について設
計基準を設けたものである。本発明者の検討によれば、
複数の銅配線が一方向に１００μｍ以上にわたって延在
するように形成された領域（ａ）に注目し、この領域に
ついて独自の設計基準を設ければ、一層効果的にディッ
シングやエロージョンを効果的に防止できることが明ら
かになった。上記発明は、かかる知見に基づきなされた
ものである。
に１００μｍ以上にわたって延在するように形成された
配線領域（以下、領域（ａ）とよぶ）と、複数の銅配線
が二以上の方向に延在するように形成された領域（以
下、領域（ｂ）とよぶ）とを含む形態で形成されること
が多い。上記発明は、このうちの領域（ａ）について設
計基準を設けたものである。本発明者の検討によれば、
複数の銅配線が一方向に１００μｍ以上にわたって延在
するように形成された領域（ａ）に注目し、この領域に
ついて独自の設計基準を設ければ、一層効果的にディッ
シングやエロージョンを効果的に防止できることが明ら
かになった。上記発明は、かかる知見に基づきなされた
ものである。
【００２４】図１は領域（ａ）における配線のレイアウ
トの一例を示す図である。シリコン基板１上にシリコン
窒化膜を介して配線層が形成されている。配線層は、シ
リコン酸化膜３中に複数の銅配線７が設けられた構成と
なっている。銅配線７は、それぞれ平行に、一方向に１
００μｍ以上にわたって延在するように形成されてい
る。なお、実際には、銅配線７と絶縁膜３の間にバリア
メタル膜が介在するが、図では省略されている。このよ
うな配置を有する領域（ａ）は、通常、メモリセルにお
けるセル内領域やＣＰＵ等のロジック系ＩＣにおけるコ
ア領域の主要部分を構成する。
トの一例を示す図である。シリコン基板１上にシリコン
窒化膜を介して配線層が形成されている。配線層は、シ
リコン酸化膜３中に複数の銅配線７が設けられた構成と
なっている。銅配線７は、それぞれ平行に、一方向に１
００μｍ以上にわたって延在するように形成されてい
る。なお、実際には、銅配線７と絶縁膜３の間にバリア
メタル膜が介在するが、図では省略されている。このよ
うな配置を有する領域（ａ）は、通常、メモリセルにお
けるセル内領域やＣＰＵ等のロジック系ＩＣにおけるコ
ア領域の主要部分を構成する。
【００２５】一方、図２は領域（ｂ）における配線のレ
イアウトの一例を示す図である。この配線層は、配線幅
の広い主配線７ａ（ＶDDとＶSS）と、主配線からトラン
ジスタの拡散層８に導く副配線７ｂとを含んでおり、複
数の銅配線が縦方向および横方向に配置されている。な
お、領域（ｂ）内には銅配線が一方向に延在する部分も
存在するが、その長さは２０μｍ以下の値であり、これ
は領域（ａ）とは異なるものである。
イアウトの一例を示す図である。この配線層は、配線幅
の広い主配線７ａ（ＶDDとＶSS）と、主配線からトラン
ジスタの拡散層８に導く副配線７ｂとを含んでおり、複
数の銅配線が縦方向および横方向に配置されている。な
お、領域（ｂ）内には銅配線が一方向に延在する部分も
存在するが、その長さは２０μｍ以下の値であり、これ
は領域（ａ）とは異なるものである。
【００２６】
【発明の実施の形態】本発明における配線層は、絶縁膜
中の凹部にバリアメタル膜を介して銅配線が埋め込まれ
た構成を有している。ここで、絶縁膜としては、従来か
ら用いられてきているシリコン酸化膜の他に、デバイス
をより高速化するため、低誘電率の膜材料を利用するこ
とができる。例えば、ベンゾシクロブテン（ＢＣＢ）
膜、パリレン（Ｐａｒｙｌｅｎｅ）−Ｎ膜、サイトップ
（ＣＹＴＯＰ）膜などの有機膜、ゼロゲル（Ｘｅｒｏｇ
ｅｌ）膜、ＨＳＱ（Hydrogen Silisesquioxane）膜など
の無機膜、ＨＭＯ(Hydrogen peroxide (H2O2) / Methyl
silane-based CVD)膜などの有機無機複合膜がある。そ
のなかでも、ＨＳＱ膜（ｋ＝２．８〜３．２）は性能が
より安定し、好適に用いられる。また、本発明における
バリアメタル膜とは、接続孔内に埋め込まれた金属の拡
散を防止する機能を有する膜をいう。バリアメタル膜を
構成する材料としては、たとえば、Ｔｉ、ＴｉＮ、Ｔｉ
ＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉ
Ｎ等が挙げられる。このうち、銅の拡散をより効果的に
防止できる、Ｔａ、ＴａＮ、またはＴａＳｉＮが好まし
く用いられる。バリアメタル膜は、たとえば上記のよう
な材料からなる、単一膜または二以上の膜からなる構成
とする。
中の凹部にバリアメタル膜を介して銅配線が埋め込まれ
た構成を有している。ここで、絶縁膜としては、従来か
ら用いられてきているシリコン酸化膜の他に、デバイス
をより高速化するため、低誘電率の膜材料を利用するこ
とができる。例えば、ベンゾシクロブテン（ＢＣＢ）
膜、パリレン（Ｐａｒｙｌｅｎｅ）−Ｎ膜、サイトップ
（ＣＹＴＯＰ）膜などの有機膜、ゼロゲル（Ｘｅｒｏｇ
ｅｌ）膜、ＨＳＱ（Hydrogen Silisesquioxane）膜など
の無機膜、ＨＭＯ(Hydrogen peroxide (H2O2) / Methyl
silane-based CVD)膜などの有機無機複合膜がある。そ
のなかでも、ＨＳＱ膜（ｋ＝２．８〜３．２）は性能が
より安定し、好適に用いられる。また、本発明における
バリアメタル膜とは、接続孔内に埋め込まれた金属の拡
散を防止する機能を有する膜をいう。バリアメタル膜を
構成する材料としては、たとえば、Ｔｉ、ＴｉＮ、Ｔｉ
ＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉ
Ｎ等が挙げられる。このうち、銅の拡散をより効果的に
防止できる、Ｔａ、ＴａＮ、またはＴａＳｉＮが好まし
く用いられる。バリアメタル膜は、たとえば上記のよう
な材料からなる、単一膜または二以上の膜からなる構成
とする。
【００２７】本発明における配線層とは、絶縁膜中に銅
配線が埋め込まれた層をいう。ここで「層」とは、同一
工程で形成される銅配線を含む層をいう。たとえば図６
（ｄ）には、銅配線が４箇所に埋め込まれた断面形状が
示されているが、これらの銅配線を含む層が、本発明に
いう配線層に相当する。また、図３は多層配線の一例を
示す断面模式図であるが、図中、最下層配線層２５、第
２配線層２６、第３配線層２７、第４配線層２８、第５
配線層２９はいずれも絶縁膜中に銅配線が埋め込まれた
形態を有しており、それぞれが本発明にいう「配線層」
に該当する。
配線が埋め込まれた層をいう。ここで「層」とは、同一
工程で形成される銅配線を含む層をいう。たとえば図６
（ｄ）には、銅配線が４箇所に埋め込まれた断面形状が
示されているが、これらの銅配線を含む層が、本発明に
いう配線層に相当する。また、図３は多層配線の一例を
示す断面模式図であるが、図中、最下層配線層２５、第
２配線層２６、第３配線層２７、第４配線層２８、第５
配線層２９はいずれも絶縁膜中に銅配線が埋め込まれた
形態を有しており、それぞれが本発明にいう「配線層」
に該当する。
【００２８】本発明における配線占有率とは、上記のよ
うに定義された配線層の上面全体の面積に対する銅配線
の面積比率をいう。たとえば図１（ａ）は、図１（ｂ）
の配線層上面を上から見た上面図であるが、この図１
（ａ）において、全体を囲う矩形の面積に対する斜線部
の面積の占める割合が、配線占有率となる。本発明にお
いては、配線層の全体の配線占有率が、好ましくは６０
％以下、さらに好ましくは５０％以下とする。これによ
り、ディッシングやエロージョンを防止でき、配線抵抗
の上昇および配線抵抗値のばらつきを低減できる。ま
た、配線占有率の下限については、配線密度の極端な減
少を避けるため、１０％以上とすることが望ましい。図
４は、配線占有率の異なる複数の配線層について配線膜
厚と配線抵抗のばらつきの関係を求めた図である。図中
の６０、７０、８０および９０％の数値は、配線占有率
を示す。図に示された結果から、配線膜厚にかかわらず
配線抵抗のばらつきに対して要求される１０％の水準を
満たすためには、配線占有率を６０％以下とすればよい
ことがわかる。また、後述するように、寄生容量低減の
観点より配線膜厚は３５０ｎｍ、あるいは３００ｎｍ以
下とすることが望まれるが、このような膜厚とした場合
において配線抵抗ばらつきを１０％以下とするために
は、配線占有率を６０％以下とすればよいことがわか
る。
うに定義された配線層の上面全体の面積に対する銅配線
の面積比率をいう。たとえば図１（ａ）は、図１（ｂ）
の配線層上面を上から見た上面図であるが、この図１
（ａ）において、全体を囲う矩形の面積に対する斜線部
の面積の占める割合が、配線占有率となる。本発明にお
いては、配線層の全体の配線占有率が、好ましくは６０
％以下、さらに好ましくは５０％以下とする。これによ
り、ディッシングやエロージョンを防止でき、配線抵抗
の上昇および配線抵抗値のばらつきを低減できる。ま
た、配線占有率の下限については、配線密度の極端な減
少を避けるため、１０％以上とすることが望ましい。図
４は、配線占有率の異なる複数の配線層について配線膜
厚と配線抵抗のばらつきの関係を求めた図である。図中
の６０、７０、８０および９０％の数値は、配線占有率
を示す。図に示された結果から、配線膜厚にかかわらず
配線抵抗のばらつきに対して要求される１０％の水準を
満たすためには、配線占有率を６０％以下とすればよい
ことがわかる。また、後述するように、寄生容量低減の
観点より配線膜厚は３５０ｎｍ、あるいは３００ｎｍ以
下とすることが望まれるが、このような膜厚とした場合
において配線抵抗ばらつきを１０％以下とするために
は、配線占有率を６０％以下とすればよいことがわか
る。
【００２９】本発明におけるライン／スペース比とは、
配線幅を隣接配線間距離（配線間隔）で除した値をい
う。たとえば図１において、ＬをＳで除した値をいう。
同一ＩＣ上にはライン／スペース比の異なる数種類の配
線が形成される場合もある。なお、ライン／スペース比
の異なる２種類の配線領域が隣接して設けられた場合
は、各配線領域についてそれぞれライン／スペース比を
求めるものとし、各配線領域の境界部分における値は無
視するものとする。
配線幅を隣接配線間距離（配線間隔）で除した値をい
う。たとえば図１において、ＬをＳで除した値をいう。
同一ＩＣ上にはライン／スペース比の異なる数種類の配
線が形成される場合もある。なお、ライン／スペース比
の異なる２種類の配線領域が隣接して設けられた場合
は、各配線領域についてそれぞれライン／スペース比を
求めるものとし、各配線領域の境界部分における値は無
視するものとする。
【００３０】本発明において、複数の銅配線が一方向に
１００μｍ以上にわたって延在するように形成された配
線領域（領域（ａ））を含む場合は、この領域について
独自に設計基準を設けることが望ましい。すなわち、領
域（ａ）において、銅配線のライン／スペース比を好ま
しくは４．５以下、より好ましくは４以下、最も好まし
くは３以下とする。このようにすれば、実施例２で後述
するように、ディッシングやエロージョンを効果的に防
止でき、配線抵抗の上昇および配線抵抗値のばらつきを
低減できる。なおライン／スペース比の下限については
特に制限がないが、配線密度を考慮すれば０．５以上と
することが好ましい。
１００μｍ以上にわたって延在するように形成された配
線領域（領域（ａ））を含む場合は、この領域について
独自に設計基準を設けることが望ましい。すなわち、領
域（ａ）において、銅配線のライン／スペース比を好ま
しくは４．５以下、より好ましくは４以下、最も好まし
くは３以下とする。このようにすれば、実施例２で後述
するように、ディッシングやエロージョンを効果的に防
止でき、配線抵抗の上昇および配線抵抗値のばらつきを
低減できる。なおライン／スペース比の下限については
特に制限がないが、配線密度を考慮すれば０．５以上と
することが好ましい。
【００３１】また、領域（ａ）内にはライン／スペース
比の異なる複数の配線が設けらることがあるが、この場
合、ライン／スペース比の平均値だけでなく、その分布
についても規定を設ければ、より顕著な効果が得られ
る。すなわち、ライン／スペース比の最大値を５以下と
すれば、配線抵抗のばらつきを一層効果的に低減でき
る。実施例の項で後述するように、ライン／スペース比
の値が５を超えると配線抵抗のばらつきが極端に大きく
なるため、このような配線を除くことにより、より効果
的に抵抗のばらつきを低減できるのである。
比の異なる複数の配線が設けらることがあるが、この場
合、ライン／スペース比の平均値だけでなく、その分布
についても規定を設ければ、より顕著な効果が得られ
る。すなわち、ライン／スペース比の最大値を５以下と
すれば、配線抵抗のばらつきを一層効果的に低減でき
る。実施例の項で後述するように、ライン／スペース比
の値が５を超えると配線抵抗のばらつきが極端に大きく
なるため、このような配線を除くことにより、より効果
的に抵抗のばらつきを低減できるのである。
【００３２】以上述べた点を考慮してＩＣのレイアウト
設計を行うに際しては、たとえば以下のような手順にし
たがうのがよい。 （ステップ１） ＩＣ全体を、１００μｍ×１００μｍ
のエリアに分割する。 （ステップ２） 得られた複数のエリアのうち、複数の
銅配線が一方向に１００μｍ以上にわたって延在するよ
うに形成されたエリアを抽出する。 （ステップ３） ステップ２で抽出された複数のエリア
について、ライン／スペース比を所定の値に制御する。
このとき、ＩＣ全体における配線層の配線占有率が６０
％以下となるようにする。
設計を行うに際しては、たとえば以下のような手順にし
たがうのがよい。 （ステップ１） ＩＣ全体を、１００μｍ×１００μｍ
のエリアに分割する。 （ステップ２） 得られた複数のエリアのうち、複数の
銅配線が一方向に１００μｍ以上にわたって延在するよ
うに形成されたエリアを抽出する。 （ステップ３） ステップ２で抽出された複数のエリア
について、ライン／スペース比を所定の値に制御する。
このとき、ＩＣ全体における配線層の配線占有率が６０
％以下となるようにする。
【００３３】ステップ１のように、全体を１００μｍ×
１００μｍのエリアに分割する方法を採用すれば、領域
（ａ）をもれなく抽出し、ライン／スペース比の制御を
確実に、かつ効率的に行うことができる。
１００μｍのエリアに分割する方法を採用すれば、領域
（ａ）をもれなく抽出し、ライン／スペース比の制御を
確実に、かつ効率的に行うことができる。
【００３４】ＩＣ全体の面積に対する領域（ａ）の面積
は、通常、６０〜８０％と高い値となることが多い。こ
のため、領域（ａ）のライン／スペース比の設定によ
り、配線層の配線占有率が決まることが多い。したがっ
て、配線層の配線占有率は、上記ステップ３のライン／
スペース比の調整により実質的に決定される場合が多
い。
は、通常、６０〜８０％と高い値となることが多い。こ
のため、領域（ａ）のライン／スペース比の設定によ
り、配線層の配線占有率が決まることが多い。したがっ
て、配線層の配線占有率は、上記ステップ３のライン／
スペース比の調整により実質的に決定される場合が多
い。
【００３５】ステップ２で抽出された複数のエリアは、
ライン／スペース比の平均値が４．５以下となるように
設定することが望ましい。また、当該エリアにおけるラ
イン／スペース比の最大値を５以下とすることがより望
ましい。
ライン／スペース比の平均値が４．５以下となるように
設定することが望ましい。また、当該エリアにおけるラ
イン／スペース比の最大値を５以下とすることがより望
ましい。
【００３６】本発明における銅配線を構成する銅配線の
膜厚（平均値）は、好ましくは３５０ｎｍ以下、より好
ましくは３００ｎｍ以下とする。下限については特に制
限がないが、たとえば、５０ｎｍ以上とする。膜厚が厚
すぎると、隣接配線間の寄生容量が大きくなり、クロス
トークが発生し、高速動作の実現が困難となる。図５
は、配線膜厚と動作速度との関係を示す図である。横軸
は負荷配線長を示し、縦軸は回路遅延を示す。同一配線
長に対し回路遅延が少ない方がより高速に動作すること
を示す。図のアルミ配線の膜厚は６００ｎｍである。銅
配線を用いる主目的は、従来のアルミ配線よりも高速動
作を実現することにあるが、このような利点を得るため
には、膜厚３５０ｎｍ以下、望ましくは膜厚３００ｎｍ
以下とすればよいことがわかる。ところが、従来のプロ
セスを用いた場合、３５０ｎｍ以下とすると、ディッシ
ングやエロージョンによる膜厚減少の影響が顕著に大き
くなる。以上のことから、膜厚３５０ｎｍ以下、特に膜
厚３００ｎｍ以下の銅配線から構成される配線構造に本
発明を適用した場合、膜減りを効果的に防止しつつ高速
動作を実現でき、本発明の効果がより顕著に発揮され
る。
膜厚（平均値）は、好ましくは３５０ｎｍ以下、より好
ましくは３００ｎｍ以下とする。下限については特に制
限がないが、たとえば、５０ｎｍ以上とする。膜厚が厚
すぎると、隣接配線間の寄生容量が大きくなり、クロス
トークが発生し、高速動作の実現が困難となる。図５
は、配線膜厚と動作速度との関係を示す図である。横軸
は負荷配線長を示し、縦軸は回路遅延を示す。同一配線
長に対し回路遅延が少ない方がより高速に動作すること
を示す。図のアルミ配線の膜厚は６００ｎｍである。銅
配線を用いる主目的は、従来のアルミ配線よりも高速動
作を実現することにあるが、このような利点を得るため
には、膜厚３５０ｎｍ以下、望ましくは膜厚３００ｎｍ
以下とすればよいことがわかる。ところが、従来のプロ
セスを用いた場合、３５０ｎｍ以下とすると、ディッシ
ングやエロージョンによる膜厚減少の影響が顕著に大き
くなる。以上のことから、膜厚３５０ｎｍ以下、特に膜
厚３００ｎｍ以下の銅配線から構成される配線構造に本
発明を適用した場合、膜減りを効果的に防止しつつ高速
動作を実現でき、本発明の効果がより顕著に発揮され
る。
【００３７】本発明は多層配線に適用された場合、特に
効果的である。この場合、半導体基板上に積層された複
数の配線層のうちの一部の層が本願に規定する要件を満
たすものであればよいが、特に、最下層の配線層を本願
に規定する要件を満たすものとすることが望ましい。
効果的である。この場合、半導体基板上に積層された複
数の配線層のうちの一部の層が本願に規定する要件を満
たすものであればよいが、特に、最下層の配線層を本願
に規定する要件を満たすものとすることが望ましい。
【００３８】以下、多層配線構造について、図面を参照
して説明する。図３は、ロジック系ＩＣの多層配線構造
を示す断面図である。半導体基板１上に、ゲート電極２
１、拡散層２０などからなるＭＯＳトランジスタが形成
されている。このＭＯＳトランジスタが形成された層の
上に、銅配線２３を含む最下層の配線層２５が形成され
ている。最下層の配線層２５は、拡散層２２と、コンタ
クトプラグ２２を介して接続している。最下層配線層２
５の上に、第２配線層２６、第３配線層２７、第４配線
層２８、第５配線層２９がこの順で積層され、最上部に
パッシベーション膜３０が形成されている。このような
多層配線構造とした場合、最下層の配線層２５の設計が
最も重要となる。最下層の配線層においてディッシング
やエロージョンが発生すると、平坦性が悪化し、さらに
その上に配線層が積層されるにつれて平坦性の悪化が顕
著となる。すなわち、最下層の配線層でディッシングや
エロージョンが発生した場合、上層の配線層で発生した
場合に比べ、多層配線全体の平坦性が特に悪化するので
ある。このような平坦性の悪化が生じると、配線の断線
が発生しやすくなったり、また、配線溝やスルーホール
を形成する際のマスクの目合わせずれが起こりやすくな
る。以上のことから、最下層の配線層について、配線占
有率やライン／スペース比を好適に設定することが望ま
しい。なお、多層配線を構成するすべての配線層につい
て、配線占有率やライン／スペース比を好適範囲に設定
すれば、より効果的である。
して説明する。図３は、ロジック系ＩＣの多層配線構造
を示す断面図である。半導体基板１上に、ゲート電極２
１、拡散層２０などからなるＭＯＳトランジスタが形成
されている。このＭＯＳトランジスタが形成された層の
上に、銅配線２３を含む最下層の配線層２５が形成され
ている。最下層の配線層２５は、拡散層２２と、コンタ
クトプラグ２２を介して接続している。最下層配線層２
５の上に、第２配線層２６、第３配線層２７、第４配線
層２８、第５配線層２９がこの順で積層され、最上部に
パッシベーション膜３０が形成されている。このような
多層配線構造とした場合、最下層の配線層２５の設計が
最も重要となる。最下層の配線層においてディッシング
やエロージョンが発生すると、平坦性が悪化し、さらに
その上に配線層が積層されるにつれて平坦性の悪化が顕
著となる。すなわち、最下層の配線層でディッシングや
エロージョンが発生した場合、上層の配線層で発生した
場合に比べ、多層配線全体の平坦性が特に悪化するので
ある。このような平坦性の悪化が生じると、配線の断線
が発生しやすくなったり、また、配線溝やスルーホール
を形成する際のマスクの目合わせずれが起こりやすくな
る。以上のことから、最下層の配線層について、配線占
有率やライン／スペース比を好適に設定することが望ま
しい。なお、多層配線を構成するすべての配線層につい
て、配線占有率やライン／スペース比を好適範囲に設定
すれば、より効果的である。
【００３９】また、最下層の配線層については、クロス
トークの影響を特に排除する必要があり、かかる観点か
ら、銅配線の膜厚を薄くする必要が生じる。通常、膜厚
３００ｎｍ程度の銅配線が形成される。ところが、この
ような膜厚とした場合、前述のようにディッシングやエ
ロージョンによる膜減りの影響が顕著となり、この点か
らも最下層の配線層２５の設計が最も重要となる。
トークの影響を特に排除する必要があり、かかる観点か
ら、銅配線の膜厚を薄くする必要が生じる。通常、膜厚
３００ｎｍ程度の銅配線が形成される。ところが、この
ような膜厚とした場合、前述のようにディッシングやエ
ロージョンによる膜減りの影響が顕著となり、この点か
らも最下層の配線層２５の設計が最も重要となる。
【００４０】本発明の半導体装置において、配線層はＣ
ＭＰを利用したダマシンプロセスにより形成することが
できる。この場合、銅配線の上面は、ＣＭＰにより平坦
化される。なおＣＭＰの研磨液等については特に制限が
無い。
ＭＰを利用したダマシンプロセスにより形成することが
できる。この場合、銅配線の上面は、ＣＭＰにより平坦
化される。なおＣＭＰの研磨液等については特に制限が
無い。
【００４１】本発明における配線層は、探針パッド領域
をさらに含んでいてもよい。探針パッド領域とは、銅配
線の抵抗値のチェックを探針法により行う場合に、針先
を接触させるパッドを設けた領域をいう。このような構
成とした場合、探針パッド領域における配線占有率は、
好ましくは７０〜９０％、より好ましくは７５〜９０％
とする。このようにすれば、探針法により銅配線の抵抗
値のチェックを行う場合、図２０のように探針３０の先
端部が絶縁膜３上に乗り上げ、銅配線５からなる探針パ
ッドとの接触不良が起こり測定が不正確になることがあ
る。探針パッド領域における配線占有率を上記範囲とす
れば、このような問題を解決することができる。前述の
ように、配線層全体の配線占有率については６０％以下
とすることが好ましいのであるが、この中に含まれる探
針パッド領域については、上記したように高めの値とす
ることが望ましい。この点について、図１４および図１
５を参照して説明する。これらの図において、横軸は配
線占有率、縦軸は配線抵抗の測定値を示す。各パターン
の探針パッド領域について、それぞれ４回繰り返し測定
を行った。図に示す結果より、水準７（配線占有率６
８．７５％）の探針パッドを用いた場合、他のものに比
べ、極端に抵抗値が大きくなっている。以上のことか
ら、探針パッド領域に関しては、配線占有率を７０％以
上とすることが望ましい。また、測定値の安定性を考慮
すると、７５％以上とすることがより好ましい。なお、
上限については、レイアウトの制約上、９０％以下とす
ることが好ましい。
をさらに含んでいてもよい。探針パッド領域とは、銅配
線の抵抗値のチェックを探針法により行う場合に、針先
を接触させるパッドを設けた領域をいう。このような構
成とした場合、探針パッド領域における配線占有率は、
好ましくは７０〜９０％、より好ましくは７５〜９０％
とする。このようにすれば、探針法により銅配線の抵抗
値のチェックを行う場合、図２０のように探針３０の先
端部が絶縁膜３上に乗り上げ、銅配線５からなる探針パ
ッドとの接触不良が起こり測定が不正確になることがあ
る。探針パッド領域における配線占有率を上記範囲とす
れば、このような問題を解決することができる。前述の
ように、配線層全体の配線占有率については６０％以下
とすることが好ましいのであるが、この中に含まれる探
針パッド領域については、上記したように高めの値とす
ることが望ましい。この点について、図１４および図１
５を参照して説明する。これらの図において、横軸は配
線占有率、縦軸は配線抵抗の測定値を示す。各パターン
の探針パッド領域について、それぞれ４回繰り返し測定
を行った。図に示す結果より、水準７（配線占有率６
８．７５％）の探針パッドを用いた場合、他のものに比
べ、極端に抵抗値が大きくなっている。以上のことか
ら、探針パッド領域に関しては、配線占有率を７０％以
上とすることが望ましい。また、測定値の安定性を考慮
すると、７５％以上とすることがより好ましい。なお、
上限については、レイアウトの制約上、９０％以下とす
ることが好ましい。
【００４２】本発明の半導体装置の製造方法は、ＣＭＰ
プロセスを含む、いわゆるダマシン法を利用した銅配線
の形成法に関するものである。本発明の半導体装置の製
造方法においては、素子形成領域内における銅配線の占
有率やライン／スペース比を適切な範囲に設定すること
が重要となる。なお、素子形成領域とは、ウエハ上のス
クライブ線により区画された各領域をいい、後の工程で
チップとして切り出される領域をいう。例えば図７に示
される各矩形領域（チップ５１、５２）をいう。
プロセスを含む、いわゆるダマシン法を利用した銅配線
の形成法に関するものである。本発明の半導体装置の製
造方法においては、素子形成領域内における銅配線の占
有率やライン／スペース比を適切な範囲に設定すること
が重要となる。なお、素子形成領域とは、ウエハ上のス
クライブ線により区画された各領域をいい、後の工程で
チップとして切り出される領域をいう。例えば図７に示
される各矩形領域（チップ５１、５２）をいう。
【００４３】なお、本発明の製造方法における銅配線の
形成プロセスは、配線層とスルーホールを別工程で形成
するシングルダマシンプロセスであっても、これらを同
一工程で形成するデュアルダマシンプロセスであっても
よい。また、銅配線は、めっき法、ＣＶＤ法、スパッタ
リング法等により成膜することができる。
形成プロセスは、配線層とスルーホールを別工程で形成
するシングルダマシンプロセスであっても、これらを同
一工程で形成するデュアルダマシンプロセスであっても
よい。また、銅配線は、めっき法、ＣＶＤ法、スパッタ
リング法等により成膜することができる。
【００４４】
【実施例】実施例１ 本実施例では、銅配線が二以上の方向に延在するように
形成された種々のパターンの銅配線（図８）を作製し、
各パターンについて、ウエハ中央チップおよびウエハ端
チップの銅配線の膜厚減少率を評価した。図８に評価パ
ターンの平面図を示す。図中、黒塗りの部分が配線部で
あり、数値は配線占有率を示す。
形成された種々のパターンの銅配線（図８）を作製し、
各パターンについて、ウエハ中央チップおよびウエハ端
チップの銅配線の膜厚減少率を評価した。図８に評価パ
ターンの平面図を示す。図中、黒塗りの部分が配線部で
あり、数値は配線占有率を示す。
【００４５】銅配線の形成は、図６に示す手順に従って
行った。まず図６（ａ）に示すように、シリコン基板１
上にシリコン窒化膜２（膜厚１００ｎｍ）およびシリコ
ン酸化膜３（膜厚１０００ｎｍ）をこの順で形成し、つ
いでシリコン酸化膜３中にシリコン窒化膜２に到達する
複数の凹部をドライエッチングにより形成した。
行った。まず図６（ａ）に示すように、シリコン基板１
上にシリコン窒化膜２（膜厚１００ｎｍ）およびシリコ
ン酸化膜３（膜厚１０００ｎｍ）をこの順で形成し、つ
いでシリコン酸化膜３中にシリコン窒化膜２に到達する
複数の凹部をドライエッチングにより形成した。
【００４６】次に図６（ｂ）に示すように、全面にＴａ
およびＴａＮからなるバリアメタル膜４をスパッタリン
グ法により堆積した。膜厚は１５ｎｍとした。つづいて
この上に、銅めっきを成長させるための銅からなるシー
ド金属膜をスパッタリング法により堆積した（不図
示）。つづいて基板を硫酸銅水溶液に浸漬して電解めっ
き法により銅膜５を形成し、その後、アニールを行っ
た。銅膜５の膜厚は平坦部で９００ｎｍ程度とした。こ
の状態を図６（ｂ）に示す。
およびＴａＮからなるバリアメタル膜４をスパッタリン
グ法により堆積した。膜厚は１５ｎｍとした。つづいて
この上に、銅めっきを成長させるための銅からなるシー
ド金属膜をスパッタリング法により堆積した（不図
示）。つづいて基板を硫酸銅水溶液に浸漬して電解めっ
き法により銅膜５を形成し、その後、アニールを行っ
た。銅膜５の膜厚は平坦部で９００ｎｍ程度とした。こ
の状態を図６（ｂ）に示す。
【００４７】次にＣＭＰにより銅膜５を研磨して基板表
面を平坦化した。バリアメタル膜４露出後（図６
（ｃ））、さらに研磨を続け、図６（ｄ）に示す状態と
し、埋め込み配線を完成した。この段階で、銅膜５の膜
厚は３００ｎｍとなった。
面を平坦化した。バリアメタル膜４露出後（図６
（ｃ））、さらに研磨を続け、図６（ｄ）に示す状態と
し、埋め込み配線を完成した。この段階で、銅膜５の膜
厚は３００ｎｍとなった。
【００４８】以上のようにして、図８に示す種々のパタ
ーンの銅配線を作製した後、ウエハを各チップに切り出
し、ウエハ中央チップおよびウエハ端チップの銅配線の
膜厚減少率を評価した。膜厚減少率は、図１９で示され
るａ／ｂの値で定義した。各チップの膜厚減少率を評価
した結果を図９に示す。図９中のパターン１〜６は、図
８に示したパターンに対応する。図９のウエハ中央チッ
プとは、図７におけるウエハ５０上のチップ５１をい
う。一方、ウエハ端チップとは、図７におけるウエハ上
のチップをいう。
ーンの銅配線を作製した後、ウエハを各チップに切り出
し、ウエハ中央チップおよびウエハ端チップの銅配線の
膜厚減少率を評価した。膜厚減少率は、図１９で示され
るａ／ｂの値で定義した。各チップの膜厚減少率を評価
した結果を図９に示す。図９中のパターン１〜６は、図
８に示したパターンに対応する。図９のウエハ中央チッ
プとは、図７におけるウエハ５０上のチップ５１をい
う。一方、ウエハ端チップとは、図７におけるウエハ上
のチップをいう。
【００４９】全般的な傾向として、膜厚減少率は、ウエ
ハ端チップでは高くウエハ中央部では低かったが、いず
れにおいても、膜厚減少率の要求水準となる１８％以下
とするためには、配線占有率を６０％以下とすればよい
ことがわかった。
ハ端チップでは高くウエハ中央部では低かったが、いず
れにおいても、膜厚減少率の要求水準となる１８％以下
とするためには、配線占有率を６０％以下とすればよい
ことがわかった。
【００５０】また、膜厚減少率に対するパターン形状の
影響は、配線占有率の影響に比べて小さく、所定の膜厚
を確保するためには配線占有率に注目し、これを制御す
ることが有効であることが確認された。
影響は、配線占有率の影響に比べて小さく、所定の膜厚
を確保するためには配線占有率に注目し、これを制御す
ることが有効であることが確認された。
【００５１】実施例２ 本実施例では、図１に示すような、銅配線が一方向に１
００μｍ以上にわたって延在するように形成された領域
を主領域として含む種々のパターンの銅配線を作製し、
各パターンについて、ウエハ中央チップおよびウエハ端
チップの銅配線の膜厚減少率を評価した。各パターン
は、Ｌ／Ｓ値（Ｌは配線幅、Ｓは隣接配線間の配線間隔
を示す。）の値がそれぞれ相違している。
００μｍ以上にわたって延在するように形成された領域
を主領域として含む種々のパターンの銅配線を作製し、
各パターンについて、ウエハ中央チップおよびウエハ端
チップの銅配線の膜厚減少率を評価した。各パターン
は、Ｌ／Ｓ値（Ｌは配線幅、Ｓは隣接配線間の配線間隔
を示す。）の値がそれぞれ相違している。
【００５２】配線パターンを変えること以外は実施例１
と同様にして銅配線の形成を行った。なお、銅配線の膜
厚は実施例１と同様、３００ｎｍである。
と同様にして銅配線の形成を行った。なお、銅配線の膜
厚は実施例１と同様、３００ｎｍである。
【００５３】銅配線を作製した後、各パターンについて
シート抵抗を測定した。ライン／スペース比は、各図中
に示した。たとえば図１０で、４／０．８４とあるの
は、配線幅（ライン）が４μｍ、配線間隔（スペース）
が０．８４μｍであることを意味する。
シート抵抗を測定した。ライン／スペース比は、各図中
に示した。たとえば図１０で、４／０．８４とあるの
は、配線幅（ライン）が４μｍ、配線間隔（スペース）
が０．８４μｍであることを意味する。
【００５４】シート抵抗の測定は、２探針法および４探
針法により行った。測定された抵抗値は、一本の配線に
ついての抵抗値を示す。結果を図１０〜図１３に示す。
図中、横軸はシート抵抗値、縦軸は累積確率を示す。こ
のグラフの見方について、図１０におけるＬ／Ｓ＝４／
０．８４ｎｍ（図中の白丸）の場合を例にとって説明す
る。図中、多くの点のプロットされているが、これらは
それぞれシート抵抗測定値を示す。図を見ると、複数の
シート抵抗値のうち７０ｍΩ／□以下のものは約３０％
となっており、９０ｍΩ／□以下のものは約８５％とな
っていることがわかる。
針法により行った。測定された抵抗値は、一本の配線に
ついての抵抗値を示す。結果を図１０〜図１３に示す。
図中、横軸はシート抵抗値、縦軸は累積確率を示す。こ
のグラフの見方について、図１０におけるＬ／Ｓ＝４／
０．８４ｎｍ（図中の白丸）の場合を例にとって説明す
る。図中、多くの点のプロットされているが、これらは
それぞれシート抵抗測定値を示す。図を見ると、複数の
シート抵抗値のうち７０ｍΩ／□以下のものは約３０％
となっており、９０ｍΩ／□以下のものは約８５％とな
っていることがわかる。
【００５５】次に、シート抵抗値のばらつきに対するラ
イン／スペース比の影響について説明する。図１０にお
いて、Ｌ／Ｓ＝２．５２／０．８４μｍ（ライン／スペ
ース比が３）のものおよびＬ／Ｓ＝１．１２／０．８４
μｍ（ライン／スペース比が１．３）のものは、シート
抵抗７０〜９０ｍΩ／□の領域において顕著に曲線が立
ち上がっている。これは、極端に高い抵抗値が比較的少
なく、抵抗値のばらつきが少ないことを示している。こ
れらの測定値分布と比較して、Ｌ／Ｓ＝４／０．８４μ
ｍ（ライン／スペース比が４．８）のものは、高抵抗値
を示す領域における曲線の立ち上がりが少なく、抵抗値
のばらつきが大きい結果となっている。
イン／スペース比の影響について説明する。図１０にお
いて、Ｌ／Ｓ＝２．５２／０．８４μｍ（ライン／スペ
ース比が３）のものおよびＬ／Ｓ＝１．１２／０．８４
μｍ（ライン／スペース比が１．３）のものは、シート
抵抗７０〜９０ｍΩ／□の領域において顕著に曲線が立
ち上がっている。これは、極端に高い抵抗値が比較的少
なく、抵抗値のばらつきが少ないことを示している。こ
れらの測定値分布と比較して、Ｌ／Ｓ＝４／０．８４μ
ｍ（ライン／スペース比が４．８）のものは、高抵抗値
を示す領域における曲線の立ち上がりが少なく、抵抗値
のばらつきが大きい結果となっている。
【００５６】本実施例において測定したシート抵抗のデ
ータに関し、表１に、累積確率５０％および９０％に対
応するシート抵抗値を示す。累積確率５０％に対応する
値は、シート抵抗の中央値に相当する。低抵抗化の観点
より、この値を７５ｍΩ／□以下とすることが望まし
く、７２ｍΩ／□以下とすることがさらに望ましい。一
方、累積確率９０％に対応する値は、シート抵抗のばら
つきを示す指標となる。この値を９０ｍΩ／□以下とす
ることが望ましく、８５ｍΩ／□以下とすることがさら
に望ましい。
ータに関し、表１に、累積確率５０％および９０％に対
応するシート抵抗値を示す。累積確率５０％に対応する
値は、シート抵抗の中央値に相当する。低抵抗化の観点
より、この値を７５ｍΩ／□以下とすることが望まし
く、７２ｍΩ／□以下とすることがさらに望ましい。一
方、累積確率９０％に対応する値は、シート抵抗のばら
つきを示す指標となる。この値を９０ｍΩ／□以下とす
ることが望ましく、８５ｍΩ／□以下とすることがさら
に望ましい。
【００５７】
【表１】
【００５８】以上の結果から、ライン／スペース比の値
を４．５以下、好ましくは４以下とすることにより、シ
ート抵抗値を低減し、抵抗値のばらつきを低減すること
ができることがわかる。また、特にライン／スペース比
を３以下とすれば、配線幅の大小にかかわらずシート抵
抗値のばらつきを一層効果的に低減できることがわか
る。たとえば、表中のＮＯ．２、ＮＯ．５は配線幅２．
５２μｍの例であり、表中のＮＯ．８、ＮＯ．１０は配
線幅０．８４μｍの例であるが、いずれも抵抗値のばら
つきは低減されている。
を４．５以下、好ましくは４以下とすることにより、シ
ート抵抗値を低減し、抵抗値のばらつきを低減すること
ができることがわかる。また、特にライン／スペース比
を３以下とすれば、配線幅の大小にかかわらずシート抵
抗値のばらつきを一層効果的に低減できることがわか
る。たとえば、表中のＮＯ．２、ＮＯ．５は配線幅２．
５２μｍの例であり、表中のＮＯ．８、ＮＯ．１０は配
線幅０．８４μｍの例であるが、いずれも抵抗値のばら
つきは低減されている。
【００５９】また、ライン／スペース比が５を超える
と、累積確率９０％に対応するシート抵抗値が９８を超
える値となり、シート抵抗のばらつきが極端に大きくな
る。このことから、同一ＩＣ上にライン／スペース比の
異なる数種類の配線を設ける際には、ライン／スペース
比の最大値を５以下とすることが望ましい。ライン／ス
ペース比の極端に高い部分が存在すると、ディッシング
やエロージョンの発生が顕著となり、抵抗値のばらつき
が大きくなるからである。
と、累積確率９０％に対応するシート抵抗値が９８を超
える値となり、シート抵抗のばらつきが極端に大きくな
る。このことから、同一ＩＣ上にライン／スペース比の
異なる数種類の配線を設ける際には、ライン／スペース
比の最大値を５以下とすることが望ましい。ライン／ス
ペース比の極端に高い部分が存在すると、ディッシング
やエロージョンの発生が顕著となり、抵抗値のばらつき
が大きくなるからである。
【００６０】実施例３ 半導体基板上に、ＭＯＳＦＥＴを形成し、その上に配線
層を５層積層したロジック系ＩＣを作製した。各配線層
のプロファイルは以下の表のとおりである。
層を５層積層したロジック系ＩＣを作製した。各配線層
のプロファイルは以下の表のとおりである。
【００６１】
【表２】
【００６２】作製したＩＣは、良好な高速動作性を示し
た。特に、銅配線の膜厚を設計どおりの値とすることが
でき、高周波回路動作におけるマッチング特性も良好と
なり、歩留まりが向上した。
た。特に、銅配線の膜厚を設計どおりの値とすることが
でき、高周波回路動作におけるマッチング特性も良好と
なり、歩留まりが向上した。
【００６３】
【発明の効果】以上説明したように本発明によれば、配
線占有率やライン／スペース比を適切な範囲に設定して
いるため、ディッシングやエロージョンの発生を防止
し、配線抵抗値の上昇および配線抵抗値のばらつきを有
効に防止することができる。
線占有率やライン／スペース比を適切な範囲に設定して
いるため、ディッシングやエロージョンの発生を防止
し、配線抵抗値の上昇および配線抵抗値のばらつきを有
効に防止することができる。
【図１】配線層のレイアウトの一例を示す図である。
【図２】配線層のレイアウトの一例を示す図である。
【図３】多層配線の断面模式図である。
【図４】配線膜厚と配線抵抗のばらつきの関係を示す図
である。
である。
【図５】配線膜厚と動作速度との関係を示す図である。
【図６】本発明の半導体装置の製造方法に係る銅配線の
形成方法を示す図である。
形成方法を示す図である。
【図７】実施例１の評価方法を説明するための図であ
る。
る。
【図８】実施例１における評価パターンの一覧図であ
る。
る。
【図９】配線占有率と銅配線の膜厚減少率との関係を示
す図である。
す図である。
【図１０】ライン／スペース比と配線抵抗値の関係を示
す図である。
す図である。
【図１１】ライン／スペース比と配線抵抗値の関係を示
す図である。
す図である。
【図１２】ライン／スペース比と配線抵抗値の関係を示
す図である。
す図である。
【図１３】ライン／スペース比と配線抵抗値の関係を示
す図である。
す図である。
【図１４】探針パッド領域の配線占有率と配線抵抗値の
関係を示す図である。
関係を示す図である。
【図１５】探針パッド領域の配線占有率と配線抵抗値の
関係を示す図である。
関係を示す図である。
【図１６】従来のの半導体装置の製造方法に係る銅配線
の形成方法を示す図である。
の形成方法を示す図である。
【図１７】ＣＭＰ研磨装置の概略図である。
【図１８】ＣＭＰプロセスにおいて、研磨液を供給した
ときのウエハ表面状態を示す図である。
ときのウエハ表面状態を示す図である。
【図１９】ディッシングが生じた銅配線の断面図であ
る。
る。
【図２０】探針法により抵抗測定を行った場合の課題を
説明するための図である。
説明するための図である。
１ シリコン基板 ２ シリコン窒化膜 ３ シリコン酸化膜 ４ バリアメタル膜 ５ 銅膜 ７ 銅配線 ７ａ 主配線 ７ｂ 副配線 ８ 拡散層 １０ ウエハ １１ ウエハキャリア １２ 研磨パッド １３ 供給口 １４ 研磨液 １５ ポンプ ２０ 拡散層 ２１ ゲート電極 ２２ コンタクトホール ２３ 銅配線 ２４ スルーホール ２５ 最下層の配線層 ２６ 第２配線層 ２７ 第３配線層 ２８ 第４配線層 ２９ 第５配線層 ３０ 探針パッド ５０ ウエハ ５１ チップ ５２ チップ
Claims (15)
- 【請求項１】 絶縁膜中の凹部にバリアメタル膜を介し
て銅配線が埋め込まれてなる配線層を備えた半導体装置
であって、該配線層の配線占有率が１０〜６０％である
ことを特徴とする半導体装置。 - 【請求項２】 絶縁膜中の凹部にバリアメタル膜を介し
て銅配線が埋め込まれてなる配線層を備えた半導体装置
であって、該配線層は、複数の銅配線が一方向に１００
μｍ以上にわたって延在するように形成された配線領域
を含み、該配線領域における銅配線のライン／スペース
比の平均値が４．５以下であることを特徴とする半導体
装置。 - 【請求項３】 前記配線領域における銅配線のライン／
スペース比の最大値が５以下であることを特徴とする請
求項２に記載の半導体装置。 - 【請求項４】 前記配線層の配線占有率が１０〜６０％
であることを特徴とする請求項２または３に記載の半導
体装置。 - 【請求項５】 前記銅配線の膜厚が３５０ｎｍ以下であ
ることを特徴とする請求項１乃至４いずれかに記載の半
導体装置。 - 【請求項６】 前記配線層は、半導体基板上に積層され
た複数の配線層のうちの最下層の配線層であることを特
徴とする請求項１乃至５いずれかに記載の半導体装置。 - 【請求項７】 前記銅配線の上面が、化学的機械的研磨
により平坦化されたことを特徴とする請求項１乃至６い
ずれかに記載の半導体装置。 - 【請求項８】 前記配線層は探針パッド領域をさらに含
み、該探針パッド領域における配線占有率が、７０〜９
０％であることを特徴とする請求項１乃至７いずれかに
記載の半導体装置。 - 【請求項９】 素子形成領域を含む半導体基板上に絶縁
膜を成膜した後、該素子形成領域内の絶縁膜に凹部を形
成する工程と、該凹部の内部にバリアメタル膜を成膜し
た後、該凹部を埋め込むように銅膜を形成する工程
と、、化学的機械的研磨により該凹部以外の領域に形成
された銅膜を除去して銅配線を形成する工程とを含む半
導体装置の製造方法であって、前記素子形成領域におけ
る前記銅配線の配線占有率を１０〜６０％とすることを
特徴とする半導体装置の製造方法。 - 【請求項１０】 素子形成領域を含む半導体基板上に絶
縁膜を成膜した後、該素子形成領域内の所定の配線領域
に、一方向に１００μｍ以上にわたって延在する複数の
凹部を形成する工程と、該凹部の内部にバリアメタル膜
を成膜した後、凹部を埋め込むように銅膜を形成する工
程と、化学的機械的研磨により前記凹部以外の領域に形
成された銅膜を除去して複数の銅配線を形成する工程と
を含む半導体装置の製造方法であって、前記配線領域に
おけるライン／スペース比の平均値を４．５以下とする
ことを特徴とする半導体装置の製造方法。 - 【請求項１１】 前記配線領域における銅配線のライン
／スペース比の最大値が５以下であることを特徴とする
請求項１０に記載の半導体装置。 - 【請求項１２】 前記素子形成領域における前記銅配線
の配線占有率を１０〜６０％とすることを特徴とする請
求項１０または１１に記載の半導体装置の製造方法。 - 【請求項１３】 前記銅配線の膜厚を３５０ｎｍ以下と
することを特徴とする請求項９乃至１２いずれかに記載
の半導体装置の製造方法。 - 【請求項１４】 前記配線層は、半導体基板上に積層さ
れた複数の配線層のうちの最下層の配線層であることを
特徴とする請求項９乃至１３いずれかに記載の半導体の
製造方法。 - 【請求項１５】 前記配線層が探針パッド領域を含み、
該探針パッド領域における配線占有率が７０〜９０％で
あることを特徴とする請求項９乃至１４いずれかに記載
の半導体装置の製造方法。
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