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HK1000050A1 - Data processing systems - Google Patents

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Publication number
HK1000050A1
HK1000050A1 HK97101597A HK97101597A HK1000050A1 HK 1000050 A1 HK1000050 A1 HK 1000050A1 HK 97101597 A HK97101597 A HK 97101597A HK 97101597 A HK97101597 A HK 97101597A HK 1000050 A1 HK1000050 A1 HK 1000050A1
Authority
HK
Hong Kong
Prior art keywords
instruction
processor
processors
instructions
sequence
Prior art date
Application number
HK97101597A
Other languages
English (en)
French (fr)
Chinese (zh)
Other versions
HK1000050B (en
Inventor
Frederick Grohoski Gregory
Allan Kahle James
Nguyenphu Myhong
Scott Ray David
Original Assignee
International Business Machines Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corporation filed Critical International Business Machines Corporation
Publication of HK1000050A1 publication Critical patent/HK1000050A1/en
Publication of HK1000050B publication Critical patent/HK1000050B/en

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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
    • G—PHYSICS
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Claims (6)

  1. Datenverarbeitungssystem, das folgendes umfaßt:
    Mittel (10) zum Speichern einer Folge von Befehlen, die den Betrieb von mindestens zwei Prozessoren (6, 8) benötigen;
    eine Vielzahl von Prozessoren (6, 8) zum Ausführen der Befehle vom Speichermittel;
    Befehlszuteilungsmittel (10, 20, 40), die mit dem Speichermittel und den Prozessoren verbunden sind, um jeden Befehl mindestens einem der Prozessoren zuzuteilen;
    mindestens einer der Prozessoren (8) enthält Ausführungsmittel, die mit den Zuteilungsmitteln verbunden sind, um zugeteilte Befehle vor der Ausführung eines vorhergehenden Befehls in der Folge durch einen anderen der Prozessoren auszuführen;
    wobei das System durch folgendes gekennzeichnet ist:
    das Befehlszuteilungsmittel teilt unterbrechbare Befehle zu, die eine Unterbrechungsbedingung bei mindestens zwei der Prozessoren bewirken könnten;
    Mittel (104, 210) in den mindestens zwei Prozessoren, um festzustellen, ob ein Befehl unterbrechbar ist oder nicht;
    das Ausführungsmittel in dem mindestens einem Prozessor enthält Mittel (52, 110, ..., 116) zur Verzögerung der Ausführung eines unterbrechbaren Befehls, bis der unterbrechbare Befehl in seiner sequentiellen Reihenfolge von einem anderen der Prozessoren ausgeführt wird.
  2. System, wie es in Anspruch 1 beansprucht wird, wobei die Mittel zur Ausführung zugeteilter Befehle vor der Ausführung des vorhergehenden Befehls außerdem Mittel (56, 110, ..., 116) zur Verzögerung der Ausführung eines Befehls vor der Folge enthalten, wenn der Befehl Arbeitsgänge von einem anderen Prozessormittel benötigt.
  3. System, wie es in irgendeinem vorhergehenden Anspruch beansprucht wird, wobei das Befehlszuteilungsmittel ein Mittel (212) zum Erkennen des Auftretens einer Unterbrechung und daraufhin zum Zuteilen von Befehlen der Folge in der vor dem Auftreten der Unterbrechung zugeteilten Reihenfolge enthält.
  4. System, wie es in irgendeinem vorhergehenden Anspruch beansprucht wird, wobei die Mittel zur Ausführung zugeteilter Befehle vor der Ausführung des vorhergehenden Befehls außerdem Mittel (52, 110, ..., 116) zur Verzögerung der Ausführung eines Befehls vor der Folge enthalten, wenn der Befehl den Betrieb eines anderen Prozessormittels benötigt.
  5. System, wie es in irgendeinem vorhergehenden Anspruch beansprucht wird, wobei das Befehlsspeichermittel (10) die Folge von Befehlen für die mindestens zwei Prozessormittel enthält und das Befehlszuteilungsmittel jeden Befehl den mindestens zwei Prozessormitteln (6, 8) zuteilt.
  6. System, wie es in Anspruch 5 beansprucht wird, wobei die Befehlsfolge mindestens einen Befehl enthält, der die Arbeitsgänge von zwei Prozessoren (6, 8) benötigt.
HK97101597.9A 1997-07-23 Data processing systems HK1000050B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/297,783 US5075840A (en) 1989-01-13 1989-01-13 Tightly coupled multiprocessor instruction synchronization

Publications (2)

Publication Number Publication Date
HK1000050A1 true HK1000050A1 (en) 1997-10-24
HK1000050B HK1000050B (en) 1997-10-24

Family

ID=

Also Published As

Publication number Publication date
CA1321655C (en) 1993-08-24
CN1013067B (zh) 1991-07-03
EP0377991B1 (de) 1997-03-26
EP0377991A2 (de) 1990-07-18
EP0377991A3 (de) 1991-07-31
GB8928776D0 (en) 1990-02-28
GB2227108A (en) 1990-07-18
KR900012155A (ko) 1990-08-03
JPH02227769A (ja) 1990-09-10
DE68927911D1 (de) 1997-04-30
MY105754A (en) 1995-01-30
AU4433789A (en) 1990-07-19
PH30201A (en) 1997-02-05
DE68927911T2 (de) 1997-09-18
AU618142B2 (en) 1991-12-12
JP2645669B2 (ja) 1997-08-25
US5075840A (en) 1991-12-24
KR930004214B1 (ko) 1993-05-21
CN1044177A (zh) 1990-07-25
BR9000112A (pt) 1990-10-23

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Legal Events

Date Code Title Description
PF Patent in force
PC Patent ceased (i.e. patent has lapsed due to the failure to pay the renewal fee)

Effective date: 20061220