DE69835505T2

DE69835505T2 - Verfahren zur bereitstellung eines getters bei der herstellung von integrierten silizium-auf-isolator-schaltungen

Info

Publication number: DE69835505T2
Application number: DE69835505T
Authority: DE
Inventors: J. Theodore LETAVIC; P. Rene ZINGG
Original assignee: Koninklijke Philips Electronics NV
Current assignee: NXP BV
Priority date: 1997-12-23
Filing date: 1998-10-05
Publication date: 2007-04-05
Anticipated expiration: 2018-10-06
Also published as: KR20000076026A; US6093624A; EP0965141B1; JP2001513948A; JP4372847B2; KR100541539B1; EP0965141A1; WO1999034432A1; DE69835505D1

Description

HINTERGRUND DER ERFINDUNG
Die Erfindung betrifft den Bereich der Halbleiter-auf-Isolator-Technologie (SOI-Technologie) und insbesondere ein Verfahren zur Schaffung eines Getterungsschemas für die Herstellung von integrierten SOI-Schaltungen.
Das Gettern, bei dem spezielle Techniken verwendet werden, um zu verhindern, dass Störstellen oder Verunreinigungen die aktiven Regionen von integrierten Schaltungen (IC) erreichen, ist eine wohlbekannte Technik zur Herstellung konventioneller Halbleiteranordnungen mittels konventioneller Substrattechnologie. Zwei zur Getterung von massivem Silicium geeignete repräsentative Techniken sind die Verwendung von Polysilicium im direkten Kontakt mit der Rückseite des Substratwafers und die Phosphordotierung von Kontaktschichten, um diffundierte Störstellen oder Verunreinigungen an der Oberseite zu gettern.
Bei der SOI-Technologie stellt jedoch die Verwendung von Polysilicium im direkten Kontakt mit der Rückseite des Substratwafers kein effektives Getterungsschema dar, da die vergrabene Oxidschicht als Diffusionsbarriere wirkt, was dazu führt, dass Verunreinigungen in der SOI-Folie eingeschlossen werden. Das Gettern an der Oberseite durch Phosphordotierung von Kontaktschichten ist bei der SOI-Technologie nicht effektiv aufgrund der Tatsache, dass es notwendigerweise erst spät während des Herstellungsprozesses angewendet wird und daher eine Verunreinigung in einem früheren Prozessstadium nicht verhindern kann, und da es nur die obere Oberfläche der Schaltung schützen kann, wodurch Verunreinigungen an den Seiten des Chips und an der Rückseite eindringen können, speziell bei der abschließenden Verkapselung. Die Seiten der Chips von SOI-Schaltungen sind aufgrund der Oxidschichten, die für einige Verunreinigungen schnelle Diffusionswege schaffen, besonders empfindlich gegenüber Verunreinigungen.
Bei der Herstellung von SOI-Chips aus einem SOI-Wafer besteht einer der letzten Prozessschritte darin, den Wafer in einzelne Chips zu zerteilen, die mit einem Gehäuse umgeben und mit den entsprechenden Anschlüssen versehen werden, um eine vollständige integrierte Schaltung zu bilden. Zur Durchführung des Zerteilungsschritts wird der Wafer zerlegt, wie z. B. durch Sägen entlang von Teilen des Wafers, die allgemein als Teilungsschienen, Sägebahnen oder Anreißbahnen bezeichnet werden. Wenn jedoch dieser Zerteilungsschritt bei SOI-Wafern nach dem Stand der Technik durchgeführt wird, wird die Grenzfläche zwischen der SOI-Schicht und der darunterliegenden vergrabenen Oxidschicht, auf der die Grenzfläche gebildet wurde, unpassiviert gelassen und ist dadurch empfindlich gegenüber der Diffusion von Verunreinigungen oder Störstellen, die durch das Schneiden, Unterbringen im Gehäuse und/oder Altern entstehen. Die Grenzfläche zwischen der aktiven SOI-Schicht und dem darunterliegenden vergrabenen Oxid ist von besonderer Bedeutung, da mehrere Spezies von Metallionen leicht entlang dieser Grenzfläche diffundieren.
Dementsprechend wäre ein einfaches und effektives Verfahren wünschenswert, um ein Getterungsschema zu schaffen für die Herstellung einzelner integrierter SOI-Schaltungen aus einem SOI-Wafer, der eine Anzahl dieser Schaltungen enthält.
US 5646053 beschreibt eine Opfer-Getterungsschicht, die auf ein Halbleitermaterial aufgetragen wird. Nach dem Glühen zur Auslösung der Getterung wird die Schicht durch chemisch-mechanisches Polieren (CMP) entfernt. US5597766 und US4610079 betreffen Techniken zum Vereinzeln von SOI-Chip-Schaltungen.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist daher Aufgabe der Erfindung, ein einfaches und effektives Getterungsverfahren für die Herstellung einzelner integrierter SOI-Schaltungen aus einem SOI-Wafer zu schaffen. Es ist außerdem Aufgabe der Erfindung, ein kostengünstiges derartiges Verfahren zu schaffen, bei dem in der konventionellen Prozesstechnologie verfügbare Verfahren eingesetzt werden.
Diese Aufgaben werden erfindungsgemäß durch ein Verfahren der eingangs beschriebenen Art gelöst, bei dem ein Getterungsmaterial in den Anreißbahnen vorhanden ist, entlang denen der SOI-Wafer zerteilt werden soll, um die einzelnen integrierten SOI-Schaltungen zu erhalten, und der SOI-Wafer dann entlang den Anreißbahnen zerteilt wird, wobei ein Teil des Getterungsmaterials an den Teilungskanten der einzelnen integrieren Schaltungen zurückbleibt.
In einer bevorzugten Ausführungsform der Erfindung wird das Getterungsmaterial gebildet, indem vor dem Zerteilen des SOI-Wafers entlang den Anreißbahnen zumindest ein Teil des Wafer-Siliciums in den Anreißbahnen oxidiert wird.
In einer weiteren bevorzugten Ausführungsform der Erfindung wird ein Teil des Wafer-Siliciums in den Anreißbahnen oxidiert, um ein Muster tiefer liegender Mesabereiche aus Silicium zu bilden, die durch Regionen oxidierten Siliciums getrennt sind. Diese (in Bezug auf das Oxid) tiefer liegenden Mesabereiche können aus undotiertem oder dotiertem Silicium gebildet werden und auch Regionen mit anderen Leitfähigkeitsarten enthalten, um unterschiedliche Spezies von Störstellen effektiver zu gettern.
In noch einer weiteren bevorzugten Ausführungsform der Erfindung können zumindest einige der tiefer liegenden Mesabereiche gestreckte Leiterbahnen bilden, die an eine Potenzialquelle angeschlossen werden können.
Diese und andere Aspekte der Erfindung werden anhand der nachfolgend beschriebenen Ausführungsformen erläutert und verständlich.
KURZBESCHREIBUNG DER ZEICHNUNG
Die Erfindung wird anhand der folgenden Beschreibung verständlich, die in Verbindung mit der beiliegenden Zeichnung zu lesen ist. Es zeigen:
1 eine vereinfachte Draufsicht auf einen Teil eines SOI-Wafers vor dem Zerteilen;
2 eine vereinfachte Querschnittsansicht eines Teils der in 1 dargestellten Anordnung entlang der Linie 2-2;
3 eine vereinfachte Querschnittsansicht einer alternativen Ausführungsform eines Teils der in 2 dargestellten Struktur der Anordnung; und
4 eine vergrößerte Teildraufsicht auf eine alternative Ausführungsform eines Teils der in 1 dargestellten Struktur der Anordnung.
In der Zeichnung sind Halbleiterregionen mit derselben Leitfähigkeitsart generell in derselben Richtung schraffiert und es versteht sich, dass die Darstellungen in den Figuren nicht maßstabsgerecht sind.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Um das Verfahren gemäß der vorliegenden Erfindung zu veranschaulichen, ist ein Teil eines SOI-Wafers 10 in 1 in vereinfachter Form dargestellt. Der SOI-Wafer enthält eine Vielzahl integrierter Schaltungen 12, von denen vier Exemplare in der Figur dargestellt sind, obwohl erkennbar ist, dass der Wafer in der Praxis eine größere Anzahl integrierter Schaltungen enthält. Jede integrierte Schaltung kann von einer Potentialreferenzbahn 14 umgeben sein, die in der fertig bearbeiteten integrierten Schaltung an Masse oder an ein anderes festes Potenzial angeschlossen werden kann. Um wie oben erwähnt den Wafer in die einzelnen integrierten Schaltungen zu trennen, wird der Wafer entlang den Anreißlinien 16 zerteilt, in der Regel durch Sägen.
Um zu verhindern, dass Verunreinigungen oder Störstellen entlang den Kanten der Anreißlinien und insbesondere an der Grenzfläche zwischen der SOI-Schicht und der vergrabenen Oxidschicht in die ICs diffundieren, sieht das Verfahren der vorliegenden Erfindung ein Getterungsmaterial in den Anreißbahnen 16 und dann das Zerteilen des SOI-Wafers entlang den Anreißbahnen vor, wobei ein Teil des Getterungsmaterials an den Teilungskanten der einzelnen integrierten Schaltungen zurückbleibt.
In der in 1 dargestellten Ausführungsform wird die Getterung erreicht, indem eine Vielzahl von Silicium-Mesabereichen 18 geschaffen wird, die durch Regionen 20 aus oxidiertem Silicium getrennt sind. Durch selektives Oxidieren des Siliciummaterials in den Anreißbahnen, wie z. B. mit Hilfe einer LOCOS-Standardbearbeitungstechnik, wird ein Gitter oder Muster aus tiefer liegenden Silicium-Mesabereichen gebildet, die durch Regionen 20 aus oxidiertem Silicium getrennt sind. Wie in diesem Fachgebiet wohlbekannt ist, verursacht der Oxidationsprozess mechanische Spannungsfelder im Zusammenhang mit der Volumenausdehnung aufgrund der Siliciumoxidation und es entstehen außerdem mechanische Spannungsfelder im Zusammenhang mit unterschiedlicher Wärmeausdehnung. Diese mechanischen Spannungsfelder sind am stärksten entlang den Grenzflächen zwischen dem SOI-Material 18 und den Regionen 20 aus oxidiertem Silicium, und die Erfindung verwendet das Prinzip, dass derartige Spannungsfelder als hoch effektive Haftstellen für bewegliche Störstellen und Verunreinigungen dienen können und somit wirkungsvolle Getterungsstellen für derartige Störstellen und Verunreinigungen schaffen, die aus den Schnittbereichen der Anreißbahnen diffundieren können.
Da erkennbar ist, dass 1 aus Gründen der Veranschaulichung eine vereinfachte Darstellung des erfindungsgemäßen Verfahrens zeigt, versteht es sich, dass das erfindungsgemäße Verfahren nicht auf die gezeigte Ausführungsform oder Konfiguration beschränkt ist. Somit können die Anzahl, Form und Position der Silicium-Mesabereiche, die Breite der Anreißbahnen, der Abstand der Mesabereiche und dergleichen variiert werden, um die jeweiligen Entwurfsanforderungen zu erfüllen.
In einem besonders anschaulichen Beispiel können die Anreißbahnen 16 ca. 60-160 μm breit sein oder die einfache oder doppelte Breite eines typischen Sägeblatts aufweisen. Eine repräsentative Größe eines tiefer liegenden Silicium-Mesabereichs 18 kann ca. 10 μm² betragen bei einem Mittenabstand der Mesabereiche in der Größenordnung von 20-40 μm. Die Potenzialreferenzbahn 14 kann ca. 20 μm breit und erfindungsgemäß mit Mesabereichen 18 in derselben Weise wie in den Anreißbahnen 16 dargestellt versehen sein, obwohl aus Gründen der Übersichtlichkeit und Vereinfachung die einzelnen Mesabereiche in den Potenzialreferenzbahnen nicht dargestellt sind.
Eine vereinfachte Querschnittsansicht entlang der Linie 2-2 in 1 ist in 2 dargestellt. Diese Figur zeigt in vereinfachter Form einen tiefer liegenden Mesabereich 18 auf einer Isolatorschicht 22, der durch Regionen aus oxidiertem Silicium 20 von anderen Mesabereichen getrennt ist. Außerdem ist in 2 ein Teil der Potenzialreferenzbahn 14 dargestellt, die auch in dieser Ausführungsform als eine Vielzahl erfindungsgemäßer, in Abständen angeordneter Silicium-Mesabereiche ausgebildet und mit einem elektrischen Kontakt versehen ist, der symbolisch durch die mit 24 bezeichnete Verbindungslinie dargestellt ist. Wie aus 2 zu erkennen ist, sind die Regionen 20 aus oxidiertem Silicium aufgrund der durch den Oxidationsprozess verursachten Volumenausdehnung von Silicium höher als die Silicium-Mesabereiche 18.
Der Anwendungsbereich der vorliegenden Erfindung schließt ein, dass die tiefer liegenden Silicium-Mesabereiche 18 aus verschiedenen Materialien oder Kombinationen von Materialien gebildet werden können. Somit können die Mesabereiche 18 aus undotiertem Silicium, dotiertem Silicium oder Polysilicium gebildet werden. Außerdem kann jeder tiefer liegende Silicium-Mesabereich 18 aus mindestens einer Region von n-Silicium und mindestens einer Region von p-Silicium gebildet werden, wie durch die Regionen 26 und 28 in 3 dargestellt, wobei die Regionen 26 und 28 an ihrer Berührungsfläche einen pn-Übergang 30 bilden. Obwohl die Konfiguration in 3 komplexer ist als die in 2, bietet sie den zusätzlichen Vorteil einer verbesserten Getterung dadurch, dass unterschiedliche Verunreinigungen bevorzugt entweder an n- oder p-Halbleitermaterial abgesondert werden. Außerdem ist es möglich, jeden Mesabereich mit schachbrettartig angeordneten zwei Regionen von n-Silicium und zwei Regionen von p-Silicium zu bilden; in diesem Fall würde der Querschnitt durch einen tiefer liegenden Mesabereich 18, der rechtwinklig zur Querschnittsrichtung in den 2 und 3 (d. h. in vertikaler Richtung in 1) angelegt ist, ebenfalls zwei Regionen analog zu den Regionen 26 und 28 in 3 zeigen.
Eine weitere Verbesserung der Getterungsleistung kann gemäß der Erfindung erreicht werden, indem das Siliciummaterial in den Anreißbahnen 16 vollständig oder teilweise an eine Potenzialquelle angeschlossen wird, um zu verhindern, dass die durch die Felder unterstützte Migration von Verunreinigungsspezies die aktiven Regionen der integrierten Schaltungen beeinflusst. Ein elektrischer Anschluss zur Schaffung einer derartigen Potenzialquelle für eine Siliciumregion ist symbolisch dargestellt durch die elektrische Verbindung 24 zur Potenzialreferenzbahn 14 in 2.
Um das Siliciummaterial in den Anreißbahnen 16, wie oben erläutert, effizienter und wirksamer mit einer Potenzialquelle zu verbinden, kann eine alternative Ausführungsform der Erfindung eingesetzt werden, wie in der vergrößerten Teildraufsicht in 4 dargestellt. 4 zeigt einen Teil eines SOI-Wafers analog zum unteren Mittelteil des in 1 dargestellten SOI-Wafers 10. In der in 4 dargestellten Ausführungsform sind wie in 1 Teile von zwei integrierten Schaltungen 12 von Potenzialreferenzbahnen 14 umgeben. Wie auch in 1 sind die integrierten Schaltungen 12 durch Anreißlinien 16 getrennt, die eine Vielzahl von Silicium-Mesabereichen 18 aufweisen. Jedoch sind die Silicium-Mesabereiche 18 in dieser Ausführungsform von ringförmigen anstelle von fortlaufenden Regionen 20 aus oxidiertem Silicium umgeben. Die oxidierten Siliciumregionen 20 wiederum sind von im Wesentlichen kontinuierlichen Regionen 32 aus Silicium umgeben, wodurch eine im Wesentlichen kontinuierliche Leiterbahn entlang der Anreißbahnen geschaffen wird, zu der eine elektrische Verbindung wie der elektrische Anschluss 24 in 2 geschaffen werden kann, sodass eine Potenzialquelle an die Regionen 32 angelegt werden kann, um das Getterungsverhalten zu verbessern.
Um die elektrisch leitfähigen Potenzialreferenzbahnen 14 von den leitfähigen Regionen 32 elektrisch zu isolieren, können zwischen den Potenzialreferenzbahnen 14 und den Siliciumregionen 32 Ringe 34 aus oxidiertem Silicium gebildet werden. Es ist erkennbar, dass, während die Silicium-Mesabereiche 18 eine üblicherweise quadratische oder rechteckige Form aufweisen, die tiefer liegenden Siliciumregionen 32 üblicherweise in Form von gestreckten Silicium-Mesabereichen oder -Spuren vorliegen, die sich bei Betrachtung von oben in vertikaler oder horizontaler Richtung erstrecken.
Auf diese Weise schafft die vorliegende Erfindung ein einfaches und gleichzeitig effektives Getterungsschema für die Herstellung einzelner integrierter SOI-Schaltungen aus einem SOI-Wafer, der eine Anzahl derartiger Schaltungen enthält.
Obwohl die Erfindung speziell unter Bezug auf mehrere ihrer bevorzugten Ausführungsformen dargestellt und beschrieben wurde, versteht es sich für den Fachmann, dass verschiedene Veränderungen in Form und Detail vorgenommen werden können, ohne vom Anwendungsbereich der Erfindung abzuweichen. So können zum Beispiel dotierte Regionen innerhalb der tiefer liegenden Silicium-Mesabereiche durch Implantation oder Diffusion gebildet werden, und die Regionen aus oxidiertem Silicium können durch eine LOCOS-Technik oder einen anderen geeigneten Oxidationsprozess gebildet werden.

Claims

Verfahren zur Schaffung eines Getterungsschemas für die Herstellung einzelner integrierter Silicium-auf-Isolator-Schaltungen (SOI-Schaltungen) aus einem SOI-Wafer (10), der eine Vielzahl solcher integrierten Schaltungen enthält, wobei das Verfahren die Schaffung eines Getterungsmaterials (18, 20) in Anreißbahnen (16) umfasst, entlang denen der SOI-Wafer zerteilt werden soll, um die einzelnen integrierten SOI-Schaltungen (12) zu erhalten, und das Zerteilen des SOI-Wafers entlang den Anreißbahnen (16), wobei ein Teil des Getterungsmaterials (18, 20) an den Teilungskanten der einzelnen integrierten Schaltungen (12) zurückbleibt.
Verfahren zur Schaffung eines Getterungsschemas für die Herstellung einzelner integrierter Silicium-auf-Isolator-Schaltungen (SOI-Schaltungen) aus einem SOI-Wafer, der eine Vielzahl solcher integrierten Schaltungen enthält, nach Anspruch 1, wobei das Verfahren die Bildung des Getterungsmaterials durch Oxidieren eines Teils (20) des Siliciums des SOI-Wafers in den Anreißbahnen (16) vor dem Zerteilen des SOI-Wafers entlang den Anreißbahnen umfasst.
Verfahren zur Schaffung eines Getterungsschemas nach Anspruch 2, bei dem ein Teils des Siliciums des SOI-Wafers oxidiert wird, um ein Muster aus tiefer liegenden Silicium-Mesabereichen (18) zu bilden, und die tiefer liegenden Mesabereiche durch Regionen aus oxidiertem Silicium (20) getrennt sind.
Verfahren zur Schaffung eines Getterungsschemas nach Anspruch 3, bei dem die tiefer liegenden Mesabereiche aus undotiertem Silicium gebildet werden.
Verfahren zur Schaffung eines Getterungsschemas nach Anspruch 3, bei dem die tiefer liegenden Mesabereiche aus dotiertem Silicium gebildet werden.
Verfahren zur Schaffung eines Getterungsschemas nach Anspruch 3, bei dem die tiefer liegenden Mesabereiche aus Polysilicium gebildet werden.
Verfahren zur Schaffung eines Getterungsschemas nach Anspruch 3, bei dem zumindest ausgewählte Silicium-Mesabereiche gestreckte Leiterbahnen (32) bilden, die an eine Potenzialquelle angeschlossen werden können.
Verfahren zur Schaffung eines Getterungsschemas nach Anspruch 3, bei dem jede integrierte Schaltung mit einer Potenzialreferenzbahn (14) versehen ist, die um die Peripherie der integrierten Schaltung herum verläuft, und von dem Muster tiefer liegender Silicium-Mesabereiche (18) isoliert ist, und wobei die Potenzialreferenzbahn mit einem elektrischen Kontakt (24) versehen ist.
Verfahren zur Schaffung eines Getterungsschemas nach Anspruch 3, bei dem die tiefer liegenden Silicium-Mesabereich jeweils aus mindestens einer Region von n-Silicium und mindestens einer Region von p-Silicium (26, 28) gebildet werden und die Regionen mindestens einen pn-Übergang (30) innerhalb der tiefer liegenden Silicium-Mesabereiche (18) bilden.
Verfahren zur Schaffung eines Getterungsschemas nach Anspruch 9, bei dem die tiefer liegenden Silicium-Mesabereiche jeweils aus zwei Regionen von n-Silicium und zwei Regionen von p-Silicium (26, 28) in einem schachbrettartigen Muster gebildet werden.