DE69427556T2

DE69427556T2 - Drain/Source-Kontakt für Dünnfilmtransistor

Info

Publication number: DE69427556T2
Application number: DE69427556T
Authority: DE
Inventors: Mikio Katayama; Katsuhiro Kawai
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-04-30
Filing date: 1994-04-29
Publication date: 2002-04-11
Anticipated expiration: 2014-04-30
Also published as: KR0159318B1; EP0622855B1; DE69427556D1; EP0622855A2; US5473168A; EP0622855A3

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die Erfindung betrifft einen Dünnfilmtransistor, und spezieller betrifft sie einen Dünnfilmtransistor, der geeigneterweise als Schaltelement zum selektiven Schalten einer Pixelelektrode für eine Flüssigkristall-Anzeigevorrichtung mit aktiver Matrix verwendet wird.

2. Beschreibung der einschlägigen Technik

Fig. 43 ist eine Draufsicht eines ersten herkömmlichen Dünnfilmtransistors (nachfolgend als TFT bezeichnet), wie er für eine Flüssigkristallvorrichtung mit aktiver Matrix verwendet wird, und Fig. 44 ist eine Schnittansicht des TFT entlang der Linie X44-X44 in Fig. 43. Gemäß den Fig. 43 und 44 verfügt der erste herkömmliche TFT über eine Gateelektrode 1, einen Gateisolierfilm 8, eine Halbleiterschicht 7 aus amorphem Silicium, eine Ätzstoppschicht 6, Schichten 4 und 5 für ohmschen Kontakt aus einem mit Phosphor dotierten Halbleiter sowie eine Source- und eine Drainelektrode 2 und 3. Alle diese Schichten sind in dieser Reihenfolge auf einem isolierenden Substrat 9 hergestellt. Ein TFT mit der vorstehenden Struktur wird als Transistor vom Typ mit invertierter Stapelung bezeichnet.
Fig. 45 ist eine Draufsicht eines zweiten herkömmlichen TFT, und Fig. 46 ist eine Schnittansicht des TFT entlang der Linie X46-X46 in Fig. 45. Der zweite herkömmliche TFT ist ebenfalls ein Transistor vom Typ mit invertierter Stapelung, obwohl er keine Ätzstoppschicht, wie der erste herkömmliche TFT, aufweist.
Fig. 47 ist eine Draufsicht eines dritten herkömmlichen TFT, und Fig. 48 ist eine Schnittansicht des TFT entlang der Linie X48-X48 in Fig. 47. Gemäß den Fig. 47 und 48 verfügt der dritte herkömmliche TFT über eine Source- und eine Drainelektrode 2 und 3, Schichten 4 und 5 für ohmschen Kontakt aus einem mit Phosphor dotierten Halbleiter, eine Halbleiterschicht 7 aus amorphem Silicium, einen Gateisolierfilm 8 und eine Gateelektrode 1. Alle diese Schichten sind in dieser Reihenfolge auf einem isolierenden Substrat 9 hergestellt. Ein TFT mit der vorstehenden Struktur wird als Transistor vom Stapeltyp bezeichnet. Außer Transistoren der vorstehenden beschriebenen Typen wurden auch solche mit Strukturen vom sogenannten invertierten, koplanaren Typ und vom koplanaren Typ realisiert. Die Fig. 49 und 50 zeigen TFTs vom invertierten, koplanaren Typ bzw. vom koplanaren Typ.
Alle vorstehenden herkömmlichen TFTs verfügen über die schichten 4 und 5 für ohmschen Kontakt aus amorphem, mit Phosphor dotiertem Silicium (nachfolgend als a-Si(n&spplus;) bezeichnet). Sie verfügen auch über Überlappungsabschnitte 10, wie sie z. B. in Fig. 44 dargestellt sind, in denen ein Teil der Sourceelektrode 2 und ein Teil der Drainelektrode 3 unmittelbar über der Gateelektrode 1 liegen, wobei sich der Gateisolierfilm 8 dazwischen befindet.
In den Fig. 43 und 44 ist ein Fall, bei dem die Sourceelektrode 2 und die Drainelektrode 3 die Gateelektrode 1 nicht überlappen, mit Strichpunktlinien mit zwei Punkten dargestellt. In diesem Fall sind zwischen der Sourceelektrode 2 und der Gateelektrode 1 sowie zwischen der Gateelektrode 3 und der Gateelektrode 1 Zwischenräume 12 ausgebildet (nachfolgend werden die Zwischenräume 12 als Nichtüberlappungsabschnitte bezeichnet). Die Nichtüberlappungsabschnitte 12 erzeugen einen Widerstand von einflussreichem Wert, der in Reihe zu einem Widerstand im Kanalabschnitt 42 geschaltet ist, wenn der TFT aktiviert ist. Nachfolgend wird der erstere Widerstand als Reihenwiderstand bezeichnet, und der letztere Widerstand wird als EIN-Widerstand bezeichnet. Der Reihenwiderstand verschlechtert die Strom-Spannung-Charakteristik des TFT.
Um die Erzeugung des Reihenwiderstands zu verhindern, sollten die Sourceelektrode 2 und die Drainelektrode 3 so hergestellt werden, dass sie die Gateelektrode 1 überlappen. In der Praxis sind die Muster von Elektroden so konzipiert, dass sie eine ausreichende Toleranz für mögliche Musterabweichungen bei einer Maskenausrichtung im Photolithographieprozess zeigen. Im Ergebnis werden die Flächen der Überlappungsabschnitte 10 größer als es dem Minimalerfordernis entspricht, und so ist die Größe des sich ergebenden TFT, d. h. die vom TFT belegte Fläche, vergrößert.
Indessen wird, wenn die Sourceelektrode 2 und die Drainelektrode 3 so hergestellt werden, dass sie die Gateelektrode 1 überlappen, oder wenn die Gateelektrode 1 so hergestellt wird, dass sie die Sourceelektrode 2 und die Drainelektrode 3 überlappt, zwischen der Sourceelektrode 2 und der Gateelektrode 1 sowie zwischen der Drainelektrode 3 und der Gateelektrode 1 eine parasitäre Kapazität erzeugt. Eine derartige parasitäre Kapazität bewirkt beim Anlegen einer Spannung an die Pixelelektrode die Erzeugung einer Gleichstromkomponente. Im Ergebnis treten Probleme wie Nachbilder und Flimmern auf, weswegen die Bildqualität beeinträchtigt ist. Um die Erzeugung dieser parasitären Kapazität zu minimieren, sollten die Flächen der Überlappungsabschnitte 10 minimiert werden, z. B. durch Verringern der Größe der Elektroden. Jedoch ist es gemäß den herkömmlichen Techniken schwierig, die Flächen der Überlappungsabschnitte 10 zu verkleinern, da, wie oben beschrieben, eine Toleranz für die Abweichung der Muster benötigt wird.
Wie es in Fig. 43 dargestellt ist, entspricht eine Breite Welect der Sourceelektrode 2 und der Drainelektrode 3 beinahe der Breite Wcont der Kontaktschichten 4 und 5. Die Halbleiterschicht 7 verfügt auch über eine Breite, die im Wesentlichen dieselbe wie die Breite Wcont der Kontaktschichten 4 und 5 ist, da die Halbleiterschicht 7 gemeinsam mit den Kontaktschichten 4 und 5 geätzt wird. Die Kanalbreite W des TFT ist durch die Breite Wcont der Kontaktschichten 4 und 5 bestimmt. Wenn die Breite Welect der Sourceelektrode 2 und der Drainelektrode 3 kleiner als die Breite Wcont der Kontaktschichten 4 und 5 gemacht wird, wird die effektive Kanalbreite Wrms kleiner. Die effektive Kanalbreite Wrms wird für einen Strom erhalten, wie er für den TFT fließt, wenn dieser aktiviert ist (nachfolgend als EIN- Strom bezeichnet). Wenn die effektive Kanalbreite Wrms kleiner ist, ist der EIN-Widerstand des TFT größer, wodurch das Funktionsvermögen des TFT verringert ist. Daher ist es nicht praxisgerecht, die Breite Welect der Sourceelektrode 2 und der Drainelektrode 3 deutlich kleiner als die Breite Wcont der Kontaktschichten 4 und 5 zu machen. Demgemäß ist es nicht möglich, die Flächen der Überlappungsabschnitte 10 dadurch zu verkleinern, dass die Breite Welect der Sourceelektrode 2 und der Drainelektrode 3 verkleinert wird.
Aus den obigen Gründen sind die herkömmlichen TFTs dahingehend von Nachteil, dass ihre Größe nicht verringert werden kann und ihre Ansprecheigenschaften wegen der Entstehung der parasitären Kapazität beeinträchtigt sind.
JP-A-1 236 655 offenbart einen Dünnfilmtransistor gemäß dem Oberbegriff des Anspruchs 1. Die Source- und die Drainelektrode weisen dieselbe Breite wie die Kontaktschichten auf.
EP-A-0 473 988 offenbart ebenfalls einen Dünnfilmtransistor gemäß dem Oberbegriff des Anspruchs 1. Dieses Dokument lehrt, dass entweder amorphes Silicium oder mikrokristallines Silicium zum Herstellen der Kontaktschicht verwendet werden kann. Die Source- und die Drainelektrode weisen dieselbe Breite wie die Kontaktschichten auf.
JP-A-63 093 156 offenbart einen Dünnfilmtransistor gemäß dem Oberbegriff des Anspruchs 1. Die Kontaktschicht besteht aus amorphem Silicium. Die Source- und die Drainelektrode verfügen über dieselbe Breite wie die Kontaktschichten.
Gemäß einer ersten Erscheinungsform der Erfindung ist ein Dünnfilmtransistor mit Folgendem geschaffen: einem Substrat; einer auf diesem Substrat vorhandenen Gateelektrode; einer gegen die Gateelektrode isolierten Halbleiterschicht, die so auf dem Substrat angeordnet ist, dass sie die Gateelektrode bedeckt; einer ersten Kontaktschicht und einer zweiten Kontaktschicht, die beide mit der Halbleiterschicht so in Kontakt stehen, dass sie einen Teil der Gateelektrode bedecken; einer Sourceelektrode, die in Kontakt mit einem Teil der ersten Kontaktschicht steht; und einer Drainelektrode, die in Kontakt mit einem Teil der zweiten Kontaktschicht steht, wobei von der Source- und der Drainelektrode mindestens eine die Gateelektrode überlappt; dadurch gekennzeichnet, dass die erste und die zweite Kontaktschicht aus mikrokristallinem n-Silicium mit einem spezifischen Widerstand von 10 Ωcm oder weniger bestehen; und die Gateelektrode einen ersten und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt in der Richtung der Kanallänge eine erste Breite aufweist und der zweite Abschnitt in der Richtung der Kanallänge eine zweite Breite aufweist, wobei die zweite Breite kleiner als die erste Breite ist.
Bei einer bevorzugten Ausführungsform bedecken die die Sourceelektrode und die Drainelektrode jeweils einen Teil des ersten Abschnitts der Gateelektrode.
Bei einer bevorzugten Ausführungsform sind die Sourceelektrode und die Drainelektrode an Positionen angeordnet, die in der Richtung der Kanalbreite gegeneinander versetzt sind.
Bei einer bevorzugten Ausführungsform verfügt sowohl die Source- als auch die Drainelektrode über einen ersten Abschnitt und einen zweiten Abschnitt, wobei der erste Abschnitt in der Richtung der Kanalbreite eine erste Breite aufweist und der zweite Abschnitt in der Richtung der Kanalbreite eine zweite Breite aufweist, wobei die erste Breite größer als die zweite Breite ist und der zweite Abschnitt die Gateelektrode teilweise bedeckt.
Gemäß einer zweiten Erscheinungsform der Erfindung ist ein Dünnfilmtransistor mit Folgendem geschaffen: einem Substrat; einer Sourceelektrode und einer Drainelektrode, die beide auf dem Substrat ausgebildet sind; einer ersten Kontaktschicht und einer zweiten Kontaktschicht, wobei die erste Kontaktschicht in Kontakt mit einem Teil der Sourceelektrode steht und die zweite Kontaktschicht in Kontakt mit einem Teil der Drainelektrode steht; einer Halbleiterschicht, die mit der ersten und zweiten Kontaktschicht in Kontakt steht; und einer gegen die Halbleiterschicht isolierten Gateelektrode, die einen Teil der ersten Kontaktschicht und einen Teil der zweiten Kontaktschicht bedeckt, wobei von der Source- und der Drainelektrode mindestens eine die Gateelektrode überlappt, dadurch gekennzeichnet, dass die erste und die zweite Kontaktschicht aus mikrokristallinem n-Silicium mit einem spezifischen Widerstand von 10 Ωcm oder weniger bestehen; und die Gateelektrode einen ersten und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt in der Richtung der Kanallänge eine erste Breite aufweist und der zweite Abschnitt in der Richtung der Kanallänge eine zweite Breite aufweist, wobei die zweite Breite kleiner als die erste Breite ist.
Bei einer bevorzugten Ausführungsform bedeckt ein Teil des ersten Abschnitts der Gateelektrode die Sourceelektrode und die Drainelektrode.
Bei einer bevorzugten Ausführungsform sind die Sourceelektrode und die Drainelektrode an Positionen angeordnet, die in der Richtung der Kanalbreite gegeneinander versetzt sind.
Demgemäß ermöglicht die hier beschriebene Erfindung den Vorteil des Herstellens eines Dünnfilmtransistors kleiner Größe mit stark verbesserter Zuverlässigkeit und stark verbesserten Ansprecheigenschaften.
Diese und andere Vorteile der Erfindung werden dem Fachmann beim Lesen und Verstehen der folgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügten Figuren ersichtlich.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist eine Draufsicht eines TFT gemäß einem ersten Vergleichsbeispiel.
Fig. 2 ist eine Schnittansicht des TFT des ersten Vergleichsbeispiels entlang der Linie X2-X2 in Fig. 1.
Fig. 3 ist eine perspektivische Explosionsansicht einer Flüssigkristall- Anzeigevorrichtung unter Verwendung eines TFT.
Fig. 4 ist eine Draufsicht eines TFT gemäß einem zweiten Vergleichsbeispiel.
Fig. 5 ist eine Schnittansicht des TFT des zweiten Vergleichsbeispiels entlang der Linie X5-X5 in Fig. 4.
Fig. 6 ist eine Draufsicht eines TFT gemäß einem dritten Vergleichsbeispiel.
Fig. 7 ist eine Schnittansicht des TFT des dritten Vergleichsbeispiels entlang der Linie X7-X7 in Fig. 6.
Fig. 8 ist eine Draufsicht eines TFT gemäß einem vierten Vergleichsbeispiel.
Fig. 9 ist eine Schnittansicht des TFT des vierten Vergleichsbeispiels entlang der Linie X9-X9 in Fig. 8.
Fig. 10 ist eine Draufsicht eines TFT gemäß einem fünften Vergleichsbeispiel.
Fig. 11 ist eine Schnittansicht des TFT des fünften Vergleichsbeispiels entlang der Linie X11-X11 in Fig. 10.
Fig. 12 ist eine Draufsicht eines TFT gemäß einem sechten Vergleichsbeispiel.
Fig. 13 ist eine Schnittansicht des TFT des sechsten Vergleichsbeispiels entlang der Linie X13-X13 in Fig. 12.
Fig. 14 ist eine Draufsicht eines TFT gemäß einem siebten Vergleichsbeispiel.
Fig. 15 ist eine Schnittansicht des TFT des siebten Vergleichsbeispiels entlang der Linie X15-X15 in Fig. 14.
Fig. 16 ist eine Draufsicht eines TFT gemäß einem achten Vergleichsbeispiel.
Fig. 17 ist eine Schnittansicht des TFT des achten Vergleichsbeispiels entlang der Linie X17-X17 in Fig. 16.
Fig. 18 ist eine Schnittansicht des TFT des achten Vergleichsbeispiels entlang der Linie X18-X18 in Fig. 16.
Fig. 19 ist eine Draufsicht eines TFT gemäß einem neunten Vergleichsbeispiel.
Fig. 20 ist eine Schnittansicht des TFT des neunten Vergleichsbeispiels entlang der Linie X20-X20 in Fig. 19.
Fig. 21 ist eine Schnittansicht des TFT des neunten Vergleichsbeispiels entlang der Linie X21-X21 in Fig. 19.
Fig. 22 ist eine Draufsicht eines TFT gemäß einem ersten erfindungsgemäßen Beispiel.
Fig. 23 ist eine Schnittansicht des TFT des ersten Beispiels entlang der Linie X23-X23 in Fig. 22.
Fig. 24 ist eine Schnittansicht des TFT des ersten Beispiels entlang der Linie X24-X24 in Fig. 22.
Fig. 25 ist eine Draufsicht eines TFT gemäß einem zweiten erfindungsgemäßen Beispiel.
Fig. 26 ist eine Schnittansicht des TFT des zweiten Beispiels entlang der Linie X26-X26 in Fig. 25.
Fig. 27 ist eine Schnittansicht des TFT des zweiten Beispiels entlang der Linie X27-X27 in Fig. 25.
Fig. 28 ist eine Draufsicht eines TFT gemäß einem zehnten Vergleichsbeispiel.
Fig. 29 ist eine Schnittansicht des TFT des zehnten Vergleichsbeispiels entlang der Linie X29-X29 in Fig. 28.
Fig. 30 ist eine Schnittansicht des TFT des zehnten Vergleichsbeispiels entlang der Linie X30-X30 in Fig. 28.
Fig. 31 ist eine Draufsicht eines TFT gemäß einem dritten erfindungsgemäßen Beispiel.
Fig. 32 ist eine Schnittansicht des TFT des dritten Beispiels entlang der Linie X32-X32 in Fig. 31.
Fig. 33 ist eine Schnittansicht des TFT des dritten Beispiels entlang der Linie X33-X33 in Fig. 31.
Fig. 34 ist eine Draufsicht eines TFT gemäß einem vierten erfindungsgemäßen Beispiel.
Fig. 35 ist eine Schnittansicht des TFT des vierten Beispiels entlang der Linie X35-X35 in Fig. 34.
Fig. 36 ist eine Draufsicht eines TFT gemäß einem zweiten erfindungsgemäßen Beispiel.
Fig. 37 ist eine Schnittansicht des TFT des fünften Beispiels entlang der Linie X37-X37 in Fig. 36.
Fig. 38 ist eine Draufsicht eines TFT gemäß einem sechsten erfindungsgemäßen Beispiel.
Fig. 39 ist eine Schnittansicht des TFT des sechsten Beispiels entlang der Linie X39-X39 in Fig. 38.
Fig. 40 ist eine Draufsicht eines TFT gemäß einem siebten erfindungsgemäßen Beispiel.
Fig. 41 ist eine Schnittansicht des TFT des siebten Beispiels entlang der Linie X41-X41 in Fig. 40.
Fig. 42 ist ein Kurvenbild, das den Drainstrom als Funktion der Breite der Sourceelektrode und der Drainelektrode zeigt.
Fig. 43 ist eine Draufsicht des ersten herkömmlichen TFT vom Typ mit invertierter Stapelung.
Fig. 44 ist eine Schnittansicht des ersten herkömmlichen TFT entlang der Linie X44-X44 in Fig. 43.
Fig. 45 ist eine Draufsicht des zweiten herkömmlichen TFT vom Typ mit invertierter Stapelung.
Fig. 46 ist eine Schnittansicht des zweiten herkömmlichen TFT entlang der Linie X46-X46 in Fig. 45.
Fig. 47 ist eine Draufsicht eines dritten herkömmlichen TFT vom Stapelungstyp.
Fig. 48 ist eine Schnittansicht des dritten herkömmlichen TFT entlang der Linie X48-X48 in Fig. 47.
Fig. 49 ist eine Schnittansicht des vierten herkömmlichen TFT vom invertierten, koplanaren Typ.
Fig. 50 ist eine Schnittansicht des fünften herkömmlichen TFT vom koplanaren Typ.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

(Vergleichsbeispiel 1)

Fig. 1 ist eine Draufsicht eines TFT 20 gemäß dem ersten Vergleichsbeispiel, und Fig. 2 ist eine Schnittansicht des TFT 20 entlang der Linie X2- X2 in Fig. 1. Fig. 3 ist eine perspektivische Explosionsansicht einer Flüssigkristall-Anzeigevorrichtung 31 mit aktiver Matrix (nachfolgend einfach als LC-Anzeigevorrichtung bezeichnet), bei der eine Vielzahl von TFTs 20 gemäß diesem Beispiel als Schaltelemente verwendet ist. Bei diesem Beispiel ist der TFT 20 ein TFT vom Typ mit invertierter Stapelung mit Ätzstopper.
Gemäß Fig. 3 verfügt die LC-Anzeigevorrichtung 31 über ein isolierendes Substrat 29 aus Glas oder dergleichen. Auf dem isolierenden Substrat 29 sind eine Vielzahl von parallel zueinander verlaufenden Gateleitungen 32 und eine Vielzahl von die jeweiligen Gateleitungen 32 schneidenden Sourceleitungen 33 ausgebildet. An den jeweiligen Schnittpunkten zwischen den Gateleitungen 32 und den Sourceleitungen 33 benachbarten Positionen sind Pixelelektroden 34 angeordnet, um so auf dem isolierenden Substrat 29 eine Matrix zu bilden. Die Pixelelektroden 34 sind mit den Gateleitungen 32 und den Sourceleitungen 33 über die als Schaltelemente wirkenden TFTs 20 dieses Beispiels verbunden.
Die LC-Anzeigevorrichtung 31 verfügt ferner über ein isolierendes Substrat 35 aus Glas oder dergleichen, das dem isolierenden Substrat gegenüberstehend angeordnet ist. Auf der Innenfläche des isolierenden Substrats 35 ist eine Gegenelektrode 36 ausgebildet. Die isolierenden Substrate 29 und 35 sind mit zwischen ihnen enthaltenem Flüssigkristall aneinander befestigt, um so eine zwischen die Pixelelektroden 34 und die Gegenelektrode 36 eingefügte Flüssigkristallschicht 39 zu bilden. An den Außenflächen der so aneinander befestigten isolierenden Substrate 29 und 35 sind Polarisationsplatten 37 und 38 befestigt.
Gemäß den Fig. 1 und 2 verfügt der TFT 20 dieses Beispiels über eine Gateelektrode 21 aus einem metallischen Material, einen Gateisolierfilm 28, eine Halbleiterschicht 27 aus eigenleitendem amorphem Silicium, eine Ätzstoppschicht 26, Schichten 24 und 25 für ohmschen Kontakt aus mit Phosphor dotiertem, mikrokristallinem n&spplus;-Silicium sowie eine Source-und eine Drainelektrode 22 und 23 aus einem metallischen Material. Alle diese Schichten sind in dieser Reihenfolge auf einem isolierenden Substrat 29 aus Glas oder dergleichen ausgebildet.
Nun wird das Verfahren zum Herstellen des TFT 20 dieses Beispiels unter Bezugnahme auf die Fig. 1 und 2 beschrieben.
Als Erstes wird auf dem isolierenden Substrat 29 ein leitender Film aus einem Material mit kleinem spezifischem Widerstand wie Al, Ti und Ta hergestellt. Bei diesem Beispiel wurde Ta auf dem isolierenden Substrat 29 aus Glas durch Sputtern mit einer Dicke von 300 nm abgeschieden. Dann wird der leitende Film auf gewünschte Form strukturiert, wodurch die Gateelektrode 21 mit einer Breite L1 in der Längsrichtung des Kanals ausgebildet wird. Bei diesem Beispiel beträgt die Breite L1 9 um. Auf der so hergestellten Gateelektrode 21 werden der Gateisolierfilm 28, die Halbleiterschicht 27 und die Ätzstoppschicht 26 in dieser Reihenfolge mit Dicken t1, t2 bzw. t3 hergestellt. Bei diesem Beispiel wurde als Erstes SiNx mit einer Dicke von ungefähr 300 nm, die Gateelektrode 21 bedeckend, hergestellt, um den Gateisolierfilm 28 auszubilden. Danach wurde eigenleitendes amorphes Silicium (nachfolgend als a-Si(i)) mit einer Dicke von 30 nm abgeschieden, und dann wurde erneut SiNx mit einer Dicke von 200 abgeschieden. Für die obige Reihe von Abscheidungen wurde Plasma-CVD (chemische Dampfniederschlagung) verwendet. Die letztgenannte SiNx-Schicht wurde dann strukturiert, um die Ätzstoppschicht 26 auszubilden.
Dann wird mit Phosphor dotiertes, mikrokristallines n&spplus;-Silicium (nachfolgend als uc-Si(n&spplus;) bezeichnet) mit einer Dicke t4 durch Plasma-CVD in z. B. einer Atmosphäre von Monosilan, Phosphor, Phosphin und Wasserstoff mit einem Strömungsverhältnis von 1 : 1 : 100 mit höherer Leistung als der herkömmlich verwendeten abgeschieden. Bei diesem Beispiel wurde die Abscheidung von uc-Si(n&spplus;) unter den Bedingungen einer Substrattemperatur von 260ºC, einer Leistungsdichte von 0,05 W/cm² und einem Druck von 110 Pa ausgeführt, um eine uc-Si(n&spplus;)-Schicht mit einer Dicke t4 = 50 nm herzustellen.
Die so hergestellte a-Si(i)-Schicht und die uc-Si(n&spplus;)-Schicht werden gemeinsam strukturiert, um die Halbleiterschicht 27 bzw. die Kontaktschichten 24 und 25 auszubilden. Die Kontaktschichten 24 und 25 verfügen über eine Breite Wcont in Richtung der Kanalbreite, und sie sind um den Abstand L2 in der Richtung der Kanallänge voneinander getrennt. Der Abschnitt der Halbleiterschicht 27 zwischen den Kontaktschichten 24 und 25 wird als Kanalbereich 42 bezeichnet. Bei diesem Beispiel wurden Wcont und L2 auf 40 um bzw. 4 um eingestellt. Durch das Vorhandensein der Kontaktschichten 24 und 25 aus uc-Si(n&spplus;) ist es möglich, zwischen der Halbleiterschicht 27 und der Sourceelektrode 22 oder der Drainelektrode 23 einen günstigen ohmschen Kontakt zu erzielen. Ferner verfügen die Kontaktschichten 24 und 25 über eine Leitfähigkeit, die hundert- oder tausendfach höher als die von Kontaktschichten aus amorphem n&spplus;-Silicium, wie es für herkömmliche TFTs verwendet wird, ist. Z. B. liegt der spezifische Widerstand von amorphem n&spplus;- Silicium in der Größenordnung von 1.000 Ωcm, während der von uc-Si(n&spplus;) unter 10 Ωcm liegt. Dies zeigt an, dass die Kontaktschichten 24 und 25 dieses Beispiels im Wesentlichen als mit den Elektroden 22 und 23 übereinstimmend angesehen werden können.
Danach wird auf der gesamten Oberfläche des Substrats ein Metall abgeschieden. Die abgeschiedene Metallschicht wird dann auf gewünschte Form strukturiert, um die Sourceelektrode 22 und die Drainelektrode 23 auszubilden. Für diese Schicht wird ein Metall mit kleinem spezifischem Widerstand, wie Ti, Al, Cr oder Mo, verwendet, das zu den Pixelelektroden aus ITO einen guten ohmschen Kontakt ausbildet. Bei diesem Beispiel wurde Ti durch Sputtern mit einer Dicke von 300 nm abgeschieden, und die abgeschiedene Ti-Schicht wurde so strukturiert, dass keine Teile der Sourceelektrode 22 und der Drainelektrode 23 unmittelbar über der Gateelektrode 21 lagen.
Genauer gesagt, werden die Sourceelektrode 22 und die Drainelektrode 23 so hergestellt, dass sie die Halbleiterschicht 27 und die Kontaktschichten 24 und 25 teilweise bedecken. Die Enden 22a und 23a der Sourceelektrode 22 und der Drainelektrode 23, die näher an der Gateelektrode 21 liegen, sind um Abstände L3 bzw. L4 von den Enden 21a bzw. 21b der Gateelektrode 21 getrennt. So sind zwischen dem Ende 22a der Sourceelektrode 22 und dem Ende 21a der Gateelektrode 21 sowie zwischen dem Ende 23a der Drainelektrode 23 und dem Ende 21b der Gateelektrode 21 Nichtüberlappungsabschnitte 40 bzw. 41 ausgebildet. Bei diesem Beispiel wurden die Sourceelektrode 22 und die Drainelektrode 23 so hergestellt, dass sie die Bedingungen L3 = 2 um bzw. L4 = 2 um erfüllten.
Wenn das für die Kontaktschichten 24 und 25 verwendete uc-Si(n&spplus;) durch a- Si(n&spplus;) wie bei herkömmlichen TFTs ersetzt wird, erzeugen die Abschnitte der a-Si(n&spplus;)-Schichten im Bereich von den Enden des Kanalbereichs 42 bis zum Beginn der Überlappung mit der Sourceelektrode 22 und der Drainelektrode 23, d. h. die den Nichtüberlappungsabschnitten 40 bzw. 41 entsprechenden Abschnitte, einen mit dem EIN-Widerstand des TFT 20 verbundenen Reihenwiderstand. Dies führt zu einer Eingrenzung des Stromflusses zwischen der Sourceelektrode 22 und der Drainelektrode 23. So ist es schwierig, für den TFT 20 einen EIN-Strom mit vorbestimmtem Wert zu erzielen.
Andererseits ist bei diesem Beispiel, da die Kontaktschichten 24 und 25 aus uc-Si(n&spplus;) bestehen, der Widerstand in den Nichtüberlappungsabschnitten 40 und 41 ausreichend klein im Vergleich mit dem EIN-Widerstand des TFT 20. Im Ergebnis kann eine Ansprechcharakteristik erhalten werden, die so gut wie bei herkömmlichen TFTs ist, obwohl bei diesem Beispiel, abweichend von den herkömmlichen TFTs, die Sourceelektrode 22 und die Drainelektrode 23 die Gateelektrode 21 nicht überlappen.
Wie oben beschrieben, überlappen die Sourceelektrode 22 und die Drainelektrode 23 die Gateelektrode 21 solange nicht, wie sie die Kontaktschichten 24 bzw. 25 überlappen. Demgemäß ist es bei der Maskenausrichtung zum Strukturieren der Source- und der Drainelektrode nicht erforderlich, für eine Abweichungstoleranz für die Muster zu sorgen. Dies ermöglicht es, selbst dann einen kleineren TFT herzustellen, wenn das Ausmaß der Abweichung von Strukturen dasselbe wie bei einem herkömmlichen TFT ist. Im Ergebnis kann die Erzeugung der parasitären Kapazität minimiert werden und es kann die Ansprechcharakteristik des TFT verbessert werden.
Wie oben beschrieben, wirken beim TFT 20 dieses Beispiels die Kontaktschichten 24 und 25 aus uc-Si(n&spplus;) mit einem spezifischen Widerstand von 10 0 cm oder weniger als Teil der Sourceelektrode 22 und der Drainelektrode 23. Daher ist verhindert, dass die Teile der Kontaktschichten 24 und 25, die den Nichtüberlappungsabschnitten 40 und 41 entsprechen, einen Reihenwiderstand zum EIN-Widerstand des TFT 20 bilden. Dies beseitigt das Erfordernis des Vorsehens einer Toleranz für eine mögliche Abweichung von Mustern im Photolithographieprozess zum Strukturieren der Metallschicht zum Herstellen der Sourceelektrode 22 und der Drainelektrode 23. Im Ergebnis kann die Größe (die Belegungsfläche) des TFT 20 verkleinert werden.

(Vergleichsbeispiel 2)

Fig. 4 ist eine Draufsicht eines TFT 20a des zweiten Vergleichsbeispiels, und Fig. 5 ist eine Schnittansicht des TFT 20a entlang der Linie X5-X5 in Fig. 4. Dieses Beispiel ähnelt Fig. 1, und dieselben Bezugszahlen kennzeichnen dieselben oder ähnliche Komponenten, wie sie beim Vergleichsbeispiel 1 vorhanden sind. Der TFT 20a dieses Beispiels unterscheidet sich vom TFT 20 des ersten Vergleichsbeispiels 1 dahingehend, dass eine Sourceelektrode 22 und eine Drainelektrode 23 eine Gateelektrode 21 überlappen, jedoch eine Ätzstoppschicht 26 nicht überlappen. Genauer gesagt, liegt, gesehen von oben her, wie in Fig. 4, das Ende 22a der Sourceelektrode 22 zwischen dem Ende 21a der Gateelektrode 21 und dem Ende 26a der Ätzstoppschicht 26. In ähnlicher Weise liegt das Ende 23a der Drainelektrode 23 zwischen dem Ende 21b der Gateelektrode 21 und dem Ende 26b der Ätzstoppschicht 26.
Bei diesem Beispiel kann beim Strukturieren einer Metallschicht zum Herstellen der Sourceelektrode 22 und der Drainelektrode 23 eine Abweichung von Mustern in der Richtung der Kanallänge auftreten, und demgemäß kann es vorkommen, dass die Sourceelektrode 22 und die Drainelektrode 23 die Gateelektrode 21 nicht überlappen. In einem solchen Fall erzeugen jedoch, da die Kontaktschichten 24 und 25 wie beim Vergleichsbeispiel 1 aus uc-Si(n&spplus;) bestehen, die Teile der Kontaktschichten 24 und 25, die den Zwischenräumen zwischen der Sourceelektrode 22 und der Gateelektrode 21 sowie zwischen der Drainelektrode 23 und der Gateelektrode 21 entsprechen, keinen mit dem EIN- Widerstand verbundenen Reihenwiderstand. Dies beseitigt das Erfordernis, die Abweichung von Mustern beim Photolithographieprozess zum Strukturieren der Metallschicht zu berücksichtigen, und im Ergebnis kann die Größe des TFT 20a verkleinert werden.
Beim Prozess zum Testen der Eigenschaften des TFT nach dem Herstellprozess kann sich im TFT ein Kurzschluss oder eine Unterbrechung finden. Bei einem derartigen defekten TFT können die Gateelektrode und die Sourceelektrode oder die Drainelektrode z. B. kurzgeschlossen werden, um den sich ergebenden Pixelfehler weniger auffällig zu machen. Beim TFT 20a dieses Beispiels überlappen die Gateelektrode 22 und die Drainelektrode 23 die Gateelektrode 21, was vom TFT 20 des Vergleichsbeispiels 1 abweicht. Demgemäß ist es einfacher, eine Laserschmelzbehandlung auszuführen, bei der ein Überlappungsabschnitt 43 der Sourceelektrode 22 mit der Gateelektrode 21 sowie ein Überlappungsabschnitt 44 der Drainelektrode 23 mit der Gateelektrode 21 mit einem Laserstrahl bestrahlt werden, um den Kurzschluss herbeizuführen. Dies verbessert die Zuverlässigkeit und Nutzbarkeit des TFT.

(Vergleichsbeispiel 3)

Fig. 6 ist eine Draufsicht eines TFT 20b des dritten Vergleichsbeispiels, und Fig. 7 ist eine Schnittansicht des TFT 20b entlang der Linie X7-X7 in Fig. 6. Dieses Beispiel ähnelt den Beispielen 1 und 2, und dieselben Bezugszahlen bezeichnen dieselben oder ähnliche Komponenten wie bei den Vergleichsbeispielen 1 und 2. Der TFT 20b dieses Beispiels unterscheidet sich von denen der vorigen Beispiele dahingehend, dass die Sourceelektrode 22 sowohl die Gateelektrode 21 als auch die Ätzstoppschicht 26 überlappt, während die Drainelektrode 23 weder die Gateelektrode 21 noch die Ätzstoppschicht 26 überlappt. Ein TFT 20b mit der vorstehenden Struktur kann, wie bei den vorigen Beispielen, ebenfalls größenmäßig verkleinert werden. Demgemäß überlappt bei diesem Beispiel entweder die Sourceelektrode 22 oder die Drainelektrode 23 die Gateelektrode 21, so dass eine Laserschmelzbehandlung zwischen der Sourceelektrode 22 und der Gateelektrode 21 oder zwischen der Drainelektrode 23 und der Gateelektrode 21 nach Bedarf beim Testprozess nach dem Herstellprozess ausgeführt werden kann. Im Ergebnis können die Gateelektrode 21 und die Sourceelektrode 22 oder die Drainelektrode 23 einfach kurzgeschlossen werden.

(Vergleichsbeispiel 4)

Fig. 8 ist eine Draufsicht eines TFT 20c des vierten Vergleichsbeispiels, und Fig. 9 ist eine Schnittansicht des TFT 20c entlang der Linie X9-X9 in Fig. 8. Bei diesem Beispiel bezeichnen dieselben Bezugszahlen dieselben oder ähnliche Komponenten wie bei den vorigen Beispielen. Abweichend von den vorigen Beispielen enthält der TFT 20c dieses Beispiels keine Ätzstoppschicht. Im Allgemeinen wird eine Ätzstoppschicht hergestellt, um zu verhindern, dass der Kanalbereich einer Halbleiterschicht durch ein Ätzmittel geätzt wird, wenn die Strukturierung zum Herstellen von Schichten für ohmschen Kontakt ausgeführt wird. Bei diesem Beispiel ist die Dicke der Halbleiterschicht 27a dicker als die der Halbleiterschicht 27 der vorigen Beispiele gemacht, anstatt dass eine Ätzstoppschicht ausgebildet ist. Genauer gesagt, wird die Dicke der Halbleiterschicht 27a so bestimmt, dass der beim Strukturieren zum Herstellen der Schichten 24 und 25 für ohmschen Kontakt durch Ätzen verdünnte Abschnitt 27d eine Dicke aufweisen kann, die dazu ausreicht, dass der Abschnitt 27b als Kanalbereich 42 des TFT 20c wirken kann. Bei diesem Beispiel betrug die Dicke der Halbleiterschicht 27a 100 nm. Die Dicken der Kontaktschichten 24 und 25, der Sourceelektrode 22, der Drainelektrode 23 und anderer Schichten sind dieselben wie bei den vorigen Beispielen.
Da die Kontaktschichten 24 und 25 dieses Beispiels aus mit Phosphor dotiertem uc-Si(n&spplus;) bestehen, wie beim Vergleichsbeispiel 1, können sie als im Wesentlichen mit der Sourceelektrode 22 und der Drainelektrode 23 übereinstimmend angesehen werden. Demgemäß können die Sourceelektrode 22 und die Drainelektrode 23 wie beim Vergleichsbeispiel 1 an Positionen hergestellt werden, an denen keine Überlappung mit der Gateelektrode 21 besteht. Im Ergebnis kann derselbe Effekt erzielt werden, wie er beim Vergleichsbeispiel 1 beschrieben ist.
In den Fig. 8 und 9 sind die Sourceelektrode 22 und die Drainelektrode 23 an nicht mit der Gateelektrode 21 überlappenden Positionen ausgebildet.
Derselbe Effekt kann auch dann erzielt werden, wenn die Sourceelektrode 22 und die Drainelektrode 23 an mit der Gateelektrode 21 überlappenden Positionen ausgebildet werden, wie beim Vergleichsbeispiel 2. In diesem Fall kann, wie beim Vergleichsbeispiel 2, eine Laserschmelzbehandlung auf einfache Weise ausgeführt werden. Genauer gesagt, können, wenn sich im TFT 20c ein Kurzschluss oder eine Unterbrechung findet, die Überlappungsabschnitte der Sourceelektrode 22 und der Drainelektrode 23 mit der Gateelektrode 21 mit einem Laserstrahl bestrahlt werden, um die Sourceelektrode 22 und die Drainelektrode 23 kurzzuschließen und so ein fehlerhaftes Pixel weniger erkennbar zu machen.
Derselbe Effekt kann auch dann erzielt werden, wenn entweder die Sourceelektrode 22 oder die Drainelektrode 23 an einer mit der Gateelektrode 21 überlappenden Position hergestellt wird, wie beim Vergleichsbeispiel 3.

(Vergleichsbeispiel 5)

Fig. 10 ist eine Draufsicht eines TFT 20d des fünften Ausführungsbeispiels, und Fig. 11 ist eine Schnittansicht des TFT 20d entlang der Linie X11-X11 in Fig. 10. Bei diesem Beispiel bezeichnen dieselben Bezugszahlen dieselben oder ähnliche Komponenten wie bei den vorigen Beispielen. Der TFT 20d dieses Beispiels ist ein Transistor vom Stapelungstyp, und er verfügt über eine Source- und eine Drainelektrode 22 und 23, Schichten 24 und 25 für ohmschen Kontakt aus uc-Si(n&spplus;), eine Halbleiterschicht 27 aus a-Si(i), einen Gateisolierfilm 28 und eine Gateelektrode 21. Diese Schichten sind in dieser Reihenfolge auf einem isolierenden Substrat 29 ausgebildet.
Nun wird das Verfahren zum Herstellen des TFT 20d dieses Beispiels unter Bezugnahme auf Fig. 11 wie folgt beschrieben.
Als Erstes wird ein Metall wie Ti, Al, Cr oder Mo auf dem isolierenden Substrat 29 abgeschieden, Dann wird die abgeschiedene Metallschicht auf eine gewünschte Form strukturiert, um die Sourceelektrode 22 und die Drainelektrode 23 auszubilden. Bei diesem Beispiel wurde Ti mit einer Dicke von 300 nm abgeschieden. Danach wurde uc-Si(n&spplus;) mit einem spezifischen Widerstand von 10 Ωcm oder weniger durch Plasma-CVD mit einer Dicke von 50 nm abgeschieden, um die Schichten 24 und 25 für ohmschen Kontakt herzustellen, und dann wurde a-Si(i) mit einer Dicke von 30 nm abgeschieden, um die Halbleiterschicht 27 herzustellen. Dann wurde SiNx auf der gesamten Oberfläche des Substrats mit einer Dicke von 300 nm abgeschieden, um den Gateisolierfilm 28 herzustellen, auf dem Al durch Sputtern mit einer Dicke von 200 nm abgeschieden wurde. Die so abgeschiedene Al-Schicht wurde zum Ausbilden der Gateelektrode 21 an einer weder mit der Sourceelektrode 22 noch der Drainelektrode 23 überlappenden Position strukturiert. Bei diesem Beispiel wurde Al als Material für die Gateelektrode 21 verwendet. Jedoch können auch andere Materialien wie Cr oder Mo mit kleinem spezifischem Widerstand verwendet werden.
Da die Kontaktschichten 24 und 25 dieses Beispiels aus uc-Si(n&spplus;) mit einem spezifischen Widerstand von 10 Ωcm oder weniger bestehen, können sie als im Wesentlichen mit der Sourceelektrode 22 und der Drainelektrode 23 übereinstimmend angesehen werden. Demgemäß wird, wie oben beschrieben, selbst dann, wenn die Gateelektrode 21 nicht mit der Sourceelektrode 22 und der Drainelektrode 23 überlappt, in denjenigen Teilen der Kontaktschichten 24 und 25, die den Zwischenräumen zwischen der Sourceelektrode 22 und der Gateelektrode 21 sowie zwischen der Drainelektrode 23 und der Gateelektrode 21 entsprechen, kein mit dem EIN-Widerstand verbundener Reihenwiderstand erzeugt. Im Ergebnis kann der TFT 20d für hervorragende Ansprecheigenschaften sorgen.
In den Fig. 10 und 11 ist die Gateelektrode 21 an einer Position hergestellt, an der sie weder mit der Sourceelektrode 22 noch der Drainelektrode 23 überlappt. Derselbe Effekt kann auch dann erzielt werden, wenn die Gateelektrode 21 an einer Position mit Überlappung mit der Sourceelektrode 22 und der Drainelektrode 23, wie beim Vergleichsbeispiel 2, hergestellt wird. In diesem Fall kann, wie beim Vergleichsbeispiel 2, eine Laserschmelzbehandlung auf einfache Weise ausgeführt werden. Genauer gesagt, können, wenn sich im TFT 20d ein Kurzschluss oder eine Unterbrechung findet, die Überlappungsabschnitte der Gateelektrode 21 mit der Sourceelektrode 22 und der Drainelektrode 23 mit einem Laserstrahl bestrahlt werden, um die Sourceelektrode 22 und die Drainelektrode 23 kurzzuschließen, um so ein fehlerhaftes Pixel weniger erkennbar zu machen.
Derselbe Effekt kann auch dann erzielt werden, wenn die Gateelektrode 21 so hergestellt wird, dass sie entweder mit der Sourceelektrode 22 oder der Drainelektrode 23 überlappt, wie beim Vergleichsbeispiel 3.

(Vergleichsbeispiel 6)

Fig. 12 ist eine Draufsicht eines TFT 20e des sechsten Vergleichsbeispiels, und Fig. 13 ist eine Schnittansicht des TFT 20e entlang der Linie X13-X13 in Fig. 12. Bei diesem Beispiel bezeichnen dieselben Bezugszahlen dieselben oder ähnliche Komponenten wie bei vorigen Beispielen. Der TFT 20e dieses Beispiels ist ein Transistor vom invertierten, koplanaren Typ, und er verfügt über eine auf einem isolierenden Substrat 29 hergestellte Gateelektrode 21. Ein Gateisolierfilm 28 wird so hergestellt, dass er nur die Gateelektrode 21, jedoch nicht die gesamte Oberfläche des isolierenden Substrats 29 bedeckt. Dann werden auf Teilen des isolierenden Substrats 29, die nicht mit dem Gateisolierfilm 28 bedeckt sind, eine Sourceelektrode 22 und eine Drainelektrode 23 hergestellt.
Danach werden Schichten 24 und 25 für ohmschen Kontakt aus uc-Si(n&spplus;) getrennt voneinander so hergestellt, dass sie die Sourceelektrode 22 bzw. die Drainelektrode 23 und auch die Gateelektrode 21 überlappen. Auf demjenigen Teil des Gateisolierfilms 28, der nicht durch die Kontaktschichten 24 und 25 bedeckt ist, und über diesen Kontaktschichten 24 und 25 wird eine Halbleiterschicht 27 hergestellt.
Da die Kontaktschichten 24 und 25 dieses Beispiels aus uc-Si(n&spplus;) mit einem spezifischen Widerstand von 10 Ωcm oder weniger bestehen, können sie als im Wesentlichen mit der Sourceelektrode 22 und der Drainelektrode 23 übereinstimmend angesehen werden, wenn der TFT 20e aktiviert ist. Demgemäß wird selbst dann kein mit dem EIN-Widerstand des TFT 20e verbundener Reihenwiderstand erzeugt, wenn die Sourceelektrode 22 und die Drainelektrode 23 die Gateelektrode 21 nicht überlappen. Im Ergebnis kann der TFT 20e hervorragende Ansprecheigenschaften zeigen. Dies beseitigt das Erfordernis der Herstellung von Überlappungsabschnitten der Sourceelektrode 22 und der Drainelektrode 23 mit der Gateelektrode 21 und damit das Erfordernis des Bereitstellens einer Überlappungstoleranz beim Photolithographieprozess zum Strukturieren der Metallschicht. So kann die Größe des TFT 20e verkleinert werden.
Derselbe Effekt kann auch dann erzielt werden, wenn die Sourceelektrode 22 und die Drainelektrode 23 an Positionen hergestellt werden, an denen Überlappung mit der Gateelektrode 21 besteht, wie beim Vergleichsbeispiel 2. In diesem Fall kann, wie beim Vergleichsbeispiel 2, eine Laserschmelzbehandlung auf einfache Weise ausgeführt werden, um einen Pixelfehler weniger erkennbar zu machen, wenn sich im TFT 20e ein Kurzschluss oder eine Unterbrechung findet.
Derselbe Effekt kann auch dann erzielt werden, wenn entweder die Sourceelektrode 22 oder die Drainelektrode 23 an einer Position hergestellt wird, an der Überlappung mit der Gateelektrode 21 besteht, wie beim Vergleichsbeispiel 3.

(Vergleichsbeispiel 7)

Fig. 14 ist eine Draufsicht eines TFT 20f des siebten Vergleichsbeispiels, und Fig. 15 ist eine Schnittansicht des TFT 20f entlang der Linie X15-X15 in Fig. 14. Bei diesem Beispiel bezeichnen dieselben Bezugszahlen dieselben oder ähnliche Komponenten wie bei vorigen Beispielen. Der TFT 20f dieses Beispiels ist ein Transistor vom koplanaren Typ.
Das Verfahren zum Herstellen des TFT 20f dieses Beispiels wird nun unter Bezugnahme auf Fig. 15 wie folgt beschrieben.
Als Erstes wird auf einem isolierende Substrat 29 eine a-Si(i)-Schicht als Halbleiterschicht 27 hergestellt, und dann wird auf dieser Halbleiterschicht 27 uc-Si(n&spplus;) abgeschieden. Dann wird die abgeschiedene uc-Si(n&spplus;)- Schicht strukturiert, um Schichten 24 und 25 für ohmschen Kontakt getrennt voneinander auszubilden. Dann werden eine Sourceelektrode 22 und eine Drainelektrode 23 an Positionen hergestellt, an denen Überlappung mit den Kontaktschichten 24 bzw. 25 besteht. Danach wird über einem Teil der Sourceelektrode 22 und der Drainelektrode 23 und über den freiliegenden Abschnitten der Kontaktschichten 24 und 25 und der Halbleiterschicht 27 ein Gateisolierfilm 28 hergestellt. Abschließend wird eine Gateelektrode 21 aus einem Material mit kleinem spezifischen Widerstand wie Al, Ti oder Ta an einer Position mit Überlappung mit den Kontaktschichten 24 und 25 jedoch ohne Überlappung mit der Sourceelektrode 22 und der Drainelektrode 23 hergestellt.
Da die Kontaktschichten 24 und 25 dieses Beispiels aus uc-Si(n&spplus;) mit einem spezifischen Widerstand von 10 Dom oder weniger, wie bei den vorigen Beispielen, bestehen, müssen die Sourceelektrode 22 und die Drainelektrode 23 nicht mit der Gateelektrode 21 überlappen. Dies beseitigt das Erfordernis des Bereitstellens einer Überlappungstoleranz beim Photolithographieprozess zum Strukturieren der Metallschicht, wodurch die Größe des TFT 20f verkleinert werden kann.
In den Fig. 14 und 15 ist die Gateelektrode 21 an einer Position ausgebildet, an der Überlappung weder mit der Sourceelektrode 22 noch der Drainelektrode 23 besteht. Derselbe Effekt kann auch dann erzielt werden, wenn die Gateelektrode 21 an einer Position hergestellt wird, an der Überlappung mit der Sourceelektrode 22 und der Drainelektrode 23 besteht, wie beim Vergleichsbeispiel 2. In diesem Fall kann, wie beim Vergleichsbeispiel 2, eine Laserschmelzbehandlung auf einfache Weise ausgeführt werden. Genauer gesagt, können, wenn sich im TFT 20f ein Kurzschluss oder eine Unterbrechung findet, die Überlappungsabschnitte der Gateelektrode 21 mit der Sourceelektrode 22 und der Drainelektrode 23 mit einem Laserstrahl bestrahlt werden, um die Sourceelektrode 22 und die Drainelektrode 23 kurzzuschließen, und so ein fehlerhaftes Pixel weniger erkennbar zu machen.
Derselbe Effekt kann auch dann erzielt werden, wenn entweder die Sourceelektrode 22 oder die Drainelektrode 23 an einer Position hergestellt wird, an der Überlappung mit der Gateelektrode 21 besteht, wie beim Vergleichsbeispiel 3.

(Vergleichsbeispiel 8)

Fig. 16 ist eine Draufsicht eines TFT 110 des achten Vergleichsbeispiels, und die Fig. 17 und 18 sind Schnittansichten des TFT 110 entlang den Linien X17-X17 und X18-X18 in Fig. 16. Der TFT 110 ist ein Transistor vom Typ mit invertierter Stapelung mit einer Ätzstoppschicht 116. Wie es in den Fig. 16 bis 18 dargestellt ist, verfügt der TFT 110 dieses Beispiels über eine Gateelektrode 111, einen Gateisolierfilm 118, eine Halbleiterschicht 117, eine Ätzstoppschicht 116, Schichten 114 und 115 für ohmschen Kontakt sowie eine Source- und eine Drainelektrode 112 und 113. Alle diese Schichten sind in dieser Reihenfolge auf einem isolierenden Substrat 119 ausgebildet.
Nun wird ein Verfahren zum Herstellen des TFT 110 dieses Beispiels unter Bezugnahme auf die Fig. 16 bis 18 wie folgt beschrieben.
Als Erstes wird auf dem isolierenden Substrat 119 ein Material wie Al, Ti oder Ta mit kleinem spezifischem Widerstand abgeschieden, um einen leitenden Film auszubilden. Dieser Film wird dann strukturiert, um die Gateelektrode 111 mit einer Breite L5 in der Richtung der Kanallänge auszubilden. Bei diesem Beispiel wurde Ta durch Sputtern mit einer Dicke von 300 nm auf dem isolierenden Substrat 119 aus Glas abgeschieden. Die Breite L5 der Gateelektrode 111 betrug 15 um. Auf der so hergestellten Gateelektrode 111 werden der Gateisolierfilm 118, die Halbleiterschicht 117 und die Ätzstoppschicht 116 in dieser Reihenfolge mit Dicken t1, t2 bzw. t3 hergestellt. Bei diesem Beispiel wurde als Erstes SiNx mit einer Dicke von ungefähr 300 nm, die Gateelektrode 111 bedeckend, abgeschieden, um den Gateisolierfilm 118 auszubilden. Danach wurde eigenleitendes amorphes Silicium (a-Si(i)) mit einer Dicke von ungefähr 30 nm abgeschieden, um die Halbleiterschicht 117 auszubilden, und dann wurde erneut SiNx mit einer Dicke von ungefähr 200 nm abgeschieden. Für die obige Abscheidungsreihenfolge wurde Plasma-CVD verwendet. Die letztgenannte SiNx-Schicht wurde dann strukturiert, um die Ätzstoppschicht 116 auszubilden.
Dann wird mit Phosphor dotiertes mikrokristallines N&spplus;-Silicium (uc-Si(n&spplus;)) mit einer Dicke t4 in z. B. einer Atmosphäre von Monosilan, Phosphin und Wasserstoff bei einem Strömungsverhältnis von 1 : 1 : 100 mit höherer Leistung als herkömmlicherweise verwendet abgeschieden. Bei diesem Beispiel wurde die Abscheidung von uc-Si(n&spplus;) unter den Bedingungen einer Substrattemperatur von 260ºC, einer Leistungsdichte von 0,05 W/cm² und einem Druck von 110 Pa ausgeführt, um die uc-Si(n&spplus;)-Schicht mit einer Dicke von 50 nm auszubilden.
Die so hergestellte a-Si(i)-Schicht und die uc-Si(n&spplus;)-Schicht werden strukturiert, um die Halbleiterschicht 117 bzw. die Kontaktschichten 114 und 115 auszubilden. Das Vorhandensein der Kontaktschichten 114 und 115 aus uc- Si(n+) sorgt für günstigen ohmschen Kontakt der Halbleiterschicht 114 aus a-Si(i) zur Sourceelektrode 112 und zur Drainelektrode 113. Ferner weisen die Kontaktschichten 114 und 115 aus uc-Si(n&spplus;) eine Leitfähigkeit auf, die hundertfach oder tausendfach höher als die von für herkömmliche TFTs verwendeten Kontaktschichten aus a-Si(n&spplus;) ist. Z. B. liegt der spezifische Widerstand von a-Si(n&spplus;) in der Größenordnung von 1.000 Ωcm, während der von uc-Si(n&spplus;) weniger als 10 Ωcm beträgt. Dies zeigt an, dass die Kontaktschichten 114 und 115 dieses Beispiels als Metallelektroden angesehen werden können, wenn der TFT 110 aktiviert ist.
Danach wird ein Metall wie Ti, Al, Cr oder Mo auf der gesamten Oberfläche des Substrats abgeschieden. Dann wird die abgeschiedene Metallschicht strukturiert, um die Sourceelektrode 112 und die Drainelektrode 113 auszubilden. Die Sourceelektrode 112 und die Drainelektrode 113 werden auf die folgende Weise hergestellt. Die Sourceelektrode 112 und die Drainelektrode 113 überlappen die Gateelektrode 111, und mindestens eine Endfläche sowohl der Sourceelektrode 112 als auch der Drainelektrode 113 liegt um 3 um oder mehr innerhalb der entsprechenden Endfläche jeder der Kontaktschichten 114 und 115. Bei diesem Beispiel wurde Ti durch Sputtern mit einer Dicke von 300 nm abgeschieden, und das abgeschiedene Ti wurde so strukturiert, dass die untere Endfläche sowohl der Sourceelektrode 112 als auch der Drainelektrode 113 (wie in Fig. 16 erkennbar) um 40 um innerhalb der unteren Endfläche jeder der entsprechenden Kontaktschichten 114 und 115 liegen sollte. So wird die Herstellung des TFT 110 abgeschlossen.
Gemäß diesem Beispiel ist der Bereich 121, in dem die Sourceelektrode 112 und die Drainelektrode 113 einander über einen Kanalbereich des TFT 110 zugewandt sind, kleiner als der Bereich 121a, in dem herkömmliche Source- und Drainelektroden, wie durch strichpunktierten Linien mit zwei Punkten in Fig. 16 dargestellt, einander über den Kanalbereich zugewandt sind. Im Allgemeinen ist ein Strukturieren hoher Genauigkeit für die Sourceelektrode und die Drainelektrode mit k einem Zwischenraum zwischen ihnen schwierig. Jedoch vereinfacht es bei diesem Beispiel die Größenverringerung des Bereichs, in dem die Source- und die Drainelektrode einander zugewandt sind, den Photolithographieprozess für den TFT 110 auszuführen.
Wie oben beschrieben, wirken die Kontaktschichten 114 und 115 als Teile der Sourceelektrode 112 bzw. der Drainelektrode 113. Daher ist die effektive Kanalbreite Wrms des TFT 110 unabhängig von der Breite Welect der Sourceelektrode 112 und der Drainelektrode 113, und sie entspricht im Wesentlichen der Breite Wcont der Kontaktschichten 114 und 115. Daher ist es möglich, die Sourceelektrode 112 und die Drainelektrode 113 für kleine Muster zu konzipieren. Im Ergebnis kann die Größe des TFT 110 verkleinert werden.

(Vergleichsbeispiel 9)

Fig. 19 ist eine Draufsicht eines TFT 110 des neunten Vergleichsbeispiels. Die Fig. 20 und 21 sind Schnittansichten des TFT 110a entlang den Linien X20-X20 und X21-X21 in Fig. 19. Dieses Beispiel ähnelt dem Vergleichsbeispiel 8, und dieselben Bezugszahlen bezeichnen dieselben oder ähnliche Komponenten wie beim Vergleichsbeispiel 8.
Eine Sourceelektrode 112 und eine Drainelektrode 113 des TFT 110a zeigen im Vergleich mit den Kontaktschichten 114 und 115 beim Vergleichsbeispiel 8 geringe Breite. Die Positionen einer Sourceelektrode 112 und einer Drainelektrode 113, die derart schmal sind, können insoweit frei bestimmt werden, als sie innerhalb der Muster der Kontaktschichten 114 und 115 liegen. Beim in Fig. 9 dargestellten TFT 110a sind die Sourceelektrode 112 und die Drainelektrode 113 an Positionen ausgebildet, die in der Richtung der Kanalbreite über einen Kanalbereich des TFT 110a gegeneinander versetzt sind, so dass sie einander nicht gegenüberstehen. Ferner liegen die untere Endfläche der Sourceelektrode 112 und die obere Endfläche der Drainelektrode 113 um 3 um oder mehr innerhalb der entsprechenden Endfläche der Kontaktschichten 114 und 115. Dank dieser Struktur können ebenfalls die beim Vergleichsbeispiel 8 beschriebenen Vorteile erzielt werden. Dieses Beispiel ist ferner dahingehend von Vorteil, dass das Strukturieren der Sourceelektrode und der Drainelektrode mit hoher Genauigkeit einfacher als beim Vergleichsbeispiel 8 ausgeführt werden kann, da der Abstand zwischen der Sourceelektrode und der Drainelektrode vergrößert ist.

(Beispiel 1)

Fig. 22 ist eine Draufsicht eines TFT 110b des ersten Beispiels gemäß der Erfindung, und die Fig. 23 und 24 sind Schnittansichten des TFT 110b entlang den Linien X23-X23 und X24-X24 in Fig. 12. Dieses Beispiel ähnelt dem Vergleichsbeispiel 8, und dieselben Bezugszahlen bezeichnen dieselben oder ähnliche Komponenten wie beim Vergleichsbeispiel 8. Bei diesem Beispiel sind die Sourceelektrode 112 und die Drainelektrode 113 an Positionen ausgebildet, an denen Überlappung mit der Gateelektrode 111 besteht, so dass die untere Endfläche sowohl der Sourceelektrode 112 als auch der Drainelektrode 113 um 3 um oder mehr innerhalb der unteren Endfläche jeder der entsprechenden Kontaktschichten 114 und 115 liegen sollten. Der TFT 110b dieses Beispiels unterscheidet sich von dem des Vergleichsbeispiels 8 dahingehend, dass die Gateelektrode 111 über einen ersten Abschnitt mit einer Breite L6 und einem zweiten Abschnitt mit einer Breite L6 und einem zweiten Abschnitt mit einer Breite L7 verfügt. Auf beiden Seiten des zweiten Abschnitts der Gateelektrode 111, in dem keine Überlappungsabschnitte der Sourceelektrode 122 und der Drainelektrode 113 mit der Gateelektrode 111 ausgebildet sind, sind Aussparungen 124 und 125 ausgebildet, so dass die Breite L7 des zweiten Abschnitts kleiner als die Breite L6 des ersten Abschnitts ist. Diese Struktur ist zum Verkleinern der parasitären Kapazität von Wirkung, wie sie in Überlappungsbereichen der Sourceelektrode 112 und der Drainelektrode 113 mit der Gateelektrode 111 erzeugt wird, da die Größe der Überlappungen verkleinert werden kann. So kann das Funktionsvermögen des sich ergebenden TFT 110b verbessert werden.
Eine Ätzstoppschicht 116 verfügt ebenfalls über Aussparungen 116a und 116b, die den Aussparungen 124 und 125 der Gateelektrode 111 entsprechen, so dass die Ätzstoppschicht 116 zwei Abschnitte mit zwei verschiedenen Breiten in Richtung der Kanallänge beinhaltet. Bei diesem Beispiel betrugen die Breiten des ersten und zweiten Abschnitts der Gateelektrode 111 15 um bzw. 9 um, und die Breiten der Ätzstoppschicht 116 betrugen 11 um bzw. 5 um.
Der sich ergebende TFT 110b dieses Beispiels kann für dieselben Wirkungen sorgen, wie sie bei den Vergleichsbeispielen 8 und 9 beschrieben sind.

(Beispiel 2)

Fig. 25 ist eine Draufsicht eines TFT 110c des zweiten Beispiels gemäß der Erfindung, und die Fig. 26 und 27 sind Schnittansichten des TFT 110 entlang den Linien X26-X26 und X27-X27 in Fig. 25. Dieses Beispiel ähnelt dem Vergleichsbeispiel 9 und dem Beispiel 1, und dieselben Bezugszahlen bezeichnen dieselben oder ähnliche Komponenten wie beim Vergleichsbeispiel 9 und beim Beispiel 1.
Der TFT 110c dieses Beispiels ist eine Kombination aus dem Vergleichsbeispiel 9 und dem Beispiel 1. Die Sourceelektrode 112 und die Drainelektrode 113 sind an Positionen ausgebildet, die in der Richtung der Kanalbreite gegeneinander versetzt sind, so dass sie einander nicht zugewandt sind, wie beim Vergleichsbeispiel 9. Die untere Endfläche der Sourceelektrode 112 liegt um 3 um oder mehr innerhalb der unteren Endfläche der Kontaktschicht 114, und die obere Endfläche der Drainelektrode 113 liegt um 3 um oder mehr innerhalb der oberen Endfläche der Kontaktschicht 115. Zu beiden Seiten der Gateelektrode 111 sind, wie es in Fig. 22 dargestellt ist, Aussparungen 124 und 125 ausgebildet. Der Abschnitt der Gateelektrode 111, in dem die Sourceelektrode 112 oder die Drainelektrode 113 mit der Gateelektrode 111 überlappt, ist breiter als der restliche Abschnitt derselben in der Richtung der Kanallänge. Bei diesem Beispiel beträgt die Breite der Abschnitte, in denen die Sourceelektrode 112 und die Drainelektrode 113 die Gateelektrode 111 überlappen, 12 um, und die Breite des restlichen Abschnitts beträgt 9 um. Der Abschnitt, in dem die Sourceelektrode 112 vorhanden ist, kann eine andere Breite als der Abschnitt aufweisen, in dem die Drainelektrode 113 vorhanden ist. Eine Ätzstoppschicht 116 verfügt ebenfalls über Aussparungen 116a und 116b, die den Aussparungen 124 und 125 der Gateelektrode 112 entsprechen.
Der sich ergebende TFT 110c dieses Beispiels kann für dieselben Wirkungen sorgen, wie sie bei den Vergleichsbeispielen 8 und 9 und beim Beispiel 1 beschrieben sind.
Wie oben beschrieben, überlappen die Sourceelektrode 112 und die Drainelektrode 113 bei den Vergleichsbeispielen 8 und 9 und bei den Beispielen 1 und 2 die Gateelektrode 111, wie beim Vergleichsbeispiel 2. Daher können, wenn sich in einem der TFTs 110 bis 110c ein Fehler findet, die Sourceelektrode 112 oder die Drainelektrode 113 und die Gateelektrode 111 durch eine Laserschmelzbehandlung leicht kurzgeschlossen werden. Dies macht einen Pixelfehler aufgrund des Fehlers im TFT weniger erkennbar, so dass die Zuverlässigkeit und die Nutzbarkeit verbessert werden können.

(Vergleichsbeispiel 10)

Fig. 28 ist eine Draufsicht eines TFT 110d des zehnten Vergleichsbeispiels, und die Fig. 29 und 30 sind Schnittansichten des TFT 110d entlang den Linien X29-X29 und X30-X30 in Fig. 28. Dieses Beispiel ähnelt dem Vergleichsbeispiel 8, und dieselben Bezugszahlen bezeichnen dieselben Komponenten oder ähnliche Komponenten wie beim Vergleichsbeispiel 8. Der TFT 110d dieses Beispiels ist eine Kombination aus den Vergleichsbeispielen 1 und 8. D. h., dass die Sourceelektrode 112 und die Drainelektrode 113 an Positionen ausgebildet sind, an denen keine Überlappung mit der Gateelektrode 111 besteht.
Wie es beim Vergleichsbeispiel 1 beschrieben ist, wirken die Kontaktschichten 114 und 115 aus uc-Si(n&spplus;) mit hohem spezifischem Widerstand als Teil der Sourceelektrode 112 und der Drainelektrode 113, wenn der TFT 110d aktiviert ist. Dies beseitigt das Erfordernis der Herstellung der Sourceelektrode 112 und der Drainelektrode 113 in solcher Weise, dass sie die Gateelektrode 111 überlappen. Demgemäß kann durch diese Struktur eine parasitäre Kapazität verkleinert werden, da über der Gateelektrode 111 keine Überlappungsabschnitte der Sourceelektrode 112 und der Drainelektrode 113 ausgebildet sind.
Außerdem können die Sourceelektrode 112 und/oder die Drainelektrode 113 so hergestellt werden, dass sie die Gateelektrode 111 überlappen. In diesem Fall ist es einfacher, die Laserschmelzbehandlung auszuführen, wenn sich im TFT 110d ein Fehler zeigt.

(Beispiel 3)

Fig. 31 ist eine Draufsicht eines TFT 110e des dritten Beispiels gemäß der Erfindung, und die Fig. 32 und 33 sind Schnittansichten des TFT 110e entlang den Linien X32-X32 und X33-X33 in Fig. 31. Dieses Beispiel ähnelt den Vergleichsbeispielen 8 und 9 und den Beispielen 1 und 2, und dieselben Bezugszahlen bezeichnen dieselben oder ähnliche Komponenten wie bei den Vergleichsbeispielen 8 und 9 und den Beispielen 1 und 2.
Beim TFT 110e dieses Beispiels verfügt eine Sourceelektrode 112 über einen breiten Abschnitt 112a mit einer Breite W1 in der Richtung der Kanalbreite sowie einen schmalen Abschnitt 112b mit einer Breite W2, die kleiner als die Breite W1 ist. Ein Teil des schmalen Abschnitts 112b liegt auf der Kontaktschicht 114. Die untere Endfläche des schmalen Abschnitts 112b liegt um 3 um oder mehr innerhalb der unteren Endfläche der Kontaktschicht 114. In ähnlicher Weise verfügt die Drainelektrode 113 über einen breiten Abschnitt 113a mit der Breite W1 und einen schmalen Abschnitt 113b mit der Breite W2, die kleiner als die Breite W1 ist. Ein Teil des schmalen Abschnitts 113b liegt auf einer Kontaktschicht 115. Die obere Endfläche des schmalen Abschnitts 113b liegt um 3 um oder mehr innerhalb der oberen Endfläche der Kontaktschicht 115.
Mit der obigen Struktur können dieselben Wirkungen erzielt werden, wie sie bei den vorigen Beispielen beschrieben sind. Außerdem ist bei diesem Beispiel verhindert, dass die Sourceelektrode 112 und die Drainelektrode 113 durch Stufen unterbrochen werden, wie sie durch die Enden einer Halbleiterschicht 117 und der Kontaktschichten 114 und 115 erzeugt werden.

(Beispiel 4)

Fig. 34 ist eine Draufsicht eines TFT 110f des vierten Beispiels gemäß der Erfindung, und Fig. 35 ist eine Schnittansicht des TFT 110f entlang der Linie X35-X35 in Fig. 34. Dieses Beispiel ähnelt dem Beispiel 2, und dieselben Bezugszahlen bezeichnen dieselben oder ähnliche Komponenten wie beim Beispiel 2.
Der TFT 110f dieses Beispiels verfügt über keine Ätzstoppschicht, abweichend vom TFT 110c des Beispiels 2. Stattdessen ist die Dicke einer Halbleiterschicht 117a größer als diejenige der Halbleiterschicht 117 der vorigen Beispiele gemacht. Genauer gesagt, wird die Halbleiterschicht 117a, bei fehlender Ätzstoppschicht, beim Strukturieren zum Herstellen von Kontaktschichten 114 und 115, beim Herstellen einer Aussparung 117b, geätzt. Daher wird die Halbleiterschicht 117a ausreichend dick dafür gemacht, dass ein Kanalbereich 132 mit vorbestimmter Größe, wie für den TFT 110f erforderlich, ausgebildet werden kann. Bei diesem Beispiel wurde die Dicke der Halbleiterschicht 117a auf 100 nm eingestellt.
Der sich ergebende TFT 110f dieses Beispiels kann für dieselben Wirkungen sorgen, wie sie bei den Vergleichsbeispielen 8, 9 und 10 sowie den Beispielen 1 bis 3 beschrieben sind.

(Beispiel 5)

Fig. 36 ist eine Draufsicht eines TFT 110 g des fünften Beispiels gemäß der Erfindung, und Fig. 37 ist eine Schnittansicht des TFT 110g entlang der Linie X37-X37 in Fig. 36. Dieses Beispiel ähnelt den Vergleichsbeispielen 8 bis 10 und den Beispielen 1 bis 4, und dieselben Bezugszahlen bezeichnen dieselben oder ähnliche Komponenten wie in den Vergleichsbeispielen 8 bis 10 und den Beispielen 1 bis 4.
Der TFT 110g dieses Beispiels ist ein Transistor vom Stapelungstyp, und er verfügt über eine Source- und eine Drainelektrode 112 und 113, Schichten 114 und 115 für ohmschen Kontakt, die wie bereits beschrieben ausgebildet sind, eine Halbleiterschicht 117, einen Gateisolierfilm 118 und eine Gateelektrode 111. Diese Schichten werden in dieser Reihenfolge auf einem isolierenden Substrat 119 hergestellt. Wie beim Beispiel 2 liegen die Sourceelektrode 112 und die Drainelektrode 113 so, dass sie in der Richtung der Kanalbreite gegeneinander versetzt sind, und die Abschnitte der Gateelektrode 113, in denen die Sourceelektrode 112 und die Drainelektrode 113 die Gateelektrode 111 überlappt, sind breiter als der restliche Teil. Die untere Endfläche der Sourceelektrode 112 und die obere Endfläche der Drainelektrode 113 liegen um 3 um oder mehr innerhalb der entsprechenden Endfläche der Kontaktschichten 114 und 115.
Der sich ergebende TFT 110g dieses Beispiels kann für dieselben Wirkungen sorgen, wie sie bei den Vergleichsbeispielen 8 bis 10 und den Beispielen 1 bis 4 beschrieben sind, obwohl er, abweichend von den TFTs bei den Vergleichsbeispielen 8 bis 10 und den Beispielen 1 bis 4 ein Transistor vom Stapelungstyp ist.

(Beispiel 6)

Fig. 38 ist eine Draufsicht eines TFT 110h des sechsten Beispiels gemäß der Erfindung, und Fig. 39 ist eine Schnittansicht des TFT 110h entlang der Linie X39-X39 in Fig. 38. Dieses Beispiel ähnelt den Vergleichsbeispielen 8 bis 10 und den Beispielen 1 bis 5, und dieselben Bezugszahlen bezeichnen dieselben oder ähnlichen Komponenten wie bei den Vergleichsbeispielen 8 bis 10 und den Beispielen 1 bis 5. Der Unterschied zwischen dem TFT 110 dieses Beispiels und den TFTs der Vergleichsbeispiele 8 bis 10 und der Beispiele 1 bis 5 wird nachfolgend beschrieben.
Der TFT 110h dieses Beispiels ist ein invertierter, koplanarer Transistor, und er verfügt über eine auf einem isolierenden Substrat 119 ausgebildete Gateelektrode 111. Ein Gateisolierfilm 118 wird so ausgebildet, dass er nur die Gateelektrode 111, also nicht die gesamte Oberfläche des isolierenden Substrats 119 bedeckt. Dann werden auf den nicht durch den Gateisolierfilm 118 bedeckten Teilen des isolierenden Substrats 119 bedeckten Abschnitten eine Sourceelektrode 112 und eine Drainelektrode 113 hergestellt.
Der sich ergebende TFT 110h dieses Beispiels kann für dieselben Wirkungen sorgen, wie sie bei den Vergleichsbeispielen 8 bis 10 und den Beispielen 1 bis 5 beschrieben sind, obwohl er, abweichend von den TFTs bei den Vergleichsbeispielen 8 bis 10 und den Beispielen 1 bis 5 ein invertierter, koplanarer Transistor ist.

(Beispiel 7)

Fig. 40 ist eine Draufsicht eines TFT 110i des siebten Beispiels gemäß der Erfindung, und Fig. 41 ist eine Schnittansicht des TFT 110i entlang der Linie X41-X41 in Fig. 40. Dieses Beispiel ähnelt den Vergleichsbeispielen 8 bis 10 und den Beispielen 1 bis 6, und dieselben Bezugszahlen bezeichnen dieselben oder ähnliche Komponenten wie bei den Vergleichsbeispielen 8 bis 10 und den Beispielen 1 bis 6. Nachfolgend wird der Unterschied zwischen dem TFT 110i und den TFTs der Vergleichsbeispiele 8 bis 10 und der Beispiele 1 bis 6 beschrieben.
Der TFT 110i dieses Beispiels ist ein koplanarer Transistor, und er verfügt über eine auf einem isolierenden Substrat 119 hergestelle Halbleiterschicht 117. Dann werden auf der Halbleiterschicht 117 Schichten 114 und 115 für ohmschen Kontakt um einen Abstand L8 voneinander getrennt zum Ausbilden eines Kanalbereichs 131 zwischen ihnen hergestellt. Bei diesem Beispiel wurde der Abstand L8 auf 4 um eingestellt. Dann werden eine Sourceelektrode 112 und eine Drainelektrode 113 an Positionen hergestellt, an denen Überlappung mit den Kontaktschichten 114 bzw. 115 besteht. Danach wird auf einem Teil der Sourceelektrode 112 und der Drainelektrode 113 sowie auf den freiliegenden Teilen der Kontaktschichten 114 und 115 und der Halbleiterschicht 117 ein Gateisolierfilm 118 hergestellt. Abschließend wird auf dem Gateisolierfilm 118 an einer Position, an der Überlappung der Kontaktschichten 114 und 115, der Sourceelektrode 112 und der Drainelektrode 113 besteht, eine Gateelektrode 111 hergestellt.
Der sich ergebende TFT 110i dieses Beispiels kann für dieselben Wirkungen sorgen, wie sie bei den Vergleichsbeispielen 8 bis 10 und den Beispielen 1 bis 6 beschrieben sind.
Zur Bewertung der Eigenschaften der TFTs 110a bis 110i gemäß den Vergleichsbeispielen 8 bis 10 und den Beispielen 1 bis 7 wird der Fall beschrieben, bei dem die Kontaktschichten 114 und 115 jedes der TFTs 110a bis 110i wie bei herkömmlichen TFTs aus a-Si(i), nicht aus uc-Si(n&spplus;), hergestellt sind. In einem derartigen Fall kann die Breite Welect der Sourceelektrode 112 und der Drainelektrode 113 für jede Seite um 1-3 um kleiner als die Breite Wcont der Kontaktschichten 114 und 115 sein, ohne dass der Fluss eines Drainstroms verringert wird. Dies, da selbst dann, wenn die Kontaktschichten 114 und 115 aus a-Si(i) bestehen, der Stromfluss von der/zur Sourceelektrode 112 und Drainelektrode 113 um ungefähr 1-3 um über die Breite der Sourceelektrode 112 und der Drainelektrode 113 über den Kontaktschichten 114 und 115 ausweitet.
Fig. 42 zeigt den Fluss des Drainstroms als Funktion der Breite Welect der Sourceelektrode 112 und der Drainelektrode 113, wenn die Breite Wcont der Kontaktschichten 114 und 115 28 um beträgt. Wie es in Fig. 42 dargestellt ist, wird beim herkömmlichen Beispiel, da die Breite Welect der Sourceelektrode 112 und der Drainelektrode 113 kleiner ist, die effektive Kanalbreite Wrms kleiner, was zu einer Verkleinerung des EIN-Stroms führt.
Andererseits wirken gemäß der Erfindung, da uc-Si(n&spplus;) für die Kontaktschichten 114 und 115 verwendet ist, diese Kontaktschichten 114 und 115 als Sourceelektrode 112 und Drainelektrode 113. Daher wird, wenn die Breite Welect Sowohl der Sourceelektrode 112 als auch der Drainelektrode 113 um 3 um oder mehr kleiner als die Breite Wcont jeder Kontaktschicht gemacht wird, der Drainstrom nicht verkleinert, wie es in Fig. 42 dargestellt ist, da die effektive Kanalbreite Wrms des TFT unabhängig von der Breite Welect der Sourceelektrode 112 und der Drainelektrode 113 ist und sie mit der Breite Wcont der Kontaktschichten 114 und 115 übereinstimmt.
Im Ergebnis kann die Breite Welect der Sourceelektrode 112 und der Drainelektrode 113 verkleinert werden, und demgemäß kann ein kleinerer TFT ohne Beeinträchtigung der Ansprecheigenschaften desselben erhalten werden. Dies erleichtert es, den Photolithographieprozess für die Sourceelektrode 112 und die Drainelektrode 113 auszuführen.
Da für die Kontaktschichten 114 und 115 uc-Si(n&spplus;) verwendet wird, ist es auch möglich, die Sourceelektrode 112 und die Drainelektrode 113 an Positionen auszubilden, die über den Kanalbereich des TFT in der Richtung der Kanalbreite gegeneinander so versetzt sind, dass sie einander nicht zugewandt sind. Dies führt zu einer weiteren Verkleinerung der Strukturierungstoleranzen bei. Darüber hinaus kann die Gateelektrode 111 kleiner gemacht werden, da keine Toleranz zur Überlappung der Sourceelektrode 112 und der Drainelektrode 113 mit der Gateelektrode 111 benötigt wird. Im Ergebnis kann die parasitäre Kapazität des TFT gesenkt werden. Es ist auch möglich, einen TFT mit kleinerer Kanallänge durch eine Photolithographietechnik mit herkömmlichem Genauigkeitsgrad herzustellen.
Dem Fachmann sind verschiedene andere Modifizierungen ersichtlich, und diese können von ihm leicht ausgeführt werden. Demgemäß soll der Schutzumfang der beigefügten Ansprüche nicht auf die hier dargelegte Beschreibung beschränkt werden.

Claims

1. Dünnfilmtransistor mit:

- einem Substrat (119);

- einer auf diesem Substrat vorhandenen Gateelektrode (111);

- einer gegen die Gateelektrode isolierten Halbleiterschicht (117), die so auf dem Substrat angeordnet ist, dass sie die Gateelektrode bedeckt;

- einer ersten Kontaktschicht (114) und einer zweiten Kontaktschicht (115), die beide mit der Halbleiterschicht (117) so in Kontakt stehen, dass sie einen Teil der Gateelektrode bedecken;

- einer Sourceelektrode (112), die in Kontakt mit einem Teil der ersten Kontaktschicht (114) steht; und

- einer Drainelektrode (113), die in Kontakt mit einem Teil der zweiten Kontaktschicht (115) steht, wobei von der Source- und der Drainelektrode (112, 113) mindestens eine die Gateelektrode überlappt;

dadurch gekennzeichnet, dass

- die erste und die zweite Kontaktschicht aus mikrokristallinem n-Silicium mit einem spezifischen Widerstand von 10 qcm oder weniger bestehen;

- und die Gateelektrode (111) einen ersten und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt in der Richtung der Kanallänge eine erste Breite (L6) aufweist und der zweite Abschnitt in der Richtung der Kanallänge eine zweite Breite (L7) aufweist, wobei die zweite Breite (L7) kleiner als die erste Breite (L6) ist.

2. Dünnfilmtransistor nach Anspruch 1, bei dem die Sourceelektrode (112) und die Drainelektrode (113) jeweils einen Teil des ersten Abschnitts der Gateelektrode bedecken.

3. Dünnfilmtransistor nach Anspruch 1, bei dem die Sourceelektrode (112) und die Drainelektrode (113) an Positionen angeordnet sind, die in der Richtung der Kanalbreite gegeneinander versetzt sind.

4. Dünnfilmtransistor nach Anspruch 1, bei dem sowohl die Source- als auch die Drainelektrode (112, 113) einen ersten Abschnitt (112a, 113a) und einen zweiten Abschnitt (112b, 113b) aufweisen, wobei der erste Abschnitt in der Richtung der Kanalbreite eine erste Breite (W1) aufweist und der zweite Abschnitt in der Richtung der Kanalbreite eine zweite Breite (W2) aufweist, wobei die erste Breite (W1) größer als die zweite Breite (W2) ist und der zweite Abschnitt die Gateelektrode teilweise bedeckt.

5. Dünnfilmtransistor mit:

- einem Substrat (119);

- einer Sourceelektrode (112) und einer Drainelektrode (113), die beide auf dem Substrat ausgebildet sind;

- einer ersten Kontaktschicht (114) und einer zweiten Kontaktschicht (115), wobei die erste Kontaktschicht in Kontakt mit einem Teil der Sourceelektrode steht und die zweite Kontaktschicht in Kontakt mit einem Teil der Drainelektrode steht;

- einer Halbleiterschicht (117), die mit der ersten und zweiten Kontaktschicht in Kontakt steht; und

- einer gegen die Halbleiterschicht isolierten Gateelektrode (111), die einen Teil der ersten Kontaktschicht und einen Teil der zweiten Kontaktschicht bedeckt, wobei von der Source- und der Drainelektrode (112, 113) mindestens eine die Gateelektrode überlappt,

dadurch gekennzeichnet, dass

- die erste und die zweite Kontaktschicht aus mikrokristallinem n-Silicium mit einem spezifischen Widerstand von 100 cm oder weniger bestehen;

6. Dünnfilmtransistor nach Anspruch 5, bei dem ein Teil des ersten Abschnitts der Gateelektrode die Sourceelektrode (112) und die Drainelektrode (113) bedeckt.

7. Dünnfilmtransistor nach Anspruch 5, bei dem die Sourceelektrode (112) und die Drainelektrode (113) an Positionen angeordnet sind, die in der Richtung der Kanalbreite gegeneinander versetzt sind.