DE69424927T2 - Datenleseverfahren in Halbleiterspeicheranordnung geeignet zum Speichern von drei- oder mehrwertigen Daten in einer Speicherzelle - Google Patents

Description

• Die vorliegende Erfindung betrifft ein Datenleseverfahren in einer Halbleiterspeicheranordnung für eine Speicherung von drei- oder mehrwertigen Daten in einer Speicherzelle.
• In einer Halbleiterspeicheranordnung, wie z. B. in einem EEPROM (E lectrically Brasable programmable Read Only Memory - elektrisch löschbarer und programmierbarer Nur-Lese-Speicher) oder dergleichen, welche sich derzeit im praktischen Einsatz befinden, können keine anderen Speicherdaten außer zwei Arten von Speicherzuständen "0" und "1" in einer Speicherzelle gesetzt werden, so daß die Speicherkapazität einer Speicherzelle ein Bit ( = zwei Werte) beträgt. Im Gegensatz dazu wurde eine Halbleiterspeicheranordnung vorgeschlagen, welcher vier Arten von Speicherzuständen "00" bis "11" in einer Speicherzelle gesetzt werden, so daß eine Speicherzelle die Speicherkapazität von zwei Bits ( = vier Werten) aufweist.
• Eine solche Halbleiterspeicheranordnung, wie vorstehend beschrieben, (hierin anschließend als "mehrwertiger Speicher" bezeichnet) wird nachstehend für den Fall eines EEPROM's als Beispiel beschrieben.
• EP-A-0 349 775 offenbart eine Möglichkeit zur Implementation des mehrstufigen Speicherkonzeptes, in welchem mehrere Leseverstärker, jeder mit seinen eigenen Stromreferenzpegeln, gleichzeitig während des Lesevorgangs benutzt werden, um den Strom des Flash-EEPROM's mit diesen vier Referenzpegeln zu vergleichen.
• Fig. 6A ist eine schematische Schnittansicht einer Floating-Gate-Speicherzelle 61 in einem herkömmlichen EEPROM. In dieser Zeichnung ist eine Drain 63 und eine Source 64 jeweils von n-Verunreinigungsdiffusionsschichten in einem Oberflächenbereich eines p-Siliziumsubstrats 62 so ausgebildet, daß ein Kanalbereich 70 zwischen Drain und Source 64 ausgebildet wird. Ferner ist eine durch Lamination ausgebildete Bitleitung 65 und eine durch Lamination ausgebildete Sourceleitung 66 elektrisch mit der Drain 63 bzw. der Source 64 verbunden. Ferner ist ein aus einem SiO&sub2;-Film aufgebauter Tunnelisolationsfilm 71 mit einer Dicke von etwa 10 nm auf dem Kanalbereich 70 ausgebildet. Ein aus niederohmigem Polysilizium bestehendes Floating-Gate 67, ein Zwischenlagenisolationsfilm 68 und eine aus niederohmigem Polysilizium bestehendes Steuer-Gate (Wortleitung) 69 sind nacheinander auf den Tunnelisolationsfilm ausgebildet. Fig. 6B ist ein Schaltbild dieser Speicherzelle.
• Ein Verfahren zum Schreiben vierwertiger Daten "00" bis "11" in die gemäß vorstehender Beschreibung ausgebildete Speicherzelle 61 und das Lesen der Daten aus der Speicherzelle 61 werden nachstehend beschrieben.
• Zuerst wird der Fall des Einschreibens beschrieben. Wenn beispielsweise die Daten "11" in die Speicherzelle geschrieben werden sollen, werden die Bitleitung 65 und die Sourceleitung 66 auf Masse gelegt bzw. geöffnet und dann eine Impulsspannung in einem Bereich von etwa 10 bis etwa 15 Volt an das Steuer-Gate 69 angelegt. Durch dieses Anlegen der Impulsspannung wird ein Potential in dem Floating-Gate 67 induziert, so daß eine vorbestimmte Menge elektrischer Ladungen in das Floating-Gate 67 durch die Fowler/Nordheim-Tunnelung in Abhängigkeit von der Potentialdifferenz zwischen dem Floating-Gate 67 und der Drain 63 indiziert. Demzufolge steigt der Schwellenwert der Gate-Spannung der Speicherzelle 61 auf etwa 5 Volt. Dieser Zustand ist als "11" definiert. Wenn beispielsweise die Daten "10", "01" oder "00" in die Speicherzelle eingeschrieben werden soll, kann der Schwellenwert der Gate-Spannung der Speicherzelle 61 auf 3 Volt, 1 Volt oder -1 Volt in derselben Weise wie vorstehend in dem Falle der Einschreibung von Daten "11" gesetzt werden, wobei die an die Bitleitung 65 angelegte Spannung als 1 Volt, 2 Volt oder 3 Volt gewählt wird.
• Zweitens wird der Fall des Auslesens nachstehend beschrieben. Im allgemeinen weist ein Feldeffekttransistor (FET) eine solche Eigenschaft auf, daß ein Strom zwischen Source und Drain des FET's fließt, wenn die an die Gate- Elektrode des FET's angelegte Spannung nicht niedriger als ein Schwellenwert in dem Falle ist, in welchem eine Spannung an die Source oder Drain angelegt wird, während im Gegensatz dazu kein Strom zwischen Source und Drain des FET's fließt, wenn die an die Gate-Elektrode des FET's angelegte Spannung niedriger als der Schwellenwert ist. Das Auslesen wird durch Nutzung dieser Eigenschaft des FET's durchgeführt.
• Beispielsweise wird eine Spannung von 1 Volt an die Bitleitung 65 angelegt, während die Sourceleitung 66 auf 0 V gelegt wird. In diesem Zustand werden Spannungen von 0 V, 2 V und 4 V nacheinander an das Steuer-Gate 69 angelegt. Wenn ein Strom zwischen Source und Drain fließt, wenn eine Spannung von 0 V an das Steuer-Gate angelegt ist, wird der Schwellenwert der Gate-Spannung der Speicherzelle 61 als -1 V beurteilt, und demzufolge Daten "00" ausgelesen. Wenn andererseits kein Strom im Falle einer Gate-Spannung von 0 V fließt, aber ein Strom im Falle einer Gate-Spannung von 2 V fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle 61 als 1 V beurteilt, und demzufolge Daten "01" ausgelesen. Ferner wird, wenn kein Strom in dem Falle einer Gate-Spannung von 0 V fließt, und in dem Falle einer Gate-Spannung von 2 V fließt, aber ein Strom in dem Falle einer Gate-Spannung von 4 V fließt, der Schwellenwert der Gate-Spannung der Speicherzelle 61 als 3 V beurteilt, und demzufolge Daten "10" ausgelesen. Ferner wird, wenn kein Strom zwischen Source und Drain trotz der Anlegung einer beliebigen von den vorstehenden Spannungen an das Steuer-Gate 69 fließt, der Schwellenwert der Gate-Spannung der Speicherzelle 61 als 5 V beurteilt, und demzufolge die Daten "11" ausgelesen.
• Obwohl die vorstehende Beschreibung für den Fall erfolgte, in welchem eine 4-wertige Information, d. h., eine 2-Bit- Information in der Speicherzelle gespeichert ist, wurden Untersuchungen für den Fall durchgeführt, in welchem mehrwertige Information, welche mehr Werte als 4 Werte anzeigen kann, in einer Speicherzelle gespeichert wird.
• In dem vorstehenden Datenleseverfahren in dem herkömmlichen mehrwertigen Speicher entsteht jedoch ein Problem dahingehend, daß die Anzahl der Male, die eine Speicherzelle einem Lesevorgang unterworfen wird, ansteigt.
• Wenn beispielsweise eine 4-wertige Information in einer Speicherzelle gespeichert ist, ist ein 3-maliger Lesevorgang mit den Gate-Spannungswerten von 0 V, 2 V und 4 V gemäß vorstehender Beschreibung erforderlich. Obwohl das Auslesen in der Praxis ausgeführt wird, während eine schrittweise geänderte Spannung von 0 V, 2 V und 4 V angelegt ist, bleibt die Tatsache unverändert, daß ein dreimaliger Auslesevorgang erforderlich ist.
• Wenn eine n-wertige (n 2) Information in einer Speicherzelle gespeichert ist, ist im allgemeinen ein (n-1)- maliger Lesevorgang in dem Leseverfahren erforderlich. Ausgedrückt in der Anzahl von Bits, ist, wenn k-Bit (k 1) in einer Speicherzelle gespeichert wird, im allgemeinen ein (2k-1)-maliger Lesevorgang erforderlich. Es ist daher eine Aufgabe der vorliegenden Erfindung ein Leseverfahren in einer Halbleiterspeicheranordnung und einer Speichervorrichtung bereitzustellen, in welchem die Anzahl der Male eines Lesevorgangs in Bezug auf einen mehrwertigen Speicher reduziert wird, so daß die Lesezugriffszeit verkürzt werden kann. Die vorstehende Aufgabe wird durch ein Datenleseverfahren gemäß Anspruch 1 und durch eine Speicheranordnung gemäß Anspruch 31 gelöst. Die Unteransprüche beziehen sich auf weitere vorteilhafte Aspekte der vorliegenden Erfindung.
Kurzbeschreibung der Zeichnungen In den Zeichnungen zeigen:
• Fig. 1 ein Flußdiagramm eines Leseverfahrens gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
• Fig. 2 ein Blockschaltbild, das die Hauptstruktur eines EEPROM's darstellt, das in der ersten Ausführungsform der vorliegenden Erfindung verwendet wird.
• Fig. 3 ein Flußdiagramm eines Leseverfahrens gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
• Fig. 4 ein schematisches Schaltbild, das einen NAND-Block darstellt, der in einer dritten Ausführungsform der vorliegenden Erfindung verwendet wird, und zwei in Reihe geschaltete Speicherzelle aufweist;
• Fig. 5 ein Flußdiagramm eines Leseverfahrens gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
• Fig. 6A eine schematische Schnittansicht einer herkömmlichen Floating-Gate-Speicherzelle; und
• Fig. 6B ein Schaltbild der Floating-Gate-Speicherzelle.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
• In Fig. 2 ist die Hauptstruktur einer Halbleiterspeicheranordnung dargestellt, auf welche die vorliegende Erfindung angewendet wird. In dieser Zeichnung bezeichnet das Bezugszeichen 1 eine Zellenanordnung, welche mehrere in Längs- und Breitenrichtung in der Form einer Matrix angeordnete Speicherzellen aufweist, obwohl dieses nicht dargestellt ist. Jede von diesen Speicherzellen ist eine Floating-Gate-Speicherzelle mit im wesentlichen derselben Struktur wie der vorstehend unter Bezugnahme auf Fig. 6A und 6B beschriebenen. Obwohl nicht dargestellt, sind Steuer-Gates, Drains und Sources der Speicherzellen mit Wortleitungen, Bitleitungen bzw. einer gemeinsamen Sourceleitung verbunden. Die Wortleitungen sind in der Richtung der Anordnung der Spalten der Zellenanordnung angeordnet und mit einem Decoder 2 verbunden. Andererseits sind die Bitleitungen in der Richtung der Anordnung der Zeilen der Zellenanordnung angeordnet und mit einem Multiplexer 4 verbunden. Die Sources sind auf Masse gelegt. Über den De coder 2 legt eine Spannungssteuerschaltung 3 einen vorbestimmten Spannungswert an eine von den mehreren Wortleitungen in der Zellenanordnung ausgewählte Wortleitung an.
• Andererseits liefert der Multiplexer 4 den Spannungswert der ausgewählten Bitleitung in der Zellenanordnung an einen Leseverstärker 5. Der Leseverstärker 5 detektiert das Vorhandensein oder Fehlen der ausgewählten Bitleitung und liefert das Detektionsergebnis an eine Signalsteuerschaltung 6. Die Signalsteuerschaltung 6 empfängt von außerhalb über eine Eingangsschnittstelle (I/F) 7 Daten als ein Adressensignal, bestimmt die auszuwählende Wortleitung und Bitleitung auf der Basis dieses Adressensignals und liefert die Bestimmungsergebnisse an den Decoder 2 bzw. an den Multiplexer 4. Ferner wird ein anschließend an das Steuer-Gate der ausgewählten Speicherzelle anzulegender Spannungswert auf der Basis des Detektionsergebnisses in dem Leseverstärker 5 bestimmt, so daß ein Ergebnis der Bestimmung an die Spannungssteuerschaltung 3 geliefert wird. Ferner werden Daten in der ausgewählten Speicherzelle über einen Ausgang I/F 8 nach außen geliefert.
• Der Betrieb dieser Ausführungsform, die gemäß vorstehender Beschreibung konfiguriert ist, wird nachstehend beschrieben. In dem Falle eines Lesevorgangs wird ein Adressensignal von außen in die Signalsteuerschaltung 6 über den Eingang I/F 7 eingegeben. Nach dem Empfang des Adressensignals bestimmt die Signalsteuerschaltung 6 eine in der Zellenanordnung auf der Basis des gelieferten Signals zu wählende Wortleitung und Bitleitung und liefert die Ergebnisse der Bestimmung als Instruktionen an den Decoder 2 bzw. den Multiplexer 4. Der Decoder 2 und der Multiplexer 4 selektieren auf der Basis dieser Instruktion die Wortleitung bzw. Bitleitung. Ferner bestimmt die Signalsteuerschaltung 6 die Größe einer an das Steuer-Gate der ausgewählten Speicherzelle anzulegenden Spannung, und liefert das Bestimmungsergebnis als eine Instruktion an die Spannungssteuerschaltung 3. Die Spannungssteuerschaltung 3 legt eine vorbestimmte Spannung an die ausgewähl te Wortleitung über den Decoder 2 an. Andererseits wird eine vorbestimmte Spannung an die ausgewählte Bitleitung durch den Multiplexer 4 angelegt. Demzufolge wird abhängig von dem Status des Schwellenwerts der selektierten Zelle ermittelt, ob ein Strom in der ausgewählten Bitleitung fließt oder nicht. Der Status des Stroms in der ausgewählten Bitleitung wird von dem Multiplexer 4 an den Leseverstärker 5 übertragen. Der Leseverstärker 5 detektiert das Vorhandensein oder Fehlen des Stroms in der ausgewählten Bitleitung und überträgt das Detektionsergebnis an die Signalsteuerschaltung 6. Die Signalsteuerschaltung 6 bestimmt eine anschließend an das Steuer- Gate der ausgewählten Speicherzelle anzulegenden Spannung auf der Basis des Detektionsergebnisses in dem Leseverstärker 5 und liefert das Bestimmungsergebnis als eine Instruktion an die Spannungssteuerschaltung 3. Ferner gibt die Signalsteuerschaltung 6 über den Ausgang I/F 8 die Speicherdaten der selektierten Speicherzelle aus, die zuletzt durch Wiederholung der vorstehend erwähnten Prozedur erhalten wurden.
• Fig. 1 stellt ein Flußdiagramm des Lesevorgangs gemäß der ersten Ausführungsform der vorliegenden Erfindung dar. In dieser Ausführungsform werde angenommen, daß die Gate- Spannung von allen Speicherzellen irgend einen von den Schwellenwerten -1 V, 1 V, 3 V und 5 V annimmt d. h., es werde angenommen, daß alle Speicherzellen eine Speicherkapazität von 2 Bits ( = 4 Werte) aufweisen.
• Zuerst weist die Signalsteuerschaltung 6 die Spannungssteuerschaltung 3 an, eine Spannung von 2 V an das Steuer- Gate der ausgewählten Speicherzelle anzulegen. In diesem Falle wird eine Spannung von 5 V an die Drain angelegt (Schritt S1).
• Dann wird über die ausgewählte Bitleitung und den Leseverstärker 5 detektiert, ob ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt oder nicht (Schritt S2).
• Wenn sich in dem Schritt S2 bestätigt, daß ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt, d. h., wenn eine Stromleitung in der ausgewählten Speicherzelle erzeugt wird, wird der Schwellenwert der Gate-Spannung der Speicherzelle entweder als -1 V oder 1 V beurteilt, so daß die Signalsteuerschaltung 6 die Spannungssteuerschaltung 3 anweist, anschließend eine Spannung von 0 V an das Steuer- Gate der ausgewählten Speicherzelle anzulegen (Schritt S3).
• Dann wird detektiert, ob ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt oder nicht (Schritt S4). Wenn ein Strom fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle als -1 V beurteilt, so daß "00" als Speicherdaten der Speicherzelle über den Ausgang I/F 8 ausgegeben werden (Schritt S5). Wenn sich im Gegensatz dazu in dem Schritt S4 bestätigt, daß kein Strom fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle als 1 V beurteilt, so daß "01" als Speicherdaten der Speicherzelle ausgegeben werden (Schritt S6).
• Wenn sich in dem Schritt S2 bestätigt, daß kein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt, wird der Schwellenwert der Gate-Spannung der ausgewählten Speicherzelle entweder als 3 V oder 5 V beurteilt, so daß die Signalsteuerschaltung 6 die Spannungssteuerschaltung 3 anweist, anschließend eine Spannung von 4 V an das Steuer- Gate der ausgewählten Speicherzelle anzulegen (Schritt S7)
• Dann wird detektiert, ob ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt (Schritt S8). Wenn ein Strom fließt, wird der Schwellenwert der Gate- Spannung der Speicherzelle als 3 V beurteilt, so daß "10" als Speicherdaten der Speicherzelle über den Ausgang I/F 8 ausgegeben werden (Schritt S9). Wenn sich in dem Schritt S8 bestätigt, daß kein Strom fließt, wird der Schwellenwert der Gate- Spannung der Speicherzelle als 5 V beurteilt, so daß "11" als Speicherdaten der Speicherzelle ausgegeben werden (Schritt S10).
• Wie vorstehend beschrieben, kann gemäß dem Leseverfahren dieser Ausführungsform das Auslesen von Daten aus einer Speicherzelle mit einer Speicherkapazität von 2 Bit durch eine zweimalige Wiederholung des Lesevorgangs durchgeführt werden. Obwohl das herkömmliche Verfahren einen dreimaligen Lesevorgang durch Anlegen aller Spannungen 0 V, 2 V und 4 V erfordert, ist die Anzahl der Male erforderlicher Lesevorgänge gemäß dem Verfahren dieser Erfindung verringert. Demzufolge kann die Zugriffszeit verringert werden.
• Unter Bezugnahme auf Fig. 3 wird nachstehend eine zweite Ausführungsform der vorliegenden Erfindung beschrieben. In dieser Ausführungsform nimmt die Gate-Spannung von jeder einzelnen Speicherzelle irgendeinen von den Schwellenwerten -1 V, 0 V, 1 V, 2 V, 3 V, 4 V, 5 V und 6 V an. D. h., daß jede von den Speicherzellen eine Speicherkapazität von 3 Bits ( = 8 Werten) aufweist.
• Zuerst weist die Signalsteuerschaltung 6 die Spannungssteuerschaltung 3 an, eine Spannung von 2,5 V an das Steuer- Gate einer ausgewählten Speicherzelle anzulegen. In diesem Falle wird eine Spannung von 5 V an die Drain der ausgewählten Speicherzelle angelegt (Schritt S31).
• Dann wird über die ausgewählte Bitleitung und den Leseverstärker 5 festgestellt, ob ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt oder nicht (Schritt S32).
• Wenn sich in dem Schritt S32 bestätigt, daß ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt, d. h., wenn eine Stromleitung in der ausgewählten Speicherzelle erzeugt wird, wird der Schwellenwert der Gate- Spannung der Speicherzelle entweder als -1 oder 2 V beurteilt, so daß die Signalsteuerschaltung 6 die Spannungssteuerschaltung 3 anweist, anschließend eine Spannung von 0,5 V an das Steuer-Gate der ausgewählten Speicherzelle anzulegen (Schritt S33).
• Dann wird detektiert, ob ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt oder nicht (Schritt S34).
• Wenn sich in dem Schritt S34 bestätigt, daß ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle entweder als -1 oder 0 V beurteilt, so daß die Signalsteuerschaltung 6 die Spannungssteuerschaltung 3 anweist, anschließend eine Spannung von 0,5 V an das Steuer-Gate der ausgewählten Speicherzelle anzulegen (Schritt S35).
• Dann wird detektiert, ob ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt oder nicht (Schritt S36). Wenn ein Strom fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle als -1 V beurteilt, so daß "000" als Speicherdaten der Speicherzelle über den Ausgang I/F 8 ausgegeben werden (Schritt S37). Wenn sich im Gegensatz dazu in dem Schritt S36 bestätigt, daß kein Strom fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle als 0 V beurteilt, so daß "001" als Speicherdaten der Speicherzelle ausgegeben werden (Schritt S38).
• Wenn sich in dem Schritt S34 bestätigt, daß kein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle entweder als 1 V oder 2 V beurteilt, so daß die Signalsteuerschaltung 6 die Spannungssteuerschaltung 3 anweist, anschließend eine Spannung von 1,5 V an das Steuer- Gate der ausgewählten Speicherzelle anzulegen (Schritt S39).
• Dann wird detektiert, ob ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt oder nicht (Schritt S40). Wenn ein Strom fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle als 1 V beurteilt, so daß "010" als Speicherdaten der Speicherzelle über den Ausgang I/F 8 ausgegeben werden (Schritt S41). Wenn sich im Gegensatz dazu in dem Schritt S40 bestätigt, daß kein Strom fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle als 2 V beurteilt, so daß "011" als Speicherdaten der Speicherzelle ausgegeben werden (Schritt S42).
• Wenn sich in dem Schritt S32 bestätigt, daß kein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle als einer der Werte von 3 V bis 6 V beurteilt, so daß die Signalsteuerschaltung 6 die Spannungssteuerschaltung 3 anweist, anschließend eine Spannung von 4,5 V an das Steuer-Gate der ausgewählten Speicherzelle anzulegen (Schritt S43).
• Dann wird detektiert, ob ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt oder nicht (Schritt S44).
• Wenn sich in dem Schritt S44 bestätigt, daß ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle entweder als 3 V oder 4 V beurteilt, so daß die Signalsteuerschaltung 6 die Spannungssteuerschaltung 3 anweist, anschließend eine Spannung von 3,5 V an das Steuer- Gate der ausgewählten Speicherzelle anzulegen (Schritt S45).
• Dann wird detektiert, ob ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt oder nicht (Schritt S46). Wenn ein Strom fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle als 3 V beurteilt, so daß "100" als Speicherdaten der Speicherzelle über den Ausgang I/F 8 ausgegeben werden (Schritt S47). Wenn sich im Gegensatz dazu in dem Schritt S46 bestätigt, daß kein Strom fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle als 4 V beurteilt, so daß "101" als Speicherdaten der Speicherzelle ausgegeben werden (Schritt S48).
• Wenn sich in dem Schritt S44 bestätigt, daß kein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle als entweder 5 V oder 6 V beurteilt, so daß die Signalsteuerschaltung 6 die Spannungssteuerschaltung 3 anweist, anschließend eine Spannung von 5,5 V an das Steuer- Gate der ausgewählten Speicherzelle anzulegen (Schritt S49).
• Dann wird detektiert, ob ein Strom zwischen Drain und Source der ausgewählten Speicherzelle fließt oder nicht (Schritt S50). Wenn ein Strom fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle als 5 V beurteilt, so daß "110" als Speicherdaten der Speicherzelle über den Ausgang I/F 8 ausgegeben werden (Schritt S51). Wenn sich im Gegensatz dazu in dem Schritt S50 bestätigt, daß kein Strom fließt, wird der Schwellenwert der Gate-Spannung der Speicherzelle als 6 V beurteilt, so daß "111" als Speicherdaten der Speicherzelle ausgegeben werden (Schritt S52).
• Gemäß vorstehender Beschreibung kann mit dem Leseverfahren dieser Ausführungsform das Lesen von Daten aus einer Speicherzelle mit einer Speicherkapazität von 3 Bits durch dreimaliges Ausführen des Lesevorgangs durchgeführt werden, so daß die Anzahl der erforderlichen Lesevorgänge stark reduziert wird. Demzufolge kann die Zugriffszeit stark verkürzt werden.
• Unter Bezugnahme auf die Fig. 4 und 5 wird eine dritte Ausführungsform der vorliegenden Erfindung nachstehend beschreiben.
• Gemäß Darstellung in Fig. 4 wird in dieser Ausführungsform ein Auslesevorgang aus einem NAND-Block mit zwei in Reihe geschalteten Speicherzellen 41 und 42 mit jeweils einer Speicherkapazität von 2 Bits durchgeführt. Die Gate-Spannung von allen Speicherzellen nimmt irgendeinen von den Schwellenwerten -1 V, 1 V, 3 V und 5 V an. In dieser Ausführungsform werden höherwertige 2 Bits und niederwertige 2 Bits in den Speicherzellen 41 bzw. 42 gespeichert, so daß insgesamt eine Information von 4 Bits in den zwei Speicherzellen gespeichert ist.
• Fig. 5 ist ein Flußdiagramm des Lesevorgangs. Um die Information der in einer Speicherzelle 41 gespeicherten höherwertigen 2-Bits zu lesen, wird eine Spannung von 6 V an das Gate einer nicht-ausgewählten Speicherzelle 42 angelegt (Schritt S60), so daß die Speicherzelle 42 in einen Stromleitungszustand sogar in dem Falle geschaltet wird, in welchem der Schwellenwert der Gate-Spannung einer von den Werten -1 V, 1 V, 3 V und 5 V ist.
• Das Verfahren zum Lesen von Daten aus der ausgewählten Speicherzelle 41 in diesem Zustand ist dasselbe wie das zuvor in der ersten Ausführungsform beschriebene. D. h., eine Spannung von 2 V wird an das Steuer-Gate der ausgewählten Speicherzelle 41 angelegt (Schritt S61) und durch den Leseverstärker 5 detektiert, ob ein Strom in der entsprechenden Bitleitung fließt oder nicht, um dadurch zu detektieren, ob eine Stromleitung in der ausgewählten Speicherzelle 41 besteht oder nicht (Schritt S62). Im übrigen wird das Eingangspotential des Leseverstärkers auf 0 V gelegt, und eine Spannung von 5 V an den Drainanschluß VDD der Speicherzelle 41 angelegt.
• Wenn sich in dem Schritt S62 bestätigt, daß eine Stromleitung in der ausgewählten Speicherzelle 41 erfolgt, wird der Schwellenwert der Gate-Spannung der ausgewählten Speicherzelle 41 entweder als -1 V oder 1 V beurteilt, so daß eine Spannung von 0 V anschließend an das Steuer-Gate der ausgewählten Speicherzelle 41 angelegt wird (Schritt S63), um zu detektieren, ob eine Stromleitung in der ausgewählten Speicherzelle 41 erfolgt oder nicht (Schritt S64). Wenn sich in dem Schritt S64 bestätigt, daß eine Stromleitung in der ausgewählten Speicherzelle 41 erfolgt, wird der Schwellenwert der Gate-Spannung der ausgewählten Speicherzelle 41 auf -1 V beurteilt so daß "00" als höherwertige Bitdaten ausgegeben werden (Schritt S65). Wenn sich im Gegensatz dazu in dem Schritt S64 bestätigt, daß keine Stromleitung in der ausgewählten Speicherzelle 41 erfolgt, wird der Schwellenwert der Gate-Spannung der ausgewählten Speicherzelle 41 als 1 V beurteilt, so daß "01" als höherwertige Bitdaten ausgegeben werden (Schritt S66).
• Wenn sich in dem Schritt S62 bestätigt, daß keine Stromleitung in der ausgewählten Speicherzelle 41 erfolgt, wird der Schwellenwert der Gate-Spannung der ausgewählten Speicherzelle 41 als entweder 3 V oder 5 V beurteilt so daß eine Spannung von 4 V anschließend an das Steuer-Gate des ausgewählten Speicherzelle 41 angelegt wird (Schritt S67), um zu detektieren, ob eine Stromleitung in der ausgewählten Speicherzelle 41 erfolgt oder nicht (Schritt S68). Wenn sich in dem Schritt S68 bestätigt, daß eine Stromleitung in der ausgewählten Speicherzelle 41 erfolgt, wird der Schwellenwert der Gate-Spannung der ausgewählten Speicherzelle 41 als 3 V beurteilt, so daß "10" als höherwertige Bitdaten ausgegeben werden (Schritt S69). Wenn sich im Gegensatz dazu in dem Schritt S68 bestätigt, daß keine Stromleitung in der ausgewählten Speicherzelle erfolgt, wird der Schwellenwert der Gate-Spannung der ausgewählten Speicherzelle 41 als 5 V beurteilt, so daß "11" als höherwertige Bitdaten ausgegeben werden (Schritt S70).
• Dann ist die Information der niederwertigen zwei Bits, die in der Speicherzelle 42 gespeichert sind, auszulesen. Um die Information auszulesen, wird eine Spannung von 6 V an das Gate der nicht-ausgewählten Speicherzelle 42 angelegt (Schritt S71), so daß die nicht-ausgewählte Speicherzelle 41 in einen Stromleitungszustand geschaltet wird.
• Ferner wird eine Spannung von 2 V an das Steuer-Gate der ausgewählten Speicherzelle 42 angelegt (Schritt S72) und von dem Leseverstärker 5 detektiert, ob ein Strom in der entsprechenden Bitleitung fließt oder nicht, um dadurch zu detektieren ob eine Stromleitung in der ausgewählten Speicherzelle 42 erfolgt oder nicht (Schritt S73).
• Wenn sich in dem Schritt S73 bestätigt, daß eine Stromleitung in der ausgewählten Speicherzelle 42 erfolgt, wird der Schwellenwert der Gate-Spannung der ausgewählten Speicherzelle 42 als entweder -1 V oder 1 V beurteilt, so daß eine Spannung von 0V anschließend an das Steuer-Gate des ausgewählten Speicherzelle 42 angelegt wird (Schritt S74), um zu detektieren, ob eine Stromleitung in der ausgewählten Speicherzelle 42 erfolgt oder nicht (Schritt S75). Wenn sich in dem Schritt S75 bestätigt, daß eine Stromleitung in der ausgewählten Speicherzelle 42 erfolgt, wird der Schwellenwert der Gate-Spannung der ausgewählten Speicherzelle 42 als -1 V beurteilt, so daß "00" als niederwertige Bitdaten ausgegeben werden (Schritt S76). Wenn sich im Gegensatz dazu in dem Schritt S75 bestätigt, daß keine Stromleitung in der ausgewählten Speicherzelle 42 erfolgt, wird der Schwellenwert der Gate-Spannung der ausgewählten Speicherzelle 42 als 1 V beurteilt, so daß "01" als niederwertige Bitdaten ausgegeben werden (Schritt S77).
• Wenn sich in dem Schritt S73 bestätigt, daß keine Stromleitung in der ausgewählten Speicherzelle 42 erfolgt, wird der Schwellenwert der Gate-Spannung der ausgewählten Speicherzelle 42 als entweder 3 V oder 5 V beurteilt so daß eine Spannung von 4 V anschließend an das Steuer-Gate der ausgewählten Speicherzelle 42 angelegt wird (Schritt S78), um zu detektieren, ob eine Stromleitung in der ausgewählten Speicherzelle 42 erfolgt oder nicht (Schritt S79). Wenn sich in dem Schritt S79 bestätigt, daß eine Stromleitung in der ausgewählten Speicherzelle 42 erfolgt, wird der Schwellenwert der Gate-Spannung der ausgewählten Speicherzelle 42 als 3 V beurteilt, so daß "10" als niederwertige Bitdaten ausgegeben werden (Schritt S80). Wenn sich im Gegensatz dazu in dem Schritt S79 bestätigt, daß keine Stromleitung in der ausgewählten Speicherzelle 42 erfolgt, wird der Schwellenwert der Gate-Spannung der ausgewählten Speicherzelle 42 als 5 V beurteilt, so daß "11" als niederwertige Bitdaten ausgegeben werden (Schritt S81).
• Wie vorstehend beschrieben, können nach dem Leseverfahren dieser Ausführungsform, Daten mit vier Bits, die in zwei Speicherzellen gespeichert sind, vollständig durch einen viermaligen Lesevorgang ausgelesen werden.
• Obwohl die vorliegende Erfindung für den Fall beschrieben wurde, in welchem eine mehrwertige Speicherung von einem EEPROM mit Floatirig-Gate-Speicherzellen durchgeführt wird, dürfte es sich verstehen, daß nicht nur Floating-Gate- Speicherzellen sondern auch andere Speicherzellentypen, wie z. B. NMOS-Speicherzellen als Speicherzellen für Durchführung einer mehrwertigen Speicherung verwendet werden können.
• Die vorliegende Erfindung kann auch auf eine Leseverfahren in dem Falle angewendet werden, in welchem eine mehrwertige Speicherung von einer anderen Speicheranordnung, wie z. B. von einem EPROM oder PROM anstelle eines EEPROM's durchgeführt wird, und kann ferner auf ein Leseverfahren in dem Falle angewendet werden, in dem eine mehrwertige Speicherung durch einen Masken-ROM durchgeführt wird, im welchem beispielsweise die Menge der in den Kanalbereich eines Feldeffekttransistors ioneninjizierten Verunreinigungen gesteuert wird, um dadurch den Schwellenwert zur Erzielung des Speicherzustands zu verändern.
• Obwohl die vorstehenden Ausführungsformen den Fall dargestellt haben, in welchem einer Speicherzelle eine Kapazität von zwei oder drei Bits verliehen wird, dürfte es sich verstehen, daß die vorliegende Erfindung auf alle Fälle angewendet werden kann, in welchen eine Speicherkapazität von vier Werten (zwei Bits) oder mehr einer Speicherzelle verliehen werden, und daß die vorliegende Erfindung umso effektiver ist, je größer die Speicherkapazität wird.
• Gemäß dem Leseverfahren der vorliegenden Erfindung, wird die Anzahl der Male eines Lesevorgangs bezüglich jeder Speicherzelle in einer Halbleiterspeicheranordnung, die von den Speicherzellen mit jeweils einer Speicherkapazität von vier oder mehr Werten gebildet wird, reduziert, so daß die Zugriffszeit verkürzt werden kann.

Claims (63)

1. Datenleseverfahren in einer Speicheranordnung, die mit mindestens einer Speicherzelle (61) eines nichtflüchtigen Typs mit einem Zellenladungspegel ausgestattet ist, wobei die Speicherzelle einen Transistor mit einem Gate (69), einer Drain (63) und einer Source (64) enthält, und das Verfahren die Schritte aufweist:

(a) Auslesen des Zellenladungspegels der Speicherzelle;

(b) Vergleichen des Zellenladungspegels der Speicherzelle mit einer ersten Referenz; und

(c) Ausgeben eines ersten Ergebnisses des Vergleichs des Zellenladungspegels der Speicherzelle mit der ersten Referenz;

gekennzeichnet durch:

(d) Vergleichen des Zellenladungspegels der Speicherzelle mit einer zweiten Referenz, die niedriger als die erste Referenz ist, wenn der Zellenladungspegel der Speicherzelle niedriger als die erste Referenz gemäß Anzeige durch das erste Ergebnis befunden wurde;

(e) Vergleichen des Zellenladungspegels der Speicherzelle mit einer dritten Referenz, die höher als die erste Referenz ist, wenn der Zellenladungspegel der Speicherzelle höher als die erste Referenz gemäß Anzeige durch das erste Ergebnis befunden wurde; und

(f) Ausgeben eines zweiten Ergebnisses des Vergleichs des Zellenladungspegels der Speicherzelle mit einer ausgewählten zweiten oder dritten Referenz.

2. Datenleseverfahren nach Anspruch 1, wobei die Speicherzelle ein Floating-Gate (67) zur Speicherung von Ladung aufweist.

3. Datenleseverfähren nach Anspruch 1 oder 2, wobei der Zellenladungspegel einen von n möglichen Zuständen anzeigt, wobei n eine ganze Zahl größer als 2 ist, und jeder Zustand einem vorbestimmten Bereich von Ladungspegeln entspricht.

4. Datenleseverfahren nach Anspruch 3, wobei der Zellenladungspegel einen Schwellenwert des Transistors repräsentiert.

5. Datenleseverfahren nach Anspruch 3 oder 4, wobei eine Anzahl von Referenzen gleich n-1 ist.

6. Datenleseverfahren nach Anspruch 3 oder 5, wobei n gleich vier ist, und die Schritte (c) und (f) die Schritte aufweisen:

Anzeigen, daß sich die Speicherzelle in einem ersten Zustand befindet, wenn der Zellenladungspegel der Speicherzelle sowohl kleiner als die erste als auch die zweite Referenz ist;

Anzeigen, daß sich die Speicherzelle in einem zweiten Zustand befindet, wenn der Zellenladungspegel der Speicherzelle kleiner als die erste Referenz und größer als die zweite Referenz ist;

Anzeigen, daß sich die Speicherzelle in einem dritten Zustand befindet, wenn der Zellenladungspegel der Speicherzelle größer als die erste Referenz undkleiner als die dritte Referenz ist; und

Anzeigen, daß sich die Speicherzelle in einem vierten Zustand befindet, wenn der Zellenladungspegel der Speicherzelle sowohl größer als die erste als auch die dritte Referenz ist.

7. Datenleseverfahren nach einem der Ansprüche 3 bis 6, wobei die erste Referenz einem Zellenladungspegel zwischen einem Zustand n/2 und einem Zustand (n/2+1) entspricht.

8. Datenleseverfahren nach einem der Ansprüche 3 bis 6, wobei die zweite Referenz einem Zellenladungspegel zwischen einem Zustand n/4 und einem Zustand (n/4+1) entspricht.

9. Datenleseverfahren nach einem der Ansprüche 3 bis 6, wobei die dritte Referenz einem Zellenladungspegel zwischen einem Zustand (3n/4) und einem Zustand (3n/4+1) entspricht.

10. Datenleseverfahren nach einem der Ansprüche 1 bis 9, wobei das erste und zweite Ergebnis jeweils unter Verwendung eines einzigen binären Bits ausgedrückt werden.

11. Datenleseverfahren nach einem der Ansprüche 3 bis 9, wobei n gleich vier oder acht ist.

12. Datenleseverfahren nach Anspruch 1, wobei der Zellenladungspegel der Speicherzelle so gesteuert wird, daß er einen von drei oder mehreren unterschiedlichen Zuständen annimmt, um dadurch Daten zu speichern, welche einen von drei oder mehr möglichen Werten in der Speicherzelle darstellen,

der Schritt (b) das Anlegen einer ersten Spannung, welche einen Wert nicht kleiner als ein erster und kleiner als ein zweiter Wert von den drei oder mehreren verschiedenen Werten aufweist, an das Gate (69) des Transistors beinhaltet, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt;

der Schritt (d) das Anlegen einer zweiten Spannung, welche einen Wert kleiner als der erste Wert aufweist, an das Gate (69) des Transistors beinhaltet, um zu detektieren, o12 ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, wenn ein Strom wegen der Anlegung der ersten Spannung fließt und die drei oder mehr unterschiedlichen Werte einen Wert kleiner als der erste Wert enthalten, und

der Schritt (e) das Anlegen einer dritten Spannung, welche einen Wert nicht kleiner als der zweite Wert aufweist, an das Gate (69) des Transistors beinhaltet, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, wenn kein Strom trotz der Anlegung der ersten Spannung fließt und die drei oder mehr unterschiedlichen Werte einen Wert größer als der zweite Wert enthalten.

13. Datenleseverfahren nach Anspruch 12, wobei: der Zellenladungspegel so gesteuert wird, daß er einer von einer Anzahl unterschiedlicher Werte Vth(1) bis Vth(n) ist, um dadurch Daten zu speichern, welche einen von n möglichen Werten in der Speicherzelle anzeigt, wobei n eine ganze Zahl gleicher oder größer 3 ist;

die erste Spannung einen Wert nicht kleiner als Vth (m&sub1;) und kleiner als Vth (m&sub1;+1) aufweist, wobei ml eine maximale von ganzen Zahlen nicht größer als n/2 darstellt;

die zweite Spannung einen Wert nicht kleiner als Vth(m&sub2;) und kleiner als Vth(m&sub2;+1) aufweist, wobei m&sub2; eine maximale von ganzen Zahlen nicht größer als n/4 darstellt; und

die dritte Spannung einen Wert nicht kleiner als Vth (m&sub3;) und kleiner als Vth (m&sub3;+1) aufweist, wobei m&sub3; eine maximale von ganzen Zahlen nicht größer als 3n/4 darstellt;

14. Datenleseverfahren nach Anspruch 13, wobei: die erste Spannung im wesentlichen einen Mittelwert von Vth(ml) und Vth(m&sub1;+1) aufweist;

die zweite Spannung V&sub2; im wesentlichen einen Mittelwert von Vth(m&sub2;) und Vth(m&sub2; +1) aufweist; und

die dritte Spannung V&sub3; im wesentlichen einen Mittelwert von Vth (m³) und Vth (m³ +1) aufweist.

15. Datenleseverfahren nach Anspruch 13, wobei:

der Zellenladungspegel der Speicherzelle so gesteuert wird, daß er einer von vier unterschiedlichen Werten Vth(1) bis Vth(4) ist, um dadurch Daten zu speichern, welche einen von vier möglichen Werten in der Speicherzelle darstellen;

eine erste Spannung, welche einen Wert nicht kleiner als Vth(2) und kleiner als Vth(3) aufweist, an das Gate (69) des Transistors der Speicherzelle angelegt wird, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht;

eine zweite Spannung, welche einen Wert nicht kleiner als Vth(1) und kleiner als Vth(2) aufweist, an das Gate (69) des Transistors der Speicherzelle angelegt wird, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, wenn ein Strom aufgrund der Anlegung der ersten Spannung fließt;

Daten, die dem Wert Vth(1) des Zellenladungspegels der Speicherzelle entsprechen, ausgegeben werden, wenn ein Strom aufgrund der Anlegung der zweiten Spannung fließt;

Daten, die dem Wert Vth(2) des Zellenladungspegels der Speicherzelle entsprechen, ausgegeben werden, wenn kein Strom trotz der Anlegung der zweiten Spannung fließt;

eine dritte Spannung, welche einen Wert nicht kleiner als Vth(3) und kleiner als Vth(4) aufweist, an das Gate (69) des Transistors der Speicherzelle angelegt wird, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, wenn kein Strom trotz der Anlegung der ersten Spannung fließt;

Daten, die dem Wert Vth(3) des Zellenladungspegels der Speicherzelle entsprechen, ausgegeben werden, wenn ein Strom aufgrund der Anlegung der dritten Spannung fließt; und

Daten, die dem Wert Vth(4) des Zellenladungspegels der Speicherzelle entsprechen, ausgegeben werden, wenn kein Strom trotz der Anlegung der dritten Spannung fließt;

16. Datenleseverfahren nach Anspruch 15, wobei:

die erste Spannung im wesentlichen einen Mittelwert von Vth (2) und Vth (3) aufweist;

die zweite Spannung im wesentlichen einen Mittelwert von Vth (1) und Vth (2) aufweist; und

die dritte Spannung im wesentlichen einen Mittelwert von Vth (3) und Vth (4) aufweist.

17. Datenleseverfahren nach Anspruch 13, wobei:

der Zellenladungspegel der Speicherzelle so gesteuert wird, daß er einer von acht unterschiedlichen Werten Vth (1) bis Vth (8) ist, um dadurch Daten zu speichern, welche einen von acht möglichen Werten in der Speicherzelle darstellen;

eine erste Spannung, welche einen Wert nicht kleiner als Vth(4) und kleiner als Vth(5) aufweist, an das Gate (69) des Transistors angelegt wird, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht;

eine zweite Spannung, welche einen Wert nicht kleiner als Vth (2) und kleiner als Vth (3) aufweist, an das Gate (69) des Transistors angelegt wird, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, wenn ein Strom aufgrund der Anlegung der ersten Spannung fließt;

eine dritte Spannung, welche einen Wert nicht kleiner als Vth(1) und kleiner als Vth(2) aufweist, an das Gate (69) des Transistors angelegt wird, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, wenn ein Strom aufgrund der Anlegung der zweiten Spannung fließt;

Daten, die dem Wert Vth(1) des Zellenladungspegels der Speicherzelle entsprechen, ausgegeben werden, wenn ein Strom aufgrund der Anlegung der dritten Spannung fließt;

Daten, die dem Wert Vth(2) des Zellenladungspegels der Speicherzelle entsprechen, ausgegeben werden, wenn kein Strom trotz der Anlegung der dritten Spannung fließt;

eine vierte Spannung, welche einen Wert nicht kleiner als Vth (3) und kleiner als Vth (4) aufweist, an das Gate (69) des Transistors angelegt wird, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, wenn kein Strom trotz der Anlegung der zweiten Spannung fließt;

Daten, die dem Wert Vth(3) des Zellenladungspegels der Speicherzelle entsprechen, ausgegeben werden, wenn ein Strom aufgrund der Anlegung der vierten Spannung fließt;

Daten, die dem Wert Vth(4) des Zellenladungspegels der Speicherzelle entsprechen, ausgegeben werden, wenn kein Strom trotz der Anlegung der vierten Spannung fließt;

eine fünfte Spannung, welche einen Wert nicht kleiner als Vth(6) und kleiner als Vth(7) aufweist, an das Gate (69) des Transistors angelegt wird, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, wenn kein Strom trotz der Anlegung der ersten Spannung fließt;

eine sechste Spannung, welche einen Wert nicht kleiner als Vth(5) und kleiner als Vth(6) aufweist, an das Gate (69) des Transistors angelegt wird, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, wenn ein Strom aufgrund der Anlegung der fünften Spannung fließt;

Daten, die dem Wert Vth(5) des Zellenladungspegels der Speicherzelle entsprechen, ausgegeben werden, wenn ein Strom aufgrund der Anlegung der sechsten Spannung fließt;

Daten, die dem Wert Vth(6) des Zellenladungspegels der Speicherzelle entsprechen, ausgegeben werden, wenn kein Strom trotz der Anlegung der sechsten Spannung fließt;

eine siebente Spannung, welche einen Wert nicht kleiner als Vth(7) und kleiner als Vth(8) aufweist, an das Gate (69) des Transistors angelegt wird, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, wenn kein Strom trotz der Anlegung der fünften Spannung fließt;

Daten, die dem Wert Vth(7) des Zellenladungspegels der Speicherzelle entsprechen, ausgegeben werden, wenn ein Strom aufgrund der Anlegung der siebenten Spannung fließt; und

Daten, die dem Wert Vth(8) des Zellenladungspegels der Speicherzelle entsprechen, ausgegeben werden, wenn kein Strom trotz der Anlegung der siebenten Spannung fließt;

18. Datenleseverfahren nach Anspruch 17, wobei:

die erste Spannung im wesentlichen einen Mittelwert von Vth(4) und Vth(5)aufweist;

die zweite Spannung im wesentlichen einen Mittelwert von Vth (2) und Vth(3) aufweist;

die dritte Spannung im wesentlichen einen Mittelwert von Vth (1) und Vth (2) auf weist;

die vierte Spannung im wesentlichen einen Mittelwert von Vth(3) und Vth(4) aufweist;

die fünfte Spannung im wesentlichen einen Mittelwert von Vth (6) und Vth (7) aufweist;

die sechste Spannung im wesentlichen einen Mittelwert von Vth (5) und Vth (6) aufweist; und

die siebente Spannung im wesentlichen einen Mittelwert von Vth (7) und Vth (8) aufweist.

19. Datenleseverfahren nach Anspruch 12, wobei:

das erste Spannungsanlegen das Anlegen der ersten Spannung an das Gate (69) des Transistors beinhaltet um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, um dadurch den Zellenladungspegel der Speicherzelle mit der ersten Spannung zu vergleichen;

das zweite Spannungsanlegen das Anlegen der zweiten Spannung, wenn der Zellenladungspegel der Speicherzelle kleiner als die erste Spannung ist, an das Gate (69) des Transistors beinhaltet, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, um dadurch den Zellenladungspegel der Speicherzelle mit der zweiten Spannung zu vergleichen;

das dritte Spannungsanlegen das Anlegen der dritten Spannung, wenn der Zellenladungspegel der Speicherzelle größer als die erste Spannung ist, an das Gate (69) des Transistors beinhaltet um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, um dadurch den Zellenladungspegel der Speicherzelle mit der dritten Spannung zu vergleichen.

20. Datenleseverfahren nach Anspruch 12 oder 19, wobei jede von den ersten, zweiten und dritten Spannungen im wesentlichen einen Mittelwert von ausgewählten zwei von den drei oder mehr unterschiedlichen Werten aufweist.

21. Datenleseverfahren nach Anspruch 12 in einer Speicheranordnung, die mit mindestens ersten und zweiten Speicherzellen (41, 42), die miteinander in Reihe geschaltet sind, versehen ist, wobei ein Ladungspegel jeder Speicherzelle so gesteuert wird, daß er einer von drei oder mehr unterschiedlichen Werten ist, um dadurch Daten zu speichern, welche einen von drei oder mehr möglichen Werten in der Speicherzelle darstellen, wobei:

eine erste Spannung, welche einen Wert nicht kleiner als der erste Wert und kleiner als der zweite Wert aufweist, an das Gate des Transistors der ersten Speicherzelle angelegt wird, und eine vorgegebene Spannung, welche einen Wert größer als ein maximaler von den drei oder mehr unterschiedlichen Werten aufweist, an das Gate des Transistors der zweiten Speicherzelle angelegt wird, um zu detektieren, ob ein Strom über die in Reihe geschaltete ersten und zweiten Speicherzellen (41, 42) fließt;

eine zweite Spannung, welche einen Wert kleiner als der erste Wert aufweist, an das Gate des Transistors der ersten Speicherzelle angelegt wird, und die vorgegebene Spannung an das Gate des Transistors der zweiten Speicherzelle angelegt wird, um zu detektieren, ob ein Strom über die in Reihe geschaltete ersten und zweiten Speicherzellen (41, 42) fließt oder nicht, wenn ein Strom wegen der Anlegung der ersten Spannung und der vorgegebenen Spannung fließt, und die drei oder mehreren unterschiedlichen Werte einen Wert kleiner als der erste Wert beinhalten;

eine dritte Spannung, welche einen Wert nicht kleiner als der zweite Wert aufweist, an das Gate des Transistors der ersten Speicherzelle angelegt wird, und die vorgegebene Spannung an das Gate des Transistors der zweiten Speicherzelle angelegt wird, um zu detektieren, ob ein Strom über die in Reihe geschaltete ersten und zweiten Speicherzellen (41, 42) fließt oder nicht, wenn kein Strom trotz der Anlegung der ersten Spannung und der vorgegebenen Spannung fließt, und die drei oder mehreren unterschiedlichen Werte einen Wert größer als der zweite Wert beinhalten;

eine vierte Spannung, welche einen Wert nicht kleiner als der erste Wert und kleiner als der zweite Wert aufweist, an das Gate des Transistors der zweiten Speicherzelle angelegt wird, und die vorgegebene Spannung, an das Gate des Transistors der ersten Speicherzelle angelegt wird, um zu detektieren, ob ein Strom über die in Reihe geschalteten ersten und zweiten Speicherzellen (41, 42) fließt oder nicht;

eine fünfte Spannung, welche einen Wert kleiner als der erste Wert aufweist, an das Gate des Transistors der zweiten Speicherzelle angelegt wird, und die vorgegebene Spannung an das Gate des Transistors der ersten Speicherzelle angelegt wird, um zu detektieren, ob ein Strom über die in Reihe geschalteten ersten und zweiten Speicherzellen (41, 42) fließt oder nicht, wenn ein Strom wegen der Anlegung der vierten Spannung und der vorgegebenen Spannung fließt, und die drei oder mehreren unterschiedlichen Werte einen Wert kleiner als der erste Wert beinhalten; und

eine sechste Spannung, welche einen Wert nicht kleiner als der zweite Wert aufweist, an das Gate des Transistors der zweiten Speicherzelle angelegt wird, und die vorgegebene Spannung an das Gate des Transistors der ersten Speicherzelle angelegt wird, um zu detektieren, ob ein Strom über die in Reihe geschalteten ersten und zweiten Speicherzellen (41, 42) fließt oder nicht, wenn kein Strom trotz der Anlegung der vierten Spannung und der vorgegebenen Spannung fließt, und die drei oder mehreren unterschiedlichen Werte einen Wert größer als der zweite Wert beinhalten.

22. Datenleseverfahren nach Anspruch 21, wobei:

jede von den ersten bis sechsten Spannungen im wesentlichen einen Mittelwert von ausgewählten zwei von den drei oder mehr unterschiedlichen Spannungen aufweist.

23. Datenleseverfahren nach Anspruch 21 oder 22, wobei:

die vierte Spannung denselben Wert wie die erste Spannung aufweist;

die fünfte Spannung denselben Wert wie die zweite Spannung aufweist; und

die sechste Spannung denselben Wert wie die dritte Spannung aufweist.

24. Datenleseverfahren nach einem der Ansprüche 21 bis 23, wobei die in Reihe geschalteten ersten und zweiten Speicherzellen (41, 42) einen NAND-Block bilden.

25. Datenleseverfahren nach einem der Ansprüche 1 bis 24, wobei:

der Transistor (61) der Speicherzelle ferner eine elektrische Ladungssammlungsschicht (67) für das Speichern von Daten aufweist, welche einen von drei oder mehreren möglichen Werten darstellen, durch Sammeln von elektrischer Ladung;

mindestens eine Spannung an das Gate (69) des Transistors angelegt wird; und

ein zwischen Drain (63) und Source (64) des Transistors fließender Strom detektiert wird, um dadurch einen Wert der in der elektrischen Ladungssammlungsschicht (67) gespeicherten Daten zu detektieren.

26. Datenleseverfahren nach einem der Ansprüche 1 bis 25, wobei der Transistor einen ausgewählten von einem EEPROM (Electrically Erasable Programmable Read Only Memory - elektrisch löschbarer und programmierbarer Nur-Lese- Speicher), EPROM (Erasable Programmable Read Only Memory - löschbarer und programmierbarer Nur-Lese-Speicher) und von einem PROM (Programmable Read Only Memory - programmierbarer Nur-Lese-Speicher) umfaßt.

27. Datenleseverfahren nach einem der Ansprüche 1 bis 20, wobei:

die Speicherzellen erste und zweite in Reihe geschaltete Transistoren (41, 42) aufweisen, und jeder Transistor ferner eine elektrische Ladungssammlungsschicht zum Speichern von Daten, welche einen von drei möglichen Werten darstellen, durch Sammeln von elektrischer Ladung aufweist; und

ein über die in Reihe geschalteten ersten und zweiten Transistoren (41, 42) fließender Strom detektiert wird, um dadurch einen Wert der in der elektrische Ladungssammlungsschicht sowohl von dem ersten als auch zweiten Transistor gespeicherten Daten zu bestimmen.

28. Datenleseverfahren nach Anspruch 27, wobei die in Reihe geschalteten ersten und zweiten Transistoren (41, 42) einen NAND-Block bilden.

29. Datenleseverfahren nach einem der Ansprüche 1 bis 24, wobei:

der Transistor ferner eine elektrische Ladungssammlungsschicht aufweist, welche als ein Floating-Gate dient, wobei eine in der elektrischen Ladungssammlungsschicht gesammelte Menge an elektrischer Ladung so gesteuert wird, daß ein Schwellenwert des Transistors einer von drei oder mehr unterschiedlichen Werten ist:

30. Datenleseverfahren nach einem der Ansprüche 22 bis 24, wobei eine in die Kanalbereiche eines in der Speicherzelle enthaltenen Transistors implantierte Menge von Verunreinigungen so gesteuert wird, daß ein Schwellenwert des Transistors einer von drei oder mehr unterschiedlichen Werten ist.

31. Speicheranordnung, mit:

mindestens einer Speicherzelle (61) eines nichtflüchtigen Typs, die mit einem Schwellenspannungspegel ausgestattet ist, wobei die Speicherzelle einen Transistor mit einem Gate (69), einer Drain (63) und einer Source (64), und eine Leseschaltung zum Lesen des Schwellenspannungspegels der Speicherzelle enthält,

einer ersten Referenz, die einem ersten Schwellenspannungspegel entspricht,

einer ersten Vergleichseinrichtung, die mit der Speicherzelle und der ersten Referenz verbunden ist, wobei die erste Vergleichseinrichtung zum Vergleichen des Schwellenspannungspegels der Speicherzelle mit der ersten Referenz zur Ausgabe eines ersten Ergebnisses dient;

einer zweiten Referenz, die niedriger als die erste Referenz ist und einem zweiten Schwellenspannungspegel entspricht; und

einer dritten Referenz, die höher als die erste Referenz ist, und einem dritten Schwellenspannungspegel entspricht;

gekennzeichnet durch:

eine zweite Vergleichseinrichtung, die mit der Speicherzelle und mit einer ausgewählten von der zweiten und dritten Referenz verbunden ist, wobei die zweite Vergleichseinrichtung (a) zum Vergleichen des Schwellenspannungspegels der Speicherzelle mit der zweiten Referenz dient, wenn der Schwellenspannungspegel der Speicherzelle als kleiner als die erste Referenz gemäß Anzeige durch das erste Ergebnis befunden wurde, (b) zum Vergleichen des Schwellenspannungspegels der Speicherzelle mit einer dritten Referenz dient, wenn der Schwellenspannungspegel der Speicherzelle als größer als die erste Referenz gemäß Anzeige durch das erste Ergebnis befunden wurde; und (c) zum Ausgeben eines zweiten Ergebnisses dient; und

einer Auswahlschaltung, die für die Aufnahme des ersten Ergebnisses geschaltet ist, um selektiv eine von der zweiten Referenz und der dritten Referenz an die zweite Vergleichseinrichtung als Antwort auf das erste Ergebnis mit der zweiten Vergleichseinrichtung zu verbinden.

32. Speicheranordnung nach Anspruch 31, wobei die Speicherzelle ein Floating-Gate (67) zum Speichern von Ladung aufweist.

33. Speicheranordnung nach Anspruch 31 oder 32, wobei die Schwellenspannungswerte einen von n möglichen Zuständen darstellen, wobei n eine ganze Zahl größer als 2 ist, und jeder Zustand einem vorbestimmten Bereich von Ladungspegeln entspricht.

34. Speicheranordnung nach Anspruch 33, wobei die Anzahl der Referenzen gleich n-1 ist.

35. Speicheranordnung nach Anspruch 33 oder 34, wobei n gleich vier ist, und die Speicheranordnung ferner Einrichtungen aufweist, um anzuzeigen, daß:

sich die Speicherzelle in einem ersten Zustand befindet, wenn der Schwellenspannungspegel von der ersten und zweiten Vergleichseinrichtung als kleiner als sowohl die erste als auch die zweite Referenz bestimmt wird;

sich die Speicherzelle in einem zweiten Zustand befindet, wenn der Schwellenspannungspegel von der ersten und zweiten Vergleichseinrichtung als kleiner als die erste Referenz und größer als die zweite Referenz bestimmt wird;

sich die Speicherzelle in einem dritten Zustand befindet, wenn der Schwellenspannungspegel von der ersten und zweiten Vergleichseinrichtung als größer als die erste Referenz und kleiner als die dritte Referenz bestimmt wird; und

sich die Speicherzelle in einem vierten Zustand befindet, wenn der Schwellenspannungspegel von der ersten und zweiten Vergleichseinrichtung als größer als sowohl die erste als auch die dritte Referenz bestimmt wird.

36. Speicheranordnung nach einem der Ansprüche 33 bis 35, wobei die erste Referenz einem Schwellenspannungspegel zwischen einem Zustand n/2 und einem Zustand (n/2+1) entspricht.

37. Speicheranordnung nach einem der Ansprüche 33 bis 35, wobei die zweite Referenz einem Schwellenspannungspegel zwischen einem Zustand n/4 und einem Zustand (n/4+1) entspricht.

38. Speicheranordnung nach einem der Ansprüche 33 bis 35, wobei die dritte Referenz einem Schwellenspannungspegel zwischen einem Zustand (3n/4) und einem Zustand (3n/4+1) entspricht.

39. Speicheranordnung nach einem der Ansprüche 31 bis 38, wobei jedes von den ersten und zweiten Ergebnissen aus der ersten und zweiten Vergleichseinrichtung unter Verwendung eines einzigen binären Bits ausgedrückt wird.

40. Speicheranordnung nach einem der Ansprüche 33 bis 38 wobei n gleich 4 oder 8 ist.

41. Speicheranordnung nach Anspruch 31, wobei die Speicherzelle (61) Daten speichern kann, welche einen von drei oder mehr möglichen Werten darstellen, indem ein Schwellenspannungspegel so gesteuert wird, daß er einen von drei oder mehreren unterschiedlichen Werten annimmt, wobei die Speicheranordnung aufweist:

eine Spannungssteuerschaltung (3) zum Anlegen von Spannungen an das Gate (69) des Transistors in Übereinstimmung mit einem Steuersignal;

einen Leseverstärker (5), um als erstes oder zweites Ergebnis zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt, wenn die Spannungssteuerschaltung eine Spannung an das Gate des Transistors anlegt;

eine Signalsteuerschaltung (6) zum Aufnehmen eines Ausgangssignals aus dem Leseverstärker und Steuern der Spannungssteuerschaltung, um (i) eine erste Spannung als erste Referenz, welche einen Wert nicht kleiner als ein erster Wert und kleiner als ein zweiter Wert von den drei oder mehr unterschiedlichen Werten aufweist, an das Gate des Transistors anzulegen, (ii) eine zweite Spannung als zweite Referenz, welche einen Wert kleiner als der erste Wert aufweist, an das Gate des Transistors anzulegen, wenn ein Strom wegen der Anlegung der ersten Spannung fließt, und die drei oder mehr unterschiedlichen Werte einen Wert kleiner als der erste Wert enthalten, und (iii) eine dritte Spannung als dritte Referenz, welche einen Wert nicht kleiner als der zweite Wert aufweist, an das Gate des Transistors anzulegen, wenn kein Strom trotz der Anlegung der ersten Spannung fließt, und die drei oder mehr unterschiedlichen Werte einen höheren Wert als der zweite Wert enthalten.

42. Speicheranordnung nach Anspruch 41, wobei:

der Schwellenspannungspegel der Speicherzelle so gesteuert wird, daß er einer von einer Anzahl n unterschiedlicher Werte Vth(1) bis Vth(n) ist, um dadurch Daten zu speichern, welche einen von n möglichen Werten in der Speicherzelle darstellen, wobei n eine ganze Zahl gleich oder größer 3 repräsentiert;

die erste Spannung einen Wert nicht kleiner als Vth(ml) und kleiner als Vth(ml+1) aufweist, wobei ml eine maximale von ganzen Zahlen nicht größer als n/2 darstellt;

die zweite Spannung einen Wert nicht kleiner als Vth (m&sub2;) und kleiner als Vth (m&sub2; +1) aufweist, wobei m&sub2; eine maximale von ganzen Zahlen nicht größer als n/4 darstellt; und

die dritte Spannung einen Wert nicht kleiner als Vth(m&sub3;) und kleiner als Vth(m&sub3; +1) aufweist, wobei m&sub3; eine maximale von ganzen Zahlen nicht größer als 3n/4 darstellt.

43. Speicheranordnung nach Anspruch 42, wobei:

die erste Spannung im wesentlichen einen Mittelwert von Vth(m&sub1;) und Vth(m&sub1; +1) aufweist;

die zweite Spannung V&sub2; im wesentlichen einen Mittelwert von Vth(m&sub2;) und Vth(m&sub2;+1) aufweist; und

die dritte Spannung V&sub3; im wesentlichen einen Mittelwert von Vtn (m&sub3;) und Vth (m&sub3; +1) aufweist.

44. Speicheranordnung nach Anspruch 42, wobei:

der Schwellenspannungspegel der Speicherzelle so gesteuert wird, daß er einer von vier unterschiedlichen Werten Vth(1) bis Vth(4) ist, um dadurch Daten zu speichern, welche einen von vier möglichen Werten in der Speicherzelle darstellen;

die Signalsteuerschaltung (6) die Spannungssteuerschaltung (3) so steuert, daß sie eine erste Spannung als die erste Referenz, welche einen Wert nicht kleiner als Vth(2) und kleiner als Vth(3) aufweist, an das Gate des Transistors anlegt;

wenn das erste Ergebnis der ersten Vergleichseinrichtung anzeigt, daß ein Strom wegen der Anlegung der ersten Spannung fließt, die Signalsteuerschaltung (6) die Spannungssteuerschaltung (3) so steuert, daß sie eine zweite Spannung als die zweite Referenz anlegt, welche einen Wert nicht kleiner als Vth(1) und kleiner als Vth(2) aufweist, an das Gate des Transistors anlegt, dem Schwellenspannungswert Vth(1) der Speicherzelle entsprechende Daten ausgibt, wenn das zweite Ergebnis der zweiten Vergleichseinrichtung anzeigt, daß ein Strom aufgrund der Anlegung der zweiten Spannung fließt, und dem Schwellenspannungswert Vth(2) der Speicherzelle entsprechende Daten ausgibt, wenn das zweite Ergebnis der zweiten Vergleichseinrichtung anzeigt, daß trotz der Anlegung der zweiten Spannung kein Strom fließt; und

wenn das erste Ergebnis der ersten Vergleichseinrichtung anzeigt, daß kein Strom trotz der Anlegung der ersten Spannung fließt, die Signalsteuerschaltung (6) die Spannungssteuerschaltung (3) so steuert, daß sie eine dritte Spannung als die dritte Referenz anlegt, welche einen Wert nicht kleiner als Vth (3) und kleiner als Vth (4) aufweist, an das Gate des Transistors anlegt, dem Schwellenspannungswert Vth(3) der Speicherzelle entsprechende Daten ausgibt, wenn das zweite Ergebnis der zweiten Vergleichseinrichtung anzeigt, daß ein Strom aufgrund der Anlegung der dritten Spannung fließt, und dem Schwellen spannungswert Vth(4) der Speicherzelle entsprechende Daten ausgibt, wenn das zweite Ergebnis der zweiten Vergleichseinrichtung anzeigt, daß trotz der Anlegung der dritten Spannung kein Strom fließt.

45. Speicheranordnung nach Anspruch 44, wobei:

die erste Spannung im wesentlichen einen Mittelwert von Vth(2) und Vth(3) aufweist;

die zweite Spannung im wesentlichen einen Mittelwert von Vth(1) und Vth(2) aufweist; und

die dritte Spannung im wesentlichen einen Mittelwert von Vth (3) und Vth (4) auf weist.

46. Speicheranordnung nach Anspruch 42, wobei:

der Schwellenspannungspegel der Speicherzelle so gesteuert wird, daß er einer von acht unterschiedlichen Werten Vth(1) bis Vth(8) ist, um dadurch Daten zu speichern, welche einen von acht möglichen Werten in der Speicherzelle darstellen;

die Signalsteuerschaltung (6) die Spannungssteuerschaltung (3) so steuert, daß sie eine erste Spannung, welche einen Wert nicht kleiner als Vth(4) und kleiner als Vth(5) aufweist, an das Gate des Transistors anlegt;

wenn ein Strom wegen der Anlegung der ersten Spannung fließt, die Signalsteuerschaltung (6) die Spannungssteuerschaltung (3) so steuert, daß sie eine zweite Spannung, welche einen Wert nicht kleiner als Vth(2) und kleiner als Vth(3) aufweist, an das Gate der Speicherzelle anlegt;

wenn ein Strom aufgrund der Anlegung der zweiten Spannung fließt, die Signalsteuerschaltung (6) die Spannungssteuerschaltung (3) so steuert, daß sie eine dritte Spannung, welche einen Wert nicht kleiner als Vth(1) und kleiner als Vth(2) aufweist, an das Gate des Transistors anlegt, Daten ausgibt, die dem Schwellenspannungspegel Vth(1) der Speicherzelle entsprechen, wenn ein Strom wegen der Anlegung der dritten Spannung fließt, und Daten ausgibt, die dem Schwellenspannungspegel Vth(2) der Speicher zelle entsprechen, wenn kein Strom trotz der Anlegung der dritten Spannung fließt;

wenn kein Strom trotz der Anlegung der zweiten Spannung fließt, die Signalsteuerschaltung (6) die Spannungssteuerschaltung (3) so steuert, daß sie eine vierte Spannung, welche einen Wert nicht kleiner als Vth(3) und kleiner als Vth(2) aufweist, an das Gate des Transistors anlegt, Daten ausgibt, die dem Schwellenspannungspegel Vth(3) der Speicherzelle entsprechen, wenn ein Strom wegen der Anlegung der vierten Spannung fließt, und Daten ausgibt, die dem Schwellenspannungspegel Vth(4) der Speicherzelle entsprechen, wenn kein Strom trotz der Anlegung der vierten Spannung fließt;

wenn kein Strom trotz der Anlegung der ersten Spannung fließt, die Signalsteuerschaltung (6) die Spannungssteuerschaltung (3) so steuert, daß sie eine fünfte Spannung, welche einen Wert nicht kleiner als Vth(6) und kleiner als Vth(7) aufweist, an das Gate des Transistors anlegt;

wenn ein Strom aufgrund der Anlegung der fünften Spannung fließt, die Signalsteuerschaltung (6) die Spannungssteuerschaltung (3) so steuert, daß sie eine sechste Spannung, welche einen Wert nicht kleiner als Vth(5) und kleiner als Vth(6) aufweist, an das Gate des Transistors anlegt, Daten ausgibt, die dem Schwellenspannungspegel Vth(5) der Speicherzelle entsprechen, wenn ein Strom wegen der Anlegung der sechsten Spannung fließt, und Daten ausgibt, die dem Schwellenspannungspegel Vth(6) der Speicherzelle entsprechen, wenn kein Strom trotz der Anlegung der sechsten Spannung fließt; und

wenn kein Strom trotz der Anlegung der fünften Spannung fließt, die Signalsteuerschaltung (6) die Spannungssteuerschaltung (3) so steuert; daß sie eine siebente Spannung, welche einen Wert nicht kleiner als Vth(7) und kleiner als Vth(8) aufweist, an das Gate des Transistors anlegt, Daten ausgibt, die dem Schwellenspannungspegel Vth(7) der Speicherzelle entsprechen, wenn ein Strom wegen der Anlegung der siebenten Spannung fließt, und Daten ausgibt, die dem Schwellenspannungspegel Vth(8) der Speicherzelle entsprechen, wenn kein Strom trotz der Anlegung der siebenten Spannung fließt.

47. Speicheranordnung nach Anspruch 46, wobei:

die erste Spannung im wesentlichen einen Mittelwert von Vth (4) und Vth (5) auf weist;

die zweite Spannung im wesentlichen einen Mittelwert von Vth(2) und Veh(3) aufweist;

die dritte Spannung im wesentlichen einen Mittelwert von Vth (1) und Vth (2) aufweist;

die vierte Spannung im wesentlichen einen Mittelwert von Vth (3) und Vth (4) aufweist;

die fünfte Spannung im wesentlichen einen Mittelwert von Vth(6) und Vth(7) aufweist;

die sechste Spannung im wesentlichen einen Mittelwert von Vth (5) und Vth (6) aufweist; und

die siebente Spannung im wesentlichen einen Mittelwert von Vth (7) und Vth (8) aufweist.

48. Speicheranordnung nach Anspruch 41, wobei:

die erste Vergleichseinrichtung eine erste Spannung als die erste Referenz, welche einen Wert nicht kleiner als ein erster Wert und kleiner als ein zweiter Wert von den drei oder mehr unterschiedlichen Werten hat, an das Gate (69) des Transistors anlegt, um zu detektieren, ob zwischen Drain (63) und Source (64) des Transistors ein Strom fließt oder nicht, um dadurch den Schwellenspannungspegel der Speicherzelle mit der ersten Spannung zu vergleichen, um das erste Ergebnis zu erzeugen; und

die zweite Vergleichseinrichtung eine erste Einrichtung enthält, um, wenn der Schwellenspannungspegel der Speicherzelle kleiner als die erste Spannung ist und die drei oder mehr unterschiedlichen Werte einen Wert kleiner als der erste Wert enthalten, eine zweite Spannung als die zweite Referenz, welche einen Wert kleiner als der erste Wert aufweist, an das Gate (69) des Transistors an zulegen, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64) des Transistors fließt oder nicht, um dadurch den Schwellenspannungspegel der Speicherzelle mit der zweiten Spannung zu vergleichen um das zweite Ergebnis zu erzeugen, und eine zweite Einrichtung, um, wenn der Schwellenspannungspegel der Speicherzelle größer als die erste Spannung ist, und die drei oder mehr unterschiedlichen Werte einen Wert größer als den zweiten Wert enthalten, eine dritte Spannung als die zweite Referenz, welche einen Wert nicht kleiner als der zweite Wert aufweist, an das Gate (69) des Transistors anzulegen, um zu detektieren, ob ein Strom zwischen Drain (63) und Source (64)des Transistors fließt oder nicht, um dadurch den Schwellenwert der Gate-Spannung der Speicherzelle mit der dritten Spannung zu vergleichen, um das zweite Ergebnis zu erzeugen.

49. Speicheranordnung nach Anspruch 48, wobei die erste und zweite Vergleichseinrichtung aus der Spannungssteuerschaltung (3) dem Leseverstärker (5) und Signalsteuerschaltung (6) aufgebaut sind.

50. Speicheranordnung nach Anspruch 41 oder 48, wobei jede von den ersten zweiten und dritten Spannungen im wesentlichen ein Mittelwert aufweist, der aus zwei von den drei oder mehr unterschiedlichen Werten ausgewählt wird.

51. Speicheranordnung nach Anspruch 41, welche mindesten erste und zweite Speicherzellen (41, 42) mit miteinander in Reihe geschalteten Transistoren aufweist, wobei jede Speicherzelle Daten speichert, welche jeweils einen von drei oder mehr möglichen Werten darstellen, und einen Schwellenspannungspegel der Speicherzelle so steuert, daß er einer von drei oder mehr unterschiedlichen Werten ist, wobei jeder von den Transistoren ein Gate, eine Drain und eine Source aufweist, und die Schaltung enthält:

eine Spannungssteuerschaltung (3) zum Anlegen von Spannungen an die Gates der ersten und zweiten Transistoren in Abhängigkeit von einem Steuersignal;

einen Leseverstärker (5)zum Detektieren, als erstes oder zweites Ergebnis, ob ein Strom über die in Reihe geschalteten Transistoren der ersten und zweiten Speicherzellen fließt, wenn die Spannungssteuerschaltung Spannungen an die Gates der ersten und zweiten Transistoren anlegt;

eine Signalsteuerschaltung (6) zum Empfangen eines Ausgangssignals von dem Leseverstärker und zum Steuern der Spannungssteuerschaltung, um (i) eine erste Spannung, welche einen Wert nicht kleiner als ein erster Wert und kleiner als ein zweiter Wert von den drei oder mehr unterschiedlichen Werten aufweist, an das Gate des Transistors der ersten Speicherzelle anzulegen, und um eine vorbestimmte Spannung, welche einen Wert größer als einen maximalen von den drei oder mehr unterschiedlichen Werten aufweist, an das Gate des Transistors der zweiten Speicherzelle anzulegen, (ii) eine zweite Spannung als die zweite Referenz, welche einen Wert kleiner als der erste Wert aufweist, an das Gate des Transistors der ersten Speicherzelle anzulegen, und um die vorbestimmte Spannung an das Gate des Transistors der zweiten Speicherzelle anzulegen, wenn ein Strom wegen der Anlegung der ersten Spannung fließt, und die vorgegebene Spannung und die drei oder mehr unterschiedlichen Werte einen Wert kleiner als der erste Wert enthalten, (iii) eine dritte Spannung, welche einen Wert nicht kleiner als der zweite Wert aufweist, an das Gate des Transistors der ersten Speicherzelle anzulegen, und um die vorbestimmte Spannung, an das Gate des Transistors der zweiten Speicherzelle anzulegen, wenn kein Strom trotz der Anlegung der ersten Spannung fließt, und die vorgegebene Spannung und die drei oder mehr unterschiedlichen Werte einen Wert größer als der zweite Wert enthalten, (iv) eine vierte Spannung, welche einen Wert nicht kleiner als der erste Wert und kleiner als der zweite Wert von drei oder mehr unterschiedlichen Werten aufweist, an das Gate des Transistors der zweiten Speicherzelle anzulegen, und um die vorbestimmte Span nung, an das Gate des Transistors der ersten Speicherzelle anzulegen, (v) eine fünfte Spannung, welche einen Wert kleiner als der erste Wert aufweist, an das Gate des Transistors der zweiten Speicherzelle anzulegen, und um die vorbestimmte Spannung an das Gate des Transistors der ersten Speicherzelle anzulegen, wenn ein Strom aufgrund der Anlegung der vierten Spannung fließt, und die vorgegebene Spannung und die drei oder mehr unterschiedlichen Werte einen Wert kleiner als der erste Wert enthalten, und (vi) eine sechste Spannung, welche einen Wert nicht kleiner als der zweite Wert aufweist, an das Gate des Transistors der zweiten Speicherzelle anzulegen, und um die vorbestimmte Spannung an das Gate des Transistors der ersten Speicherzelle anzulegen, wenn kein Strom trotz der Anlegung der vierten Spannung fließt, und die vorgegebene Spannung und die drei oder mehr unterschiedlichen Werte einen Wert größer als der zweite Wert enthalten.

52. Speicheranordnung nach Anspruch 51, wobei:

jede von den ersten bis sechsten Spannungen im wesentlichen einen Mittelwert von ausgewählten zwei der drei oder mehr unterschiedlichen Spannungen aufweist.

53. Speicheranordnung nach Anspruch 51 oder 52, wobei:

die vierte Spannung denselben Wert wie die erste Spannung aufweist;

die fünfte Spannung denselben Wert wie die zweite Spannung aufweist; und

die sechste Spannung denselben Wert wie die dritte Spannung aufweist.

54. Speicheranordnung nach einem der Ansprüche 51 bis 53, wobei die in Reihe geschalteten ersten und zweiten Speicherzellen (41, 42) einen NAND-Block bilden.

55. Speicheranordnung nach einem der Ansprüche 31 bis 54, wobei:

der Transistor ferner eine elektrische Ladungssammlungsschicht aufweist, welche als ein Floating-Gate dient, wobei eine in der elektrischen Ladungssammlungs schicht gesammelte Menge an elektrischer Ladung so gesteuert wird, daß ein Schwellenwert einer Gate-Spannung des Transistors einer von drei oder mehr unterschiedlichen Werten ist.

56. Speicheranordnung nach einem der Ansprüche 31 bis 54, wobei eine in Kanalbereiche des in der Speicherzelle enthaltenen Transistors implantierte Menge von Verunreinigungen so gesteuert ist, daß sie einen Schwellenspannungspegel des Transistors so steuert, daß er einer von drei oder mehr unterschiedlichen Werten ist.

57. Speicheranordnung nach einem der Ansprüche 31 bis 54, wobei die Speicherzelle eine ausgewählte von einem EEPROM (Electrically Erasable Programmable Read Only Memory - elektrisch löschbarer und programmierbarer Nur-Lese- Speicher), EPROM (Erasable Programmable Read Only Memory - löschbarer und programmierbarer Nur-Lese-Speicher) und von einem PROM (Programmable Read Only Memory - programmierbarer Nur-Lese-Speicher) umfaßt.

58. Speicheranordnung nach einem der Ansprüche 31 bis 54, wobei:

der Transistor (61) ferner eine elektrische Ladungssammlungsschicht (67) zum Speichern von Daten, welche eine von drei oder mehr möglichen Werten darstellen, durch Sammeln elektrischer Ladung aufweist; und

die Leseschaltung ferner eine Detektionseinrichtung (2 bis 6) zur Detektion eines zwischen Drain (63) und der Source (64) des Transistors fließenden Stroms aufweist, um dadurch einen Wert der in der elektrischen Ladungssammlungsschicht (67) gespeicherten Ladung zu detektieren.

59. Speicheranordnung nach Anspruch 58, wobei die Detektionseinrichtung aufweist:

die Spannungssteuerschaltung (3) zum Anlegen mindesten einer Spannung an das Gate (69) des Transistors in Übereinstimmung mit einem Steuersignal;

den Leseverstärker (5) zum Detektieren eines zwischen Drain (63) und Source (64) des Transistors fließenden Stroms, wenn die Spannungssteuerschaltung (3) die mindestens eine Spannung an das Gate (69) des Transistors anlegt; und

die Signalsteuerschaltung (6) für das Empfangen eines Ausgangssignals des Leseverstärkers (5) und zum Erzeugen des Steuersignals, um die Spannungssteuerschaltung (3) zu steuern.

60. Datenleseverfahren nach einem der Ansprüche 1 bis 30, wobei die Referenzen Konstantspannungsquellen sind.

61. Speicheranordnung nach einem der Ansprüche 31 bis 59, wobei die Referenzen Konstantspannungsquellen sind.

62. Datenleseverfahren nach einem der Ansprüche 1 bis 30, wobei mehrere Transistoren miteinander in Reihe geschaltet sind, und mindestens einer von den mehreren Transistoren die Speicherzelle bildet.

63. Speicheranordnung nach einem der Ansprüche 31 bis 59, wobei mehrere Transistoren miteinander in Reihe geschaltet sind, und mindestens einer von den mehreren Transistoren die Speicherzelle bildet.