[go: up one dir, main page]

DE69327012T2 - Bauelement mit einer räumlichen Transfer verwendenden Halbleiteranordnung - Google Patents

Bauelement mit einer räumlichen Transfer verwendenden Halbleiteranordnung

Info

Publication number
DE69327012T2
DE69327012T2 DE69327012T DE69327012T DE69327012T2 DE 69327012 T2 DE69327012 T2 DE 69327012T2 DE 69327012 T DE69327012 T DE 69327012T DE 69327012 T DE69327012 T DE 69327012T DE 69327012 T2 DE69327012 T2 DE 69327012T2
Authority
DE
Germany
Prior art keywords
layer
semiconductor
emitter
rst
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69327012T
Other languages
English (en)
Other versions
DE69327012D1 (de
Inventor
Sergey Luryi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
AT&T Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AT&T Corp filed Critical AT&T Corp
Application granted granted Critical
Publication of DE69327012D1 publication Critical patent/DE69327012D1/de
Publication of DE69327012T2 publication Critical patent/DE69327012T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/01Manufacture or treatment
    • H10D48/031Manufacture or treatment of three-or-more electrode devices
    • H10D48/032Manufacture or treatment of three-or-more electrode devices of unipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunneling transistors [RTT], bulk barrier transistors [BBT], planar doped barrier transistors [PDBT] or charge injection transistors [CHINT]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/135Removal of substrate
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/928Front and rear surface processing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/977Thinning or removal of substrate

Landscapes

  • Bipolar Transistors (AREA)

Description

    Gebiet der Erfindung
  • Die Erfindung bezieht sich auf Gegenstände, welche Halbleitereinrichtungen umfassen, einschließlich elektronischer und opto-elektronischer Einrichtungen.
  • Realraumtransfer(RST)-Halbleitereinrichtungen sind im Stand der Technik bekannt. Siehe beispielsweise S. Luryi's Kapitel in "Heterojunction Band Discontinuities: Physics and Device Applications", Herausgeber F. Capasso et al., Elsevier, 1987, insbesondere die Seiten 513 bis 539.
  • Bekannte RST-Anordnungen umfassen einen Transistor, einen verschieden bezeichneten Ladungsinjektionstransistor (CHINT) oder einen Feldeffekttransistor mit negativem Widerstand (NERFET) und löschbare programmierbare Schreib- Lese-Speicher (HE²PRAM). Siehe beispielsweise das US Patent 4,903,092. Bekannte RST-Anordnungen umfassen ferner ein letztlich offenbartes neues Logikelement (siehe US Patent 4,999,687) und eine letztlich offenbarte lichtemittierende Einrichtung (siehe S. Luryi, Applied Physics Letters, Band 58 (16), Seite 1727).
  • Kurz gesagt sind RST-Anordnungen im wesentlichen drei (oder mehr) Dateneinrichtungen auf der Grundlage des Realraumtransfers heißer Elektronen von einer ersten zu einer zweiten leitenden Zone. Die zwei leitenden Zonen werden von einer Barrierenschicht getrennt und unabhängig verbunden, wobei die erste leitende Zone zwei (oder mehr) Oberflächenkontakte aufweist (oftmals als "Source" und "Dram" bezeichnet). Die Anwendung einer Source-Drain- Vorspannung Vsd kann zum Erhitzen der Ladungsträger der ersten Zone führen und folglich Ladung in die zweite leitende Zone injizieren. Die erste Zone verhält sich folglich wie ein Emitter mit heißen Trägern und die zweite Zone wie ein Kollektor. Diese Terminologie ist hierbei im wesentlichen verwendet.
  • Eine wichtige Anforderung bei der Ausführung einer RST- Anordnung ist die elektrische Isolierung zwischen den Emitter- und Kollektorschichten. RST-Anordnungen des Stands der Technik verwendeten legierte Source- und Drain-Kontakte, welche in der FET-Technologie bekannt sind. Bei Verwendung in RST-Anordnungen jedoch erwiesen sich legierte Source-Drain- Kontakte entlang der Barriere als kurzschlußanfällig. RST- Anordnungen mit legierten Source-Drain-Kontakten sind daher schwierig herzustellen.
  • Die vorstehend erwähnte Kurzschlußproblematik wurde durch eine von P. M. Mensz et al. eingeführte Einrichtung epitaxialer Kontakte gelöst (Applied Physics Letters, Band 56 (25), Seite 2563). Bei dieser Technologie werden Kontakte mit einer ultrahochdotierten Schicht (Emitterkontaktschicht) hergestellt, welche epitaxial auf der Emitterschicht aufgewachsen sind. Die Kontakte werden durch Aufbringen geeigneter bemusterter Kontaktmetalle auf die Kontaktschicht derart hergestellt, daß verhältnismäßig große Kontaktflecken gebildet werden. Legieren ist nicht erforderlich, und die Kanallänge wird in einem getrennten Schritt durch Ätzen eines "Grabens" der Breite Lch durch die Emitterkontaktschicht definiert.
  • RST-Anordnungen sind potentiell sehr schnell, angenommen wird, daß ihre größte Leistung nur von der Flugzeit der heißen Träger (typischerweise Elektronen) entlang der Barrierenschicht begrenzt wird. Die tatsächlichen Einrichtungen haben jedoch die potentielle Leistung bisher nicht erreicht. Der Hauptgrund, diese Leistung zu verfehlen, wird dem Vorhandensein von verhältnismäßig großen parasitären Kapazitäten in RST-Anordnungen des Stands der Technik zugeordnet. Beispielsweise sind den vorstehend beschriebenen epitaxialen Kontakteinrichtungen (Mensz et al., op. cit., siehe ferner C.-T. Liu et al., IEEE Transactions on Electron Devices, Band 38(11), Seite 2417) parasitäre Kapazitäten zwischen dem Kollektor und den Bereichen der Emitterschicht außerhalb des Grabens zugeordnet.
  • Letztlich wurden "Top-Kollektor" -RST-Anordnungen offenbart. Siehe M. R. Hueschen et al., Applied Physics Letters, Band 57(4), Seite 386 und K. Maezawa et al., Japanese Journal of Applied Physics, Band 30(6), Seite 1190. Bei diesen Einrichtungen wird die Seitenausdehnung des Kollektors durch die Lithographie definiert und ist folglich klein. Ferner kann die vorstehend beschriebene parasitäre Kapazität bei diesen Einrichtungen wesentlich verringert werden. Die Top-Kollektoreinrichtungen des Standes der Technik jedoch stellen ein weiteres Problem dar. Wie Fachleute erkennen, müssen sowohl der Source- als auch der Drain-Kontakt zum Kollektor selbst ausgerichtet sein, um die Einführung des (geschwindigkeitsverringernden) Reihenwiderstands in den Kanal zu vermeiden. Das Legieren dieser selbstausgerichteten Kontakte jedoch verringert gewöhnlich die Unversehrtheit der Barrierenschicht und führt zu einer Zunahme unerwünschter parasitärer Verluste entlang der Barriere.
  • In Hinsicht auf viele vorteilhafte Merkmale der RST- Anordnung, einschließlich potentieller Hochgeschwindigkeit, ist sehr wünschenswert, daß Anordnungsgeometrien verfügbar sind, die zu Anordnungen führen, die frei von einigen mit den Geometrien des Standes der Technik verbundenen Nachteilen sind oder zumindest nicht dazu neigen. Diese Anmeldung offenbart diese Anordnungen und ein Verfahren zum Herstellen dieser Anordnungen, wobei das Letztere nicht Teil des beanspruchten Gegenstandes ist.
  • Glossar und Definitionen
  • Mit "Bulk"-Halbleitermaterial ist hierbei Material aus jungfräulichen Halbleiterwafern bezeichnet, welches im Verlauf der Herstellung der Anordnung im wesentlichen unverändert bleibt.
  • "Epitaxiale" Halbleitermaterialien bedeuten hierbei, daß Halbleitermaterial aus Bulkmaterial durch epitaxiale Aufwachstechniken, wie etwa CVD, MBE, VPE und LPE und Kombinationen daraus, aufgebracht ist.
  • Die erfindungsgemäße "aktive" Zone der RST-Anordnung erstreckt sich in seitlicher Richtung wenigstens von einem zum anderen Emitterkontakt (d. h. über wenigstens den Abstand Lc) und erstreckt sich in Längsrichtung über wenigstens die Länge der Kollektorschicht.
  • Zusammenfassung der Erfindung
  • Die Erfindung ist durch die Ansprüche definiert. Ein wesentlicher Aspekt der Erfindung ist, daß erkannt wurde, daß das Erzielen von Hochgeschwindigkeits-RST-Anordnungen erfordert, daß die effektive Seitenkanalbreite klein ist (typischerweise &le; 5 um), sowie, daß der Kollektor kleine Seitenbreiten W aufweist (typischerweise < 50 um), wobei der Kollektor dem Kanal an der gegenüberliegenden Seite einer epitaxialen Halbleiterzone unmittelbar gegenübersteht, welche die Barrierenschicht der RST-Anordnung umfaßt. Die effektive Seitenkanalbreite wird durch die Breite (Lch) eines "Grabens" durch eine hochleitfähige epitaxiale Halbleiterschicht, die Emitterkontaktschicht, definiert.
  • Da die erforderlichen kleinen Seitenmerkmale in der Praxis nur durch Lithographie und Ätzen erreichbar sind, sind erfindungsgemäße RST-Anordnungen durch lithographisch definierte kleine Merkmale, sowohl an der "Haupt"-seite als auch an der "Boden"-seite der Anordnung gekennzeichnet. Darüber hinaus sind erfindungsgemäße RST-Anordnungen im wesentlichen durch das Fehlen von "Bulk"-Halbleitermaterial in der aktiven Zone der Anordnung gekennzeichnet. Das heißt, im wesentlichen das gesamte Halbleitermaterial der aktiven Zone der Anordnung ist epitaxiales Material. Im Stand der Technik ist dem Verfasser keine Halbleiteranordnung bekannt, welche diese Eigenschaften offenbart.
  • Insbesondere umfaßt ein Aspekt der Erfindung einen Gegenstand, welcher eine RST-Anordnung umfaßt, welche in dieser Folge eine erste epitaxiale Halbleiterzone, eine im wesentlichen undotierte zweite epitaxiale Halbleiterzone mit einer Halbleiterschicht der Dicke kleiner oder gleich 10 um (gewöhnlich kleiner 5 oder sogar gleich 1 um), die mit der ersten Zone verbunden ist, und eine dritte epitaxiale Halbleiterzone, die mit der zweiten Zone verbunden ist, umfaßt. Sowohl die erste als auch die dritte Zone umfassen dotiertes Halbleitermaterial, wobei die erste Zone eine Schicht mit verhältnismäßig geringer (typischerweise < 10¹³/cm²) Trägerschichtkonzentration (die Schicht, welche als "Emitter"-schicht bezeichnet ist) mit der zweiten Zone verbunden ist. Die Anordnung umfaßt weiterhin eine Einrichtung zum Herstellen einer elektrischen Verbindung mit der dritten Halbleiterzone und wenigstens zwei beabstandete Einrichtungen zum Herstellen einer elektrischen Verbindung mit der ersten Halbleiterzone. Die Halbleiterschicht in der zweiten Zone wird gewöhnlich als "Barrieren"-schicht bezeichnet. Die Zusammensetzungen der verschiedenen Zonen werden so ausgewählt, daß unter anderem die bekannten Bandlückenanforderungen der RST-Anordnung erfüllt sind.
  • Die erste Halbleiterzone umfaßt ferner eine bemusterte dotierte Schicht aus epitaxialem Halbleitermaterial, die mit der Emitterschicht verbunden ist, wobei die Schicht eine verhältnismäßig hohe (typischerweise > 10¹³/cm²) Trägerkonzentration aufweist. Diese "Emitterkontaktschicht" ist so gemustert, daß ein Merkmal, in Längsrichtung länglich und mit einer Breite Lch (Lch &le; 5 um, häufig < 1 um) in Seitenrichtung, zwei Abschnitte der Emitterkontaktschicht im wesentlichen voneinander elektrisch trennt. Damit ist gemeint, daß die zwei Abschnitte bei Fehlen jeder äußeren Verbindung ausschließlich durch die Emitterschicht (mit geringer Leitfähigkeit) verbunden sind. Jeder der zwei Abschnitte der Emitterkontaktschicht ist mit einer der zwei beabstandeten Einrichtungen zum Herstellen eines elektrischen Kontaktes mit der ersten Halbleiterzone verbunden. Das längliche Merkmal wird gewöhnlich als "Graben" bezeichnet.
  • Weiterhin umfaßt die dritte Halbleiterzone eine Schicht dotierten epitaxialen Halbleitermaterials, das gewöhnlich als Kollektorschicht bezeichnet wird. Die Kollektorschicht einer erfindungsgemäßen Anordnung weist typischerweise eine Seitenbreite von höchstens 50 um auf, gewöhnlich kleiner als 10 oder sogar 3 um, die so angeordnet ist, daß der Graben unmittelbar gegenüber der Kollektorschicht liegt. Der Seitenabstand Lc zwischen den zwei beabstandeten Einrichtungen zum Herstellen des Kontakts zur Emitterkontaktschicht ist im wesentlichen größer als W.
  • Ein weiterer Aspekt ist ein Verfahren zum Herstellen eines Gegenstandes, der eine erste RST-Anordnung umfaßt und nicht Teil der beanspruchten Erfindung ist. Das Verfahren umfaßt das Bereitstellen eines Halbleiterkörpers, welcher einen Bulk-Halbleiterträger und eine Mehrzahl epitaxialer Halbleiterschichten auf einer Hauptfläche des Trägers umfaßt.
  • Die Mehrzahl von Schichten umfaßt, in dieser Reihenfolge, eine erste Halbleiterzone, eine im wesentlichen undotierte zweite Halbleiterzone (welche die Barrierenschicht umfaßt) und eine dritte Halbleiterzone in Verbindung mit der Barrierenschicht. Die erste Halbleiterzone umfaßt eine Schicht mit verhältnismäßig hoher Trägerkonzentration (beispielhaft > 10¹³/cm²) und eine Schicht mit verhältnismäßig geringer Trägerkonzentration (beispielhaft < 10¹³/cm²). Das Erstere ist die Emitterkontaktschicht, das Letztere ist die Emitterschicht. Die Emitterschicht ist mit der Emitterkontaktschicht und der Barrierenschicht verbunden.
  • Das Verfahren umfaßt ferner das Bereitstellen einer Einrichtung zum Herstellen einer elektrischen Verbindung mit der dritten Halbleiterzone und das Bereitstellen von wenigstens zwei beabstandeten Einrichtungen zum Herstellen eines elektrischen Kontaktes mit der Emitterkontaktschicht, wobei jede dieser Einrichtungen einen Kontaktmetallflecken umfaßt.
  • Im wesentlichen umfaßt das Verfahren ferner das Bemustern der Halbleiterkörper, so daß typischerweise ein länglicher Mesa-Aufbau der Seitenbreite W &le; 50 um ausgebildet ist, wobei der Mesa-Aufbau die dritte Halbleiterzone umfaßt. Das Verfahren umfaßt weiterhin das Entfernen im wesentlichen des gesamten Bulk-Halbleitermaterials von wenigstens der aktiven Zone der Einrichtung und das Ausbilden eines typischerweise länglichen, gepreßten Merkmals (welches als Graben bezeichnet wird) der Breite Lch &le; 5 um in der aktiven Zone der Einrichtung. Bewirkt wird, daß sich der Graben derart durch die Emitterkontaktschicht zur Emitterschicht erstreckt, daß die entstehenden zwei Abschnitte der Emitterkontaktschicht im wesentlichen ausschließlich durch die Emitterschicht (mit geringer Leitfähigkeit) elektrisch verbunden und derart angeordnet sind, daß der Graben unmittelbar dem Mesa-Aufbau gegenübersteht.
  • Das Verfahren umfaßt ferner das Bereitstellen einer Trägeranordnungseinrichtung, die eine erste Hauptfläche mit bemustertem leitfähigen Material an der ersten Hauptfläche aufweist, und das Befestigen der teilweise verarbeiteten RST- Anordnung an der Trägereinrichtung, so daß wenigstens einer der drei Kontaktmetallflecken mit dem bemusterten leitenden Material elektrisch in Verbindung tritt. Bevorzugte Einrichtungen zum Befestigen der teilweise verarbeiteten RST- Anordnung an der Trägereinrichtung umfassen ein unidirektional leitfähiges Verbindungsmedium, beispielsweise ein Epoxid, welches Metallteilchen enthält. Typischerweise ist die teilweise verarbeitete Anordnung vor dem Entfernen des Trägermaterials an der Trägereinrichtung befestigt, wobei die Trägereinrichtung mechanische Träger für das verbleibende epitaxiale Halbleitermaterial nach Entfernen des Trägermaterials bereitstellt.
  • Kurze Beschreibung der Zeichnungen
  • Fig. 1 stellt schematisch eine beispielhafte Mehrschicht-Halbleiterstruktur dar, welche zum Herstellen einer erfindungsgemäßen RST-Anordnung verwendet werden kann,
  • Fig. 2 bis 5 zeigen schematisch die Zwischenschritte beim Herstellen der beispielhaften RST-Anordnung,
  • Fig. 6 zeigt schematisch die beispielhafte RST-Anordnung, welche an der Trägereinrichtung befestigt ist, wobei das Trägermaterial von der Einrichtung entfernt und ein Graben durch die Emitterkontaktschicht geätzt ist,
  • Fig. 7 zeigt schematisch eine weitere beispielhafte erfindungsgemäße RST-Anordnung, welche auch an der Trägereinrichtung befestigt ist, und
  • Fig. 8 zeigt schematisch die Geometrie einer beispielhaften erfindungsgemäßen Einrichtung.
  • Es wurden lediglich schematische Abmessungen und/oder Proportionen dargestellt.
  • Detaillierte Beschreibung
  • Fig. 8 zeigt schematisch die Geometrie einer beispielhaften erfindungsgemäßen RST-Anordnung. Die Bezugszeichen 13 beziehen sich auf zwei Abschnitte der Emitterkontaktschicht, 20 auf den Mesa-Aufbau, der typischerweise die Emitterschicht, die Barrierenschicht und den Kollektor enthält (die nicht einzeln dargestellt sind), und 61 auf den Graben, welcher die zwei Abschnitte nach 13 derart trennt, daß die Abschnitte im wesentlichen nur durch die Emitterschicht elektrisch verbunden sind. Die Bezugszeichen 81, 82 und 83 beziehen sich auf den Kollektorkontakt bzw. die zwei Emitterkontakte.
  • Die Halbleiterabschnitte der in Fig. 8 gezeigten Einrichtung bestehen im wesentlichen nur aus epitaxialem Halbleitermaterial. Der Fachmann erkennt, daß die dargestellte Anordnung außerordentlich anfällig und mit gewöhnlichen Verfahren schwer herzustellen ist. Folglich wird, um die Vorteile zu erreichen, die potentiell aus der neuen Anordnungsgeometrie ableitbar sind, ein neues Verfahren zum Herstellen einer RST-Anordnung benötigt.
  • Verständlich ist, daß wie gewöhnlich Begriffe, wie etwa InGaAs oder InAlAs, zum Bezeichnen der genauen Stöchiometrie eines gegebenen Materials nicht beabsichtigt sind.
  • Beispielsweise weist InGaAs in Gitterübereinstimmung mit InP die Stöchiometrie von InxGa1-xAs mit x = 0,53 auf. Fachleute kennen die Stöchiometrie, die zu einer Gitterübereinstimmung der verschiedenen möglichen Träger führt, so wie die, welche zu belasteten Schicht-Heterostrukturen führen.
  • Ein wesentlicher Aspekt ist ein Verfahren zum Herstellen einer RST-Anordnung. Das Verfahren wird nachfolgend in Bezug auf InGaA/InP-Heterostrukturen beschrieben, welche auf einem InP-Träger aufgewachsen sind. Dies ist ausschließlich zur Konkretisierung und der Fachmann erkennt, daß weitere Heterostrukturen (z. B. InGaAs/InAlAs, Gitterübereinstimmung zu InP, GaAs/AlGaAs-Gitterübereinstimmung zu GaAs oder weiterer gitterübereinstimmender Strukturen sowie belasteter Schichtstrukturen) in ähnlicher Weise verwendet werden können. Im wesentlichen kann die neue RST-Anordnung in jedem Halbleitersystem ausgeführt sein, welches eine bekannte Bandlückenbeziehung zu erreichen erlaubt, vorausgesetzt es besteht eine Zusammensetzung im System, deren Ätzrate in einem geeigneten Ätzmedium wesentlich geringer (typischerweise höchstens 10%) als die Ätzrate einer anderen Zusammensetzung im System ist (typischerweise die Zusammensetzung des Trägermaterials). Wenn diese Bedingung erfüllt ist, wird es typischerweise möglich sein, das Trägermaterial von wenigstens der aktiven Zone der Einrichtung zu entfernen, wie nachfolgend detaillierter beschrieben ist.
  • Fig. 1 zeigt schematisch eine beispielhafte heteroexpitaxiale Schichtstruktur 10, die in der Praxis der Erfindung verwendet werden kann. Das Bezugszeichen 11 bezeichnet einen gewöhnlichen einzelnen kristallinen Bulk- Halbleiterträgerkörper, z. B. einen halbleitenden InP-Wafer. An einer der zwei Hauptflächen des Trägerkörpers 11 sind epitaxiale Schichten 12 bis 16 auf gewöhnliche Weise aufgewachsen. Beispielhaft ist die Schicht 12 eine 100 nm n&spplus; InGaAs-Ätzsperrschicht, 13 eine 200 nm n&spplus;&spplus; InP- Emitterkontaktschicht, 14 eine 40 nm nInGaAs- Emitter(kanal)schicht, 15 eine 100 nm undotiere InP- Barrierenschicht und 16 eine Mehrschicht-Kollektorstrukur (z. B. 100 nm n&spplus; InGaAs, gefolgt von einer 20 nm n&spplus;&spplus; InGaAs Haubenschicht). Es sei bemerkt, daß die vorstehend beschriebene Struktur gewöhnlich ist, und daß dieser Aufbau in manchen Fällen mehrere Schichten enthalten kann, z. B. zwei Ätzsperrschichten. Darüber hinaus sei bemerkt, daß die Kollektorschicht chemisch homogen sein kann, nicht aber zwingend sein muß. Wenn die gewünschte RST- Anordnung beispielsweise eine lichtemittierende Anordnung ist, dann ist die Schicht 16 typischerweise nicht chemisch homogen und enthält Dotierstoffe entgegengesetzter Polarität zu der in der Emitterschicht. Siehe beispielsweise S. Luryi, Applied Physics Letters, Band 58(16), Seite 1727.
  • Bei einer weiteren beispielhaften Ausführungsform ist die Schicht 12 eine n&spplus;&spplus; 100 nm InGaAs-Ätzsperr-/ Emitterkontaktschicht und 13 ist eine zweite Ätzsperrschicht (2,5 nm n&spplus; InP oder InAlAs).
  • Die beispielhafte heteroepitaxiale Schichtstruktur 10 ist durch eine gewöhnliche Einrichtung zum Bilden eines Mesa 20 der Breite W verarbeitet, wie schematisch in Fig. 2 dargestellt. Wie in der Figur gezeigt, wird die Breite in Seitenrichtung gemessen. Der Fachmann erkennt, daß die Mesa- Ausdehnung in Längsrichtung (d. h. in der Richtung, welche normal zur Seitenrichtung und parallel zur Hauptfläche des Trägers ist) gewöhnlich aber nicht notwendigerweise größer als deren Breite ist. Dieses ist gewöhnlich. Fig. 2 kennzeichnet ferner die dritte Richtung, welche der Einrichtungsgeometrie zugeordnet ist, nämlich die Richtung, in welcher die Dicke gemessen ist. Erkannt wird, daß in RST- Anordnungen mit mehr als zwei Emitterkontakten (welche nicht notwendiger Weise in linearer Weise angeordnet sind) der Graben nicht notwendiger Weise ein lineares Merkmal ist.
  • Bei der beispielhaften Ausführungsform werden die Emitter- und Kollektorkontakte (typischerweise Ohmsche Kontakte) nach der Mesa-Ausbildung durch gewöhnliche Einrichtungen angebracht. Die entstehende Struktur ist schematisch in Fig. 3 gezeigt, bei welcher sich die Bezugszeichen 31 und 32 auf Emitterkontakte (mit einem Abstand von Lc) und das Bezugszeichen 33 sich auf den Kollektorkontakt bezieht.
  • Daraus folgend ist eine geeignete dielektrische Schicht (z. B. Si&sub3;N&sub4;) auf der gemusterten Heterostruktur aufgebracht, Pfade werden ausgebildet und ein letztliches Metallmuster (z. B. Au oder Al) ist aufgebracht, sämtlich in gewöhnlicher Weise. Die erhaltene Struktur ist in Fig. 4 schematisch dargestellt, bei welcher sich das Bezugszeichen 41 auf die dielektrische Schicht, die Bezugszeichen 42 und 43 auf die Emitterkontaktflecken und 44 auf den Kollektorkontaktflecken beziehen.
  • Der Fachmann erkennt, daß die Mehrschichtstruktur nach Fig. 4 noch nicht als RST-Anordnung funktionieren kann, da die hochleitfähige Emitterkontaktschicht 13 die Emitterschicht 14 kurzschließt und eine wesentliche Erhitzung der Träger verhindert. Ein Merkmal des Verarbeitungsschrittes nach dem vorstehend beschriebenen Verarbeiten ist, einen Graben durch die Kontaktschicht 13 von unterhalb (d. h. von der "Trägerseite") zu schneiden, wodurch die wirkungsvolle Kanallänge Lch der erhaltenen RST-Anordnung definiert ist. Dies kann wie folgt erreicht werden.
  • Die Mehrschichtstruktur (entweder als Teil des Wafers oder nach geeignetem Trennen eines Wafers in bekannter Weise als einzelne Anordnungsstruktur) wird auf einem geeigneten Trägerkörper mit der Mesa-Seite nach unten befestigt. Der Trägerkörper kann jedes geeignete Material umfassen, einschließlich Mehrschichtkeramiken, Si oder Polymer, bevorzugt aber Material, dessen thermischer Ausdehnungskoeffizient nahe dem der heteroepitaxialen Struktur liegt. Der Trägerkörper weist typischerweise Waferform mit zwei parallelen Hauptflächen auf. An einer der Hauptflächen befinden sich Kontaktflecken, die in Bezug auf die Kontaktflecken an der Oberfläche des Mehrschichtaufbaus in der Weise von Spiegeln angeordnet sind. Geeignete Leitungen (bevorzugt vergraben) verbinden die Kontaktflecken mit geeignet angeordneten Kontakten (typischerweise am Rand des Trägerkörper), die das elektrische Verbinden der Kontaktflecken erleichtern. Die Trägerkörper der betrachteten Art sind bekannt (siehe beispielsweise US Patent 4,675,717) und werden beim "Wafer-Scale Integration"- Verbindungsverfahren verwendet.
  • Das Befestigen der Mehrschichtstruktur am Träger muß derart sein, daß die relevanten Kontaktflecken am Trägerkörper mit den korrespondierenden Flecken an der Oberfläche der Mehrschichtstruktur verbunden sind, während eine Isolierung zwischen nicht korrespondierenden Flecken bereitgestellt ist. Darüber hinaus muß die Befestigung derart sein, daß die entstehende Anordnung das nachfolgende Verarbeiten aushält. Optional kann der Trägerabschnitt (11) des Mehrschichtaufbaus vor oder nach dem Befestigen mechanisch oder chemisch verdünnt werden (z. B. durch Polieren). Dies kann durch bekannte Verfahren geschehen.
  • Die Mehrschichtstruktur kann am Trägerkörper durch jede geeignete Methode befestigt sein, z. B. durch bekannte Einrichtungen mit Lötperlen. Ein derzeit bevorzugtes Befestigungsverfahren verwendet ein unidirektionales Leiterverbindungsmedium einer beispielsweise in WO-A-9305634 beschriebenen Art. Nach Befestigen des Mehrschichtaufbaus am Trägerkörper wird das verbleibende Trägermaterial (11) typischerweise durch Ätzen entfernt. Ein geeignetes Ätzmittel zum Entfernen von InP-Trägermaterial ist 3HCl + 1H&sub2;O&sub2; + 5H&sub2;O. Wie bekannt, ist dieses Ätzverfahren zwischen InP und InGaAs äußerst selektiv. Folglich endet das Ätzen im wesentlichen mit der InGaAs-Ätzsperrschicht 12 und führt zu einer Baugruppe 50, wie schematisch in Fig. 5 dargestellt. Das Bezugszeichen 51 bezieht sich auf den Trägerkörper, 52 auf das unidirektionale Leitungsmedium, welches die elektrische Kontinuität zwischen den korrespondierenden Kontaktflecken 53 und 42, 54 und 43 und 55 und 44 bereitstellt, jedoch offene Schaltungen zwischen nicht korrespondierenden Kontaktflecken bereitstellt (z. B. 54 und 44). Wie in Fig. 5 schematisch gekennzeichnet, verbinden die vergrabenen Leitungen die Kontaktflecken 53 bis 55 mit dem Rand des Trägerkörpers.
  • Nach Entfernen des Trägers folgt die Grabenlithographie und das Ätzen, jeweils durch gewöhnliche Einrichtungen, wie schematisch in Fig. 6 dargestellt. Der Graben 61 weist in Seitenrichtung eine Breite Lch auf und ermöglicht durch Anlegen einer geeigneten Spannung zwischen den Emitterkontakten 31 und 32 das Erhitzen der geladenen Teilchen. Der Fachmann erkennt, daß Lch der effektiven Kanallänge entspricht. Der Raum Lc zwischen den Emitterkontakten ist sehr viel größer als Lch. Beispielhaft ist der erste größer als 5 um, sogar größer als 10 um, und der letztere ist kleiner oder gleich 1 um. Darüber hinaus ist die Breite der Mesa (W) größer als Lch und ist im wesentlichen kleiner als Lc. Die Anordnungsgeometrie kann zu gewünschten Anordnungseigenschaften führen, z. B. zu verringerter parasitärer Kapazität im Vergleich zu den Geometrien des Stands der Technik.
  • Die vorstehend beschriebene erfindungsgemäße Ausführungsform ist ausschließlich beispielhaft und weitere Anordnungsgeometrien sind möglich. Beispielsweise umfaßt eine andere mögliche Ausführungsform einen Mehrschichtaufbau, bei dem die Kollektorschicht oder die Kollektorschichten auf dem Träger ausgebildet ist und die Emitterkontaktschicht auf der Hauptseite der mehrschichtigen heteroepitaxialen Struktur ausgebildet ist (wobei der Kollektor beispielhaft p-dotiertes Material umfaßt, so daß die entstehende Anordnung eine lichtemittierende RST-Anordnung ist).
  • Das Verändern des offenbarten Verfahrens wie benötigt (z. B. durch Ausbilden des Grabens vor dem Befestigen der Struktur am Anordnungsträger und durch Ausbilden des Mesas nach Entfernen des Bulk-Halbleitermaterials), kann eine Anordnung, wie schematisch in Fig. 7 dargestellt, hergestellt werden. In Fig. 7 bezieht sich das Bezugszeichen 51 wiederum auf den Anordnungsträger, wobei sich 530 und 540 auf Metallflecken mit vergrabenen Leitungen beziehen, 52 wiederum eine unidirektionale leitende Klebeschicht ist, 41 eine geeignete dielektrische Schicht (z. B. Siliziumnitrid), 42 und 43 Emitterkontaktflecken, 31 und 32 Emitterkontakte und 13 bis 16 Emitterkontaktschichten, Emitterschicht, Barrierenschicht bzw. Kollektor sind. Das Bezugszeichen 161 bezieht sich auf eine n&spplus;&spplus; InGaAs-Haubenschicht, 70 auf einen Metallkontakt und 71 auf eine Einrichtung zum Herstellen eines elektrischen Kontaktes mit dem Kollektor.

Claims (8)

1. Halbleiteranordnung, die einen Realraumtransfer (Real Space Transfer, RST) umfaßt, die hier als RST-Anordnung bezeichnet wird, wobei der RST-Anordnung eine Längs- und Seitenrichtung und eine aktive Zone zugeordnet sind, und die RST-Anordnung in Folge umfaßt:
a) eine erste epitaktische Halbleiterzone, die eine Schicht (14) mit verhältnismäßig geringer Dotiestoffkonzentration umfaßt, die als Emitterschicht bezeichnet wird,
b) eine im wesentlichen undotierte zweite epitaktische Halbleiterzone, die eine Halbleiterschicht (15) umfaßt, welche die Emitterschicht berührt, und wobei die Halbleiterschicht als Barrierenschicht bezeichnet wird,
c) eine dritte epitaktische Halbleiterzone (16), welche die Barrierenschicht berührt und dotiertes Halbleitermaterial umfaßt,
d) eine Einrichtung (33) zum Herstellen einer elektrischen Verbindung zu der dritten Halbleiterzone,
e) wenigstens zwei beabstandete Einrichtungen (31, 32) zum Herstellen elektrischer Verbindungen zu der ersten Halbleiterzone, wobei die Einrichtungen d) und e) einen Kontaktmetallbereich umfassen, wobei der seitliche Abstand zwischen den zwei beabstandeten Metallkontaktbereichen Lc ist, und wobei
f) die erste Halbleiterzone ferner eine bemusterte Halbleiterzone (13) mit verhältnismäßig hoher Dotierstoffkonzentration umfaßt und mit der Emitterschicht in Kontakt steht, wobei die Schicht als Emitterkontaktschicht bezeichnet wird, und die Emitterkontaktschicht derart bemustert ist, daß eine Struktur (61) der Breite LOH in Seitenrichtung zwei Abschnitte der Emitterkontaktschicht trennt, wobei LCH &le; 5 pin ist und jeder der zwei Abschnitte einer der zwei Einrichtungen gemäß e) zugeordnet ist, wobei die Struktur als Graben bezeichnet wird,
dadurch gekennzeichnet, daß
g) die dritte Halbleiterzone eine Schicht (16) dotierten epitaktischen Halbleitermaterials umfaßt, wobei die Schicht als Kollektorschicht bezeichnet wird und die Kollektorschicht eine in Seitenrichtung gemessene Breite W aufweist, und W kleiner als Lc und höchstens 50 um groß ist, und der Graben unmittelbar gegenüber der Kollektorschicht liegt,
h) wobei die Halbleiteranordnung ferner eine Anordnungsträgereinrichtung (51) mit einer Hauptoberfläche umfaßt, wobei die RST-Anordnung derart an der Hauptoberfläche befestigt ist, daß wenigstens ein Kontaktmetallbereich mit der Kontakteinrichtung (53) der Hauptoberfläche elektrischen Kontakt erzeugt, und
i) wobei das Halbleitermaterial in der aktiven Zone der RST-Anordnung epitaktisches Halbleitermaterial ist, das vom Volumenhalbleitermaterial nicht getragen wird, wobei sich die aktiven Zonen in die Seitenrichtung von wenigstens einem Emitterkontakt zum anderen Emitterkontakt und in Längsrichtung im wesentlichen über die Länge der Kollektorschicht erstrecken.
2. Halbleiteranordnung nach Anspruch 1, bei welcher die Dicke der Barrierenschicht kleiner als 10 um, W kleiner als 10 um und LCH kleiner als 1 um ist, und bei welcher der Graben in Längsrichtung länglich ist.
3. Halbleiteranordnung nach Anspruch 1, bei welcher die Kollektorschicht eine Vielzahl von Halbleiterschichten umfaßt.
4. Halbleiteranordnung nach Anspruch 1, bei welcher die Kollektorschicht Material des gleichen eitfähigkeitstyps wie die Emitterschicht umfaßt.
5. Halbleiteranordnung nach Anspruch 1, bei welcher die Kollektorschicht Material des entgegengesetzten Leitfähigkeitstyps wie die Emitterschicht umfaßt und die RST-Anordnung eine lichtemittierende Anordnung ist.
6. Halbleiteranordnung nach Anspruch 1, bei welcher die Emitterschicht einen n-Leitfähigkeitstyp aufweist.
7. Halbleiteranordnung nach Anspruch 1, bei welcher die RST-Anordnung ein III/V-Halbleitermaterial umfaßt, das aus der Gruppe umfassend InP, InGaAs, InAlAs, GaAs und AlGaAs ausgewählt ist.
8. Halbleiteranordnung nach Anspruch 1, bei welcher die RST-Anordnung durch eine Einrichtung an dem Anordnungsträger befestigt ist, die ein unidirektional leitfähiges Verbindungsmedium umfaßt.
DE69327012T 1992-02-28 1993-02-17 Bauelement mit einer räumlichen Transfer verwendenden Halbleiteranordnung Expired - Fee Related DE69327012T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/843,654 US5309003A (en) 1992-02-28 1992-02-28 Article comprising a real space transfer semiconductor device, and method of making the article

Publications (2)

Publication Number Publication Date
DE69327012D1 DE69327012D1 (de) 1999-12-23
DE69327012T2 true DE69327012T2 (de) 2000-07-13

Family

ID=25290621

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69327012T Expired - Fee Related DE69327012T2 (de) 1992-02-28 1993-02-17 Bauelement mit einer räumlichen Transfer verwendenden Halbleiteranordnung

Country Status (4)

Country Link
US (2) US5309003A (de)
EP (1) EP0558229B1 (de)
JP (1) JP3078420B2 (de)
DE (1) DE69327012T2 (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0769209B1 (de) * 1994-07-05 2003-10-15 Infineon Technologies AG Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
US6893896B1 (en) 1998-03-27 2005-05-17 The Trustees Of Princeton University Method for making multilayer thin-film electronics
AU3203199A (en) * 1998-03-27 1999-10-18 Trustees Of Princeton University, The Printed insulators for active and passive electronic devices
WO2001029881A2 (en) * 1999-10-22 2001-04-26 Teraconnect, Inc. Method of making an optoelectronic device using multiple etch stop layers
US6743697B2 (en) * 2000-06-30 2004-06-01 Intel Corporation Thin silicon circuits and method for making the same
JP3781178B2 (ja) * 2001-03-30 2006-05-31 ユーディナデバイス株式会社 高周波半導体装置の多層配線構造
US6895134B2 (en) * 2001-11-10 2005-05-17 Triquint Technology Holding Co. Integrated optoelectronics devices
US20040188712A1 (en) * 2002-10-08 2004-09-30 Eic Corporation Heterojunction bipolar transistor having non-uniformly doped collector for improved safe-operating area
US9227839B2 (en) 2014-05-06 2016-01-05 Raytheon Company Wafer level packaged infrared (IR) focal plane array (FPA) with evanescent wave coupling

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0029334B1 (de) * 1979-11-15 1984-04-04 The Secretary of State for Defence in Her Britannic Majesty's Government of the United Kingdom of Great Britain and Die Kombination der Halbleitervorrichtungen mit zwei in Serie geschalteten Elektroden und ihre Herstellung
US4675717A (en) * 1984-10-09 1987-06-23 American Telephone And Telegraph Company, At&T Bell Laboratories Water-scale-integrated assembly
US4686550A (en) * 1984-12-04 1987-08-11 American Telephone And Telegraph Company, At&T Bell Laboratories Heterojunction semiconductor devices having a doping interface dipole
JPH0712100B2 (ja) * 1985-03-25 1995-02-08 株式会社日立製作所 半導体発光素子
JPH088350B2 (ja) * 1985-04-08 1996-01-29 日本電気株式会社 半導体装置
JP2703885B2 (ja) * 1986-02-14 1998-01-26 日本電気株式会社 半導体装置
US4903092A (en) * 1986-08-12 1990-02-20 American Telephone And Telegraph Company, At&T Bell Laboratories Real space electron transfer device using hot electron injection
EP0268386A2 (de) * 1986-11-18 1988-05-25 General Motors Corporation Tunneltransistor
JPS63260181A (ja) * 1987-04-17 1988-10-27 Toshiba Corp 半導体装置
US5021841A (en) * 1988-10-14 1991-06-04 University Of Illinois Semiconductor device with controlled negative differential resistance characteristic
JPH02270387A (ja) * 1989-04-11 1990-11-05 Matsushita Electric Ind Co Ltd 半導体発光素子
US4999687A (en) * 1990-04-25 1991-03-12 At&T Bell Laboratories Logic element and article comprising the element
US5055891A (en) * 1990-05-31 1991-10-08 Hewlett-Packard Company Heterostructure transistor using real-space electron transfer
US5157467A (en) * 1990-09-12 1992-10-20 Canon Kabushiki Kaisha Quantum interference device and method for processing electron waves utilizing real space transfer
US5223723A (en) * 1990-10-19 1993-06-29 At&T Bell Laboratories Light emitting device
US5318916A (en) * 1992-07-31 1994-06-07 Research Triangle Institute Symmetric self-aligned processing

Also Published As

Publication number Publication date
EP0558229B1 (de) 1999-11-17
EP0558229A2 (de) 1993-09-01
US5496743A (en) 1996-03-05
JP3078420B2 (ja) 2000-08-21
EP0558229A3 (en) 1994-08-24
US5309003A (en) 1994-05-03
JPH0613603A (ja) 1994-01-21
DE69327012D1 (de) 1999-12-23

Similar Documents

Publication Publication Date Title
DE3786363T2 (de) Halbleiteranordnungen mit hoher Beweglichkeit.
DE3783635T2 (de) Herstellung von isolierendem gallium-arsenid-gate-fet mit selbstjustierten source/drain und submikron-kanalzone.
DE69326262T2 (de) Verbindungshalbleiterbauelemente
DE69835204T2 (de) ENTWURF UND HERSTELLUNG VON ELEKTRONISCHEN ANORDNUNGEN MIT InAlAsSb/AlSb BARRIERE
DE3885375T2 (de) Verfahren zur Herstellung einer Maskenbildung und MESFET mit gelagertem Gatter.
DE19640003B4 (de) Halbleitervorrichtung und Verfahren zu dessen Herstellung
EP0450274A1 (de) Halbleiteranordnung mit durch Feldeffekt steuerbarer Raumladungszone und Verfahren zu deren Herstellung
DE69524516T2 (de) Verfahren zur Herstellung eines Bipolatransistors
DE1944793B2 (de) Verfahren zur herstellung einer integrierten halbleiteranordnung
DE69112920T2 (de) Elektronentransferanordnung und Verfahren zu dessen Herstellung.
DE69327012T2 (de) Bauelement mit einer räumlichen Transfer verwendenden Halbleiteranordnung
EP0293630A1 (de) Halbleiterkörper mit Wärmesenke
DE102015204411B4 (de) Transistor und Verfahren zur Herstellung eines Transistors
DE3686047T2 (de) Monolithische halbleiterstruktur bestehend aus einem laser und einem feldeffekttransistor und deren herstellungsverfahren.
DE69227712T2 (de) Verfahren zur Realisierung eines Transistors mit hoher Elektronenbeweglichkeit
DE69113725T2 (de) Leistungstransistor und Verfahren zur Herstellung.
DE2030917A1 (de) Halbleiteranordnung
DE3880443T2 (de) Feldeffekttransistor.
DE3686944T2 (de) Halbleiteranordnung.
DE69612605T2 (de) Bipolartransistor für hohe Spannungen unter Benutzung von feldabgeschlossenen Anschlusselektroden
DE3855216T2 (de) Transistor mit einem Kollektor, der ein zweidimensionales Ladungsträgergas aufweist
DE69009820T2 (de) Halbleiteranordnung mit eindimensionalen Dotierungsleitern und Verfahren zur Herstellung einer derartigen Halbleiteranordnung.
WO1993013560A1 (de) Elektronisches bauelement und verfahren zu dessen herstellung
DE3709302C2 (de) Monolithisch integrierte Senderanordnung sowie Verfahren zu ihrer Herstellung
DE3874949T2 (de) Heterouebergang-bipolartransistor.

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee