DE69227712T2

DE69227712T2 - Verfahren zur Realisierung eines Transistors mit hoher Elektronenbeweglichkeit

Info

Publication number: DE69227712T2
Application number: DE69227712T
Authority: DE
Inventors: Philippe Societe Civile S.P.I.D. F-75008 Paris Suchet; Jean Jacques Societe Civile S.P.I.D. F-75008 Paris Vingrief
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1991-03-15
Filing date: 1992-03-06
Publication date: 1999-06-24
Anticipated expiration: 2012-03-07
Also published as: US5358878A; JPH0575046A; JPH0766959B2; EP0503731B1; EP0503731A1; DE69227712D1

Description

Die Erfindung betrifft ein Verfahren zur Realisierung einer integrierten Schaltung auf einem Substrat mit den Schritten zum Bilden eines Transistors mit hoher Elektronenbeweglichkeit (HEMT: High Electron Mobility Transistor), wobei die Schritte umfassen:
- die Realisierung eines Stapels aus Schichten auf dem Substrat, unter welchen Schichten sich zumindest eine schwach dotierte Kanalschicht aus einem Material mit geringem Bandabstand zur Bildung des Kanals des Transistors und eine stark dotierte Donatorschicht aus einem Material mit großem Bandabstand zur Lieferung der Elektronen befinden,
- die Realisierung einer Isolierzone gegenüber den anderen Elementen der integrierten Schaltung, die den Transistor vollständig umgibt,
- die Realisierung von Gate-, Source- und Drain-Elektroden.
Die Erfindung findet ihre Anwendung in der Realisierung digitaler oder analoger integrierter Schaltungen.
Ein Verfahren wie oben beschrieben ist aus der Veröffentlichung von April S. Brown et al., Huges Research Laboratories, mit dem Titel "Low-Temperature Buffer AlInAs/GaInAs on InP HEMT Technology for Ultra-High-Speed Integrated Circuits", veröffentlicht 1989 in "IEEE GaAs Ic Symposium", S. 143-146.
Das erwähnte Dokument beschreibt ein Verfahren zum Realisieren einer integrierten Schaltung einschließlich der Bildung eines Transistors mit hoher Elektronenbeweglichkeit. Dieses Verfahren umfaßt die Realisierung einer Folge von Schichten auf einem Substrat aus halbleitendem InP, und zwar einer Pufferschicht aus AlInAs n&supmin;, einer Kanalschicht aus GaInAs n&supmin;, einer Spacer-Schicht aus AlInAs n&supmin;, einer Donatorschicht aus AlInAs n&spplus; (stark dotiert), einer zum Empfangen eines Schottky-Kontaktes geeigneten Schicht, realisiert mit AlInAs n&supmin; und einer Einschlußschicht aus GaInAs.
Nach Bildung der Schichten werden zwei ohmsche Kontakte realisiert, um die Source und die Drain des Transistors auf der Oberfläche der Einschlußschicht zu bilden. Anschließend wird zwischen der Source und der Drain bis zur Schottky-Schicht ein Graben geätzt und durch eine Metallisierung in diesem Graben ein Schottky-Kontakt realisiert, um das Gate des Transistors durch Selbstjustierung zu bilden.
Das erwähnte Dokument lehrt, daß zwei Techniken möglich sind, um den Transistor von anderen Elementen der integrierten Schaltung zu isolieren.
Das erste genannte Verfahren ist die Isolierung durch Bildung eines Mesa, das heißt durch Realisierung einer Ätzung vollständig um den Bereich des Transistors herum, wobei diese Ätzung den Transistor begrenzt, dessen aktives Gebiet somit als Relief relativ zum Substrat vorliegt. Unter diesen Bedingungen ist es notwendig, daß die Metallisierung des Schottky-Gates der Flanke des Mesa folgt, um das Gate mit einem Gate-Kontakt in der Nähe des Transistors im Substratgebiet zu verbinden, das nach der Ätzung des Mesa erscheint, wie es in Fig. 3 des erwähnten Dokuments dargestellt wird.
Diese Anordnung der Verbindung zwischen der Metallisierung des Gates und ihrem Kontaktfleck bringt ein ernsthaftes Problem mit sich, da die Metallisierung der Verbindung mit allen Schichten, die die Flanke des Mesas berühren, und insbesondere der stark dotierten Schicht aus AlInAs n&spplus; in Kontakt steht und im Betrieb der Transistor durch einen starken Leckstrom beeinflußt wird, wie in Fig. 2 des erwähnten Dokuments dargestellt wird.
Nach der Lehre dieses Dokuments vermeidet man den Leckstrom durch Realisierung der Isolierung des Transistors nicht durch Bildung eines Mesa, sondern durch ein zweites Verfahren, das aus einer Ionenimplantation um die aktive Zone besteht, was dazu führt, daß die Anordnung planar bleibt.
Die zweite erwähnte Lösung wird jedoch vom Fachmann auf dem Gebiet der Fertigung integrierter Schaltungen nicht befürwortet. Die Ionenimplantation zur Realisierung der Isolation benötigt nämlich kostspielige Mittel, die aus einer Ionenimplantationsanlage bestehen; außerdem ist eine Ausheilbehandlung erforderlich, die dazu neigt, die Schichteigenschaften oder die anderen, bereits realisierten Komponenten der integrierten Schaltung zu zerstören; zudem ist die Ionenimplantation nicht exakt reproduzierbar und außerdem ist sie weniger effizient als ein Mesa. Aus allen diesen Tatsachen ergibt sich zunächst, daß die Fertigungsausbeute für eine integrierte Schaltung, die die Schritte der Isolierung durch Ionenimplantation enthält, ziemlich begrenzt sein kann, statt einen Wert möglichst nahe 100% zu erreichen, wie vom Hersteller integrierter Schaltungen erhofft wird, und es führt zweitens dazu, daß die Kosten der integrierten Schaltung hoch sind.
Der Fachmann wird daher mit dem Problem konfrontiert, daß Ionenimplantationsschritte zu vermeiden sind und somit die Bildung der Isolation mit einem Mesa anzugehen ist. Aber ihm stellt sich dann das zweifache Problem:
- einen Transistor zu realisieren, der keine Leckströme aufweist,
- diesen Transistor zu realisieren, ohne die Anzahl Fertigungsschritte zu erhöhen. Jede Erhöhung der Anzahl Fertigungsschritte kann nämlich zu einer Summe von Nachteilen führen: d. h. gleichzeitig Erhöhung der Fertigungskosten und Abnahme der Fertigungsausbeute, was auch zu einer Erhöhung der schließlichen Fertigungskosten führt.
Bei der heutigen Konkurrenzsituation zwischen Herstellen von integrierten Schaltungen kann die geringste Erhöhung der Kosten zu einem totalen Verlust des Marktes führen. Es ist daher von größter Wichtigkeit, diese Kosten zu minimieren. Was zunächst nur ein Detail im Fertigungsverfahren erscheint oder immer noch zunächst ein gleichwertiger Schritt, kann sich für den Hersteller von integrierten Schaltungen je nach dem Fall zu einer wirtschaftlichen Katastrophe entwickeln oder im Gegenteil zu einem Mittel, seine Marktposition beizubehalten.
Daher wird erfindungsgemäß ein Herstellungsverfahren der eingangs beschriebenen Art vorgeschlagen, das weiterhin dadurch gekennzeichnet ist, daß es zur Realisierung der Isolierzone außerdem die folgenden Schritte umfaßt:
- Bildung einer Maske, die die aktive Zone des Transistors überdeckt und begrenzt, auf der Oberfläche des Schichtenstapels;
- anisotropes Ätzen des Schichtenstapels bis zum Substrat mit Unterätzung unter der Maske zum Isolieren der aktiven Zone des Transistors mit Hilfe eines Mesa;
- Realisieren einer dielektrischen Schicht durch anisotrope Abscheidung;
- Richtungsätzen der dielektrischen Schicht unter Beibehaltung der Teile dieser Schicht, die von der Maske infolge der Unterätzung geschützt werden und die an den Flanken des Mesa um die aktive Zone des Transistors herum angeordnet sind;
- Beseitigung der Maske.
Gemäß dem Verfahren erfolgt die Isolierung des Transistors durch Bildung des Mesa, was alle Nachteile vermeidet, die mit einer Ionenimplantation verbunden sind, und die gewünschten Vorteile bietet, nämlich:
- die Isolierung des Gate-Anschlusses von der stark dotierten Schicht sowie anderer Schichten dank der dielektrischen Schicht, und damit der Verringerung von Leckströmen in gleichem Maße wie das bekannte Verfahren;
- die Verbesserung der anderen Leistungsmerkmale des Transistors in bezug auf den bekannten Transistor infolge einer besseren Isolierung dieses Transistors von anderen auf dem Substrat realisierten Komponenten;
- die Erhöhung der Fertigungsausbeute wegen der geringeren Streuung der Eigenschaften der Komponenten infolge einer besseren Isolierung jedes Transistors und der Einfachheit des Herstellungsverfahrens;
- die Verringerung einerseits der Kosten der zur Realisierung der integrierten Schaltung notwendigen Einrichtung, weil es nicht notwendig ist, eine Ionenimplantationsanlage vorzusehen, und andererseits der Fertigungskosten selbst wegen der hohen Fertigungsausbeuten und der Einfachheit des Verfahrens.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen
Fig. 1 einen HEMT-Transistor in perspektivischer Ansicht, auf einem substrat realisiert,
Fig. 2 in vereinfachter Weise die Herstellungsschritte zur Isolierung des Transistors und zur Metallisierung des Gates im Schnitt entlang der Linie AA' von Fig. 1,
Fig. 3 einen vereinfachten Schritt entlang der Linie BB' von Fig. 1.
Die Erfindung betrifft ein vorteilhaftes Herstellungsverfahren für einen Transistor mit hoher Elektronenbeweglichkeit (HEMT) in Fertigungssynergie mit den anderen Elementen einer integrierten Schaltung. Die Eigenschaften des betrachteten HEMT sind für den Fachmann auf dem Gebiet integrierter Schaltungen, sowohl digitaler als auch analoger und in allen Technologien, an sich gut bekannt und werden daher im weiteren nicht mehr beschrieben.
Dieser Transistor umfaßt einen Stapel aus Schichten auf einem Substrat, unter denen sich vorzugsweise eine erste Schicht 31 aus einem Material mit geringem Bandabstand befindet, schwach dotiert zur Bildung des Kanals des Transistors, eine zweite Schicht 22 aus einem Material mit größerem Bandabstand und schwach dotiert, damit sich an der Grenzfläche zu der genannten ersten Schicht 31 ein zweidimensionales Elektronengas bilden kann und um die Elektronen dieses zweidimensionalen Elektronengases räumlich von den Ladungen der folgenden Schicht zu trennen, und eine dritte Schicht 23 aus Material mit großem Bandabstand, stark dotiert, zur Bildung der Elektronen, die in das zweidimensionale Gas übertragen werden können.
Diese Schichten werden von einer vierten Schicht 24 überdeckt, mit der ein Schottky-Kontakt realisiert wird, um das Gate G des Transistors zu bilden.
Der Transistor ist außerdem mit Mitteln versehen zur Isolierung von anderen Elementen der integrierten Schaltung auf demselben Substrat. Erfindungsgemäß bestehen diese Mittel in der Realisierung eines Mesa und nicht einer Ionenimplantation, die in der Industrie der integrierten Schaltungen als kostspielig und unvorteilhaft betrachtet wird.
Der Erfindung liegt als Aufgabe zugrunde, ein Verfahren zu verschaffen, um einen solchen HEMT zu realisieren, der keine Leckströme aufweist, die in dem Transistor während seines Betriebs auftreten könnten, wenn wegen des Mesa die Metallisierung des Gates G mit der stark dotierten Schicht, die in dem aktiven Gebiet enthalten ist und die die Flanken des Mesa berührt, in Kontakt käme. Eine andere Aufgabe der Erfindung ist, ein derartiges Verfahren zu verschaffen, das ausgeführt werden kann, ohne den bekannten kostspieligen Ionenimplantationsschritt durch andere Schritte zu ersetzen, die ebenso kostspielig sind, um die genannte Aufgabe zu lösen, wie beispielsweise einen oder mehrere zusätzliche Maskierungsschritte (ein Maskierungsschritt wird als kostspielig betrachtet, weil er Unterschritte zur Definition einer optischen Maske einschließt, was immer kostspielig ist, dem anschließend das Ausführen eines Photolithographievorgangs folgt).
Fig. 1 zeigt perspektivisch eine vereinfachte Darstellung eines mit dem erfindungsgemäßen Verfahren erhaltenden HEMT-Transistors.
Dieser Transistor umfaßt auf einem Substrat 10 einen Stapel 11 aus mehreren Halbleiterschichten. Er umfaßt außerdem auf der Oberfläche dieser als aktive Schichten bezeichneten Schichten eine Source-Elektrode S, eine Gate-Elektrode G bzw. eine Drain-Elektrode D. Diese erhöhte Struktur wird Mesa genannt. Die Source-, Gate- und Drain-Elektroden sind mit Metallanschlüssen CS, CG bzw. CD mit Source-, Gate- und Drain-Anschlußflecken PS, PG bzw. PD verbunden, die auf dem Substrat 10 in den nicht aktiven Gebieten um den Mesa herum angeordnet sind.
Hierfür ist es günstig, daß das Substrat 10 halbisolierend ist.
Die Metallanschlüsse CS, CG und CD sind also entlang den Flanken 100 des Mesa angeordnet. Um einen Kontakt zwischen diesen Anschlüssen zu vermeiden und insbesondere den Kontakt des Gate-Anschlusses CG mit der stark dotierten Schicht, beispielsweise 23, entlang den Flanken 100 des Mesa, sind diese Flanken 100 mit einer dielektrischen Schicht K versehen, die die elektrische Isolierung während der Schritte zur Herstellung des Mesa bewirkt, ohne das Herstellungsverfahren der integrierten Schaltung, in der der HEMT enthalten ist, zu verlängern oder dessen Kosten zu erhöhen.
Dieser Prozeß wird im weiteren anhand der Fig. 2a bis 2g beschrieben, für den Fall, daß der HEMT-Transistor auf einem halbisolierenden InP-Substrat (Indiumphosphid) ausgeführt wird. Die Zusammensetzung und die Dicke der Schichten werden nur als Beispiel angegeben. Das erfindungsgemäße Verfahren kann nämlich für zahlreiche andere Fälle verwendet werden, bei denen ein isoliertes Bauelement mittels eines Mesa gebildet wird.
Anhand der Fig. 2a bis 2g umfaßt das Verfahren vorzugsweise die folgenden aufeinander folgenden Schritte:
a) Bildung (siehe Fig. 2a) von aktiven Schichten des Transistors auf einer Oberfläche eines halbisolierenden Substrats 10, vorzugsweise aus InP, durch epitaktisches Aufwachsen. Die Schichten haben vorzugsweise die Zusammensetzungen und Dicken wie sie in Tabelle I zusammen mit ihren Bezugszeichen aus den Fig. 2 angegeben werden. Ausgehend vom Substrat findet man hintereinander eine Schicht 21 aus AlInAs (Indiumaluminiumarsenid), die als Puffer dient und schwach n&supmin;-dotiert ist, beispielsweise nur mit der Restdotierung des Aufwachsens, d. h. nicht absichtlich dotiert; eine Schicht 31 aus GaInAs (Galliumindiumarsenid), die den Kanal bildet und beispielsweise nicht absichtlich dotiert ist; eine Schicht 22 aus AlInAs (Aluminiumindiumarsenid), die als Spacer dient, beispielsweise nicht absichtlich dotiert; eine Donator schicht 23 aus AlInAs (Aluminiumindiumarsenid), stark n&spplus;-dotiert, beispielsweise mit Hilfe von Stoffen wie Si; eine Schicht 24 aus AlInAs (Aluminiumindiumarsenid), als Schottky-Schicht bezeichnet, beispielsweise nicht absichtlich dotiert, mit der der Gate- Elektrodenkontakt G realisiert wird; und auf der Oberfläche eine sogenannte Einschlußschicht 32 (im Englischen "CAP layer") aus GaInAs (Galliumindiumarsenid), stark n&spplus;- dotiert zur Verringerung der Kontaktwiderstände, auf deren Oberfläche die ohmschen Kontakte S und D gebildet sind, zur Bildung der Source- und Drain-Elektroden des Transistors. Bei diesem Schichtaufbau weist das GaInAs-Material zur Realisierung der Kanalschicht 31 einen geringen Bandabstand, während wie das Material AlInAs zum Realisieren der Spacerschicht 22 und die stark dotierte Schicht 23, die als Donator dienen soll, einen viel größeren Bandabstand aufweisen. Unter diesen Bedingungen baut sich auf der Grenzfläche der Schichten 31 und 22 ein zweidimensionales Elektronengas auf. Ein derartiger Aufbau, der mit InP realisiert wird, ist unter dem Nahmen "Super"- HEMT bekannt, weil es derzeit bessere Leistungen bietet als andere dem Fachmann seit langem bekannte und in GaAs realisierte HEMTs. In den Super-HEMTs ist der Unterschied zwischen den Bandabständen der Heteroübergangsmaterialien nämlich größer.
Aber die Erfindung kann dennoch auch zur Realisierung von HEMTs auf GaAs verwendet werden.
In diesem Fall umfaßt der Transistor zumindest auf dem Substrat 10 die den Kanal bildende, nicht absichtlich dotierte Schicht 31 mit geringem Bandabstand und die Donatorschicht 23 mit größerem Bandabstand, die zur Lieferung von Ladungsträgern stark dotiert ist.
Der Prozeß zur Herstellung der epitaktischen Schichten wird vorzugsweise eine dem Fachmann bekannte Technik wie MBE oder MOCVD sein;
b) Bildung (Fig. 2a) auf der Oberfläche des Stapels 11 einer Maske M, beispielsweise aus Photolack, die die aktive Zone des zukünftigen Transistors bedeckt und begrenzt;
c) anisotropes Ätzen des Stapels 11 (siehe Fig. 2b) bis zum Substrat 10, mit Unterätzung unter der Maske M, zur Bildung der Flanken 100 des Mesa, wobei die Flanken eine Neigung infolge der Unterätzung aufweisen. Diese Art der Ätzung wird vorzugsweise mit Hilfe eines Naßätzvorgangs in einer Mischung aus H&sub3;PO&sub4;, H&sub2;O&sub2;, H&sub2;O im Verhältnis 3 : 1 : 20 realisiert. Unter Unterätzung ist zu verstehen, daß die Kuppe des Mesa viel schmaler ist als die Maske M;
d) Realisierung (siehe Fig. 2c) durch anisotrope Abscheidung einer Schicht K aus einem guten Dielektrikum. Unter einem guten Dielektrikum soll jedes Dielektrikum verstanden werden, das üblicherweise zur Isolierung der verschiedenen Metallebenen in einer integrierten Schaltung verwendet wird. Man wählt beispielsweise Si&sub3;N&sub4; (Siliciumnitrid) oder SiO&sub2; (Siliciumoxid). Unter anisotroper Abscheidung soll die Abscheidung mit einer gleichmäßigen Dicke auf allen Gebieten des Transistors verstanden werden: aktiven Schichten, die den Mesa bilden, Maske M und Substrat um den Transistor herum;
Isotropes Ätzen von Typ RIE (RIE: Reactive Ion Etching, reaktives Ionenätzen) bis zur Beseitigung der dielektrischen Schicht K auf der Maske M und auf dem Substrat (siehe Fig. 2d). Dieses isotrope Ätzen ist sehr gerichtet, senkrecht zum Substrat, so daß die dielektrische Schicht K in den von der Maske M geschützten Gebieten, d. h. insbesondere auf den Flanken 100 des Mesa, erhalten bleibt. Dieser Effekt wird erreicht, indem die dielektrische Schicht K selektiv beseitigt wird, ohne die Schicht der Maske M anzugreifen. In dem Fall, in dem M Photolack ist und K Si&sub3;N&sub4;, wird das angreifende Gas zum Ausführen des reaktiven Ionenätzens vorzugsweise die Mischung SF&sub6;-CHF&sub4; sein;
f) die Maske M aus Photolack wird anschließend mit einem beliebigen, - dem Fachmann bekannten Mittel beseitigt. Das Ergebnis dieses Schrittes wird in Fig. 2e gezeigt.
Das Verfahren umfaßt weiterhin herkömmliche Schritte, die für den Fachmann bereits bekannt sind:
g) Bildung ohmscher Kontakte S und D sowie der Anschlüsse CS und CD auf der Oberfläche des Dielektrikums K auf den Flanken 100 des Mesa und der Anschlußflecken PS und PD (siehe Fig. 3);
h) Bildung eines Grabens 101 oder einer Gate-Öffnung zum Freilegen der Schottky-Schicht 24 durch geeignete Ätzung der Einschlußschicht 32 (siehe Fig. 2f im Schnitt entlang AA' und Figur im Schnitt entlang BB').
i) Bildung (siehe Fig. 2g und 3) der Schottky-Metallisierung des Gates G in dem Graben sowie des Anschlusses CG auf der Oberfläche des Dielektrikums K auf einer Flanke 100 des Mesa und des Anschlußflecks PG.
Die Vorteile dieses Verfahrens sind:
- der Schritt zur Herstellung der Maske M, die die aktive Zone des Transistors begrenzt, ist gleich dem für eine Maske, die das Isoliergebiet durch Ionenimplantation nach Stand der Technik begrenzt;
- der Schritt des anisotropen Naßätzens zur Bildung des Mesa ist im Vergleich zum Ionenimplantationsschritt nach dem Stand der Technik preiswert. Der Mesa bildet eine viel wirkungsvollere Isolierung des Transistors;
- der Schritt des zur Implantation gehörenden Ausheilens ist vermieden worden;
- das Abscheiden von Siliciumnitrid Si&sub3;N&sub4; oder von Siliciumoxid SiO&sub2; kann zusammen mit dem Schritt des Schutzes anderer Gebiete der integrierten Schaltung ausgeführt werden, so daß dieser Schritt das Verfahren nicht verlängert;
- das reaktive Ionenätzen erfordert keine spezielle Maske, da die das aktive Gebiet begrenzende, bereits vorhandene Maske M verwendet wird.
Praktische Tests mit dem mit dem erfindungsgemäßen Verfahren erhaltenen HEMT-Transistor zeigen, daß der Leckstrom des Transistors, der unter den gleichen Bedingungen arbeitet wie der nach dem Stand der Technik, ebenso schwach ist, was eher aus dem Text des genannten Dokuments geschlossen wird als aus der dargestellten Figur, deren Maßstab es nicht erlaubt, den Wert des Lecksperrstroms des als Diode geschalteten Transistors einzuschätzen. In dem mit dem erfindungsgemäßen Verfahren erhaltenen Transistor kann dieser Leckstrom als gleich null betrachtet werden. Andererseits sind direkt die Leistungsmerkmale des erfindungsgemäßen Transistors im Vergleich zu dem bekannten Transistor verbessert.
In Tabelle I liefert die Angabe der Indiumkonzentration in dem Material die bevorzugte Konzentration Indium in dem ternären Material, um Gitteranpassung mit dem InP-Substrat zu erhalten.
Das Metall zur Realisierung des Schottky-Kontaktes des Gates G wird vorzugsweise die Legierung TiPtAu sein. Die Metallisierung der ohmschen Kontakte der Source und der Drain D wird vorteilhafterweise durch Abscheidung von AuGe/- Ni/Au erhalten.
Bei der Realisierung des Stapels 11 der aktiven Schichten kann die Pufferschicht 21 in einer Abwandlung eventuell durch ein Supergitter ersetzt werden. TABELLE I

Claims

1. Verfahren zur Realisierung einer integrierten Schaltung auf einem Substrat (10) mit den Schritten zum Bilden eines Transistors mit hoher Elektronenbeweglichkeit (HEMT: High Electron Mobility Transistor), wobei die Schritte umfassen:

- die Realisierung eines Stapels (11) aus Schichten auf dem Substrat, unter welchen Schichten sich zumindest eine schwach dotierte Kanalschicht (31) aus einem Material mit geringem Bandabstand zur Bildung des Kanals des Transistors und eine stark dotierte Donatorschicht (23) aus einem Material mit großem Bandabstand zur Lieferung der Elektronen befinden,

- die Realisierung einer Isolierzone gegenüber den anderen Elementen der integrierten Schaltung, die den Transistor vollständig umgibt,

- die Realisierung von Gate-, Source- und Drain-Elektroden,

dadurch gekennzeichnet, daß es zur Realisierung der Isolierzone außerdem die folgenden Schritte umfaßt:

- Bildung einer Maske (M), die die aktive Zone des Transistors überdeckt und begrenzt, auf der Oberfläche des Schichtenstapels;

- anisotropes Ätzen des Schichtenstapels bis zum Substrat (10) mit Unterätzung unter der Maske (M) zum Isolieren der aktiven Zone des Transistors mit Hilfe eines Mesa;

- Realisieren einer dielektrischen Schicht (K) durch anisotrope Abscheidung;

- Richtungsätzen der dielektrischen Schicht (K) unter Beibehaltung der Teile dieser Schicht (K), die von der Maske (M) infolge der Unterätzung geschützt werden und die an den Flanken des Mesa um die aktive Zone des Transistors herum angeordnet sind;

- Beseitigung der Maske (M).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß während der Realisierung des Stapels (11) aus Schichten zwischen der Kanalschicht (31) und der Donatorschicht (23) eine schwach dotierte Schicht (22) aus Material mit einem größeren Bandabstand als dem der Kanalschicht (31) realisiert wird, damit sich ein zweidimensionales Elektronengas an der Grenzfläche mit dieser Kanalschicht bilden kann und um die Elektronen dieses zweidimensionalen Gases von den Ladungen der Donatorschicht (23) räumlich zu trennen, und daß auf der Oberfläche der Donatorschicht (23) eine nicht dotierte Gate-Schicht aus Material mit großem Bandabstand realisiert wird, um eine Gate-Metallisierung vom Schottky-Typ zu erhalten.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß beim Schritt des Bildens des Schichtenstapels (11) zwischen dem Substrat (10) und der Kanalschicht (31) eine Pufferschicht (21) aus Material mit größtem Bandabstand realisiert wird und daß auf der Oberfläche der Gate-Schicht (24) eine stark dotierte Einschlußschicht (32) aus dem Material mit kleinstem Bandabstand realisiert wird, um die Source- und Drainkontakte zu erhalten.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß es zur Realisierung der Kontaktelektroden hintereinander umfaßt:

- die Bildung ohmscher Source- und Drain-Kontakte auf der Einschlußschicht (32) und die Bildung der Source- und Drain-Verbindungen CS, CD auf dem Dielektrikum (K) auf den Flanken des Mesa,

- die Bildung eines als Gate-Öffnung dienenden Grabens (101) durch Ätzen der Einschlußschicht (32),

- die Bildung der Gate-Metallisierung vom Schottky-Typ in dem Graben und die Bildung des Gate-Anschlusses CG auf dem Dielektrikum (K) auf einer Flanke des Mesa.

5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Substrat aus Indiumphosphid (InP) besteht, das Material mit kleinstem Bandabstand Indiumgalliumarsenid (GaInAs) ist und das Material mit größtem Bandabstand Aluminiumindiumarsenid (AlInAs) ist.

6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die dielektrische Schicht (K) zur Isolation des Mesa entweder Siliciumoxid (SiO&sub2;) oder Siliciumnitrid (Si&sub3;N&sub4;) ist.