DE69132402T2

DE69132402T2 - Zellmatrix für nichtflüchtige Halbleiter-Speichervorrichtungen

Info

Publication number: DE69132402T2
Application number: DE69132402T
Authority: DE
Inventors: Taiji Ema
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-05-22
Filing date: 1991-05-21
Publication date: 2001-04-05
Anticipated expiration: 2011-05-22
Also published as: JP3032240B2; EP0458238B1; EP0458238A3; DE69132402D1; JPH0426157A; KR950008387B1; US5148246A; EP0458238A2; KR910020885A

Description

Die vorliegende Erfindung betrifft allgemein nichtflüchtige Halbleiter-Speichervorrichtungen, und insbesondere eine Zellmatrix einer löschbaren und programmierbaren Festwertspeicher-Vorrichtung mit einem Floating-Gate und einem Steuergate.
Fig. 1 zeigt einen herkömmlichen löschbaren und programmierbaren Festwertspeicher (EPROM), der in dem US-Patent 4,839,705 oder der japanischen offengelegten Patentveröffentlichung Nr. 56-130975 (die der am 29. Oktober 1979 eingereichten US- Patemtanmeldung SN 88,789 (US-A-4,281,397) entspricht) offenbart ist. Aktive Bereiche mehrerer EPROM-Zellen T11, T12, T21 und T22 sind elektrisch durch eine Großraum- Verbindungsleitung verbunden. Selektive Oxidfilme (Isolier- (Oxidations-) Schichtfelder) 1b mit rechteckförmigen Grundrissen sind auf einer Oberfläche eines Halbleitersubstrats 1a ausgebildet und voneinander beabstandet, so daß die Isolierschichtfelder 1b in einer Matrix angeordnet sind. Von den Isolierschichtfeldern 1b umgebene Bereiche sind in einem Gitter angeordnet und dienen als Zellbildungsbereiche 1c. Floating-Gate-Elektroden 1e sind in einem mittleren Teil von gurtförmigen Abschnitten 1d gebildet. Eine Isolierschicht ist auf der gesamten Oberfläche einschließlich der Floating-Gate-Elektroden 1e gebildet, und Steuergate-Elektroden 1f sind auf der Isolierschicht derart gebildet, daß die Steuergate- Elektroden 1f mit den Floating-Gate-Elektroden 1e überlappen. Aktive Bereiche 1g sind an beiden Seiten der Gate-Elektroden 1e und 1f durch ein selbstjustierendes Verfahren gebildet.
Die aktiven Bereiche 1g sind in den X-förmigen Bereichen der Zellbildungsbereiche 1c derart integral gebildet, daß die EPROM-Zellen T11, T12, T21 und T22 verbunden werden. Die Steuergate-Elektroden 1f sind in einem Winkel von etwa 45º bezüglich der Richtung, in der die gurtförmigen Abschnitte verlaufen, gebildet und derart angeordnet, daß die Steuergate-Elektroden 1f über den Floating-Gate-Elektroden 1e verlaufen. Die Floating-Gate-Elektroden 1e und die Steuergate-Elektroden 1f haben gurtförmige Abschnitte derart, daß sie zu den gurtförmigen Abschnitten 1d senkrecht sind.
Eine Zwischenisolierschicht (nicht gezeigt) ist auf den Steuergate-Elektroden 1f gebildet. Kontaktlöcher 1h sind an Stellen der Zwischenisolierschicht gebildet, die den Mittelabschnitten der X-förmigen Abschnitte der aktiven Bereiche 1g entsprechen.
Bitleitungen BL, die auf der Zwischenisolierschicht gebildet sind, sind derart gebildet, daß die Bitleitungen BL durch die Kontaktlöcher 1h mit den aktiven Bereichen 1g elektrisch in Kontakt stehen.
Eine Vorrichtung mit den EPROM-Zellen T11, T12, T21 und T22 hat ein Ersatzschaltbild, wie in Fig. 2 gezeigt. Wenn zum Beispiel die Zelle T22 ausgewählt wird, wird über eine Wortleitung WL2 ein Signal an die Steuergate-Elektrode 1f der Zelle T22 angelegt, und durch Bitleitungen BL2 und BL3 werden Signale an die zwei aktiven Bereiche 1g angelegt.
Die Floating-Gate-Elektroden 1e und die Steüergate-Elekiroden 1f werden folgendermaßen gebildet. Wie in Fig. 3A gezeigt, wird eine erste Polysiliziumschicht 1i, die zur Bildung der Floating-Gate-Elektroden 1e vorgesehen ist, auf der gesamten Oberfläche geformt. Als nächstes wird die erste Polysiliziumschicht 1i gemustert bzw. mit einem Muster versehen, so daß gemusterte Abschnitte parallel zu den Bitleitungen BL verlaufen, d. h., daß die gemusterten Abschnitte mit etwa 45º bezüglich der Längsrichtungen der gurtförmigen Abschnitte 1d, in denen deren Längskanten verlaufen, schräg verlaufen. Wie in Fig. 3B gezeigt, wird eine zweite Polysiliziumschicht 1j, die zur Bildung der Steuergate-Elektroden 1f vorgesehen ist, auf der gesamten Oberfläche einschließlich der Zwischenisolierschicht geformt. Anschließend werden, wie in Fig. 3C gezeigt, die erste und die zweite Polysiliziumschicht 1i und 1j gemustert. Dadurch werden die Floating- Gate-Elektroden 1e und die Steuergate-Elektroden 1f derart gebildet, daß sie keinen Positionsfehler in ihrer Breitenrichtung aufweisen.
Es wird darauf hingewiesen, daß die Enden der Floating-Gate-Elektroden 1e nahe an den gurtförmigen Abschnitten 1d der Zellbildungsbereiche 1c liegen. Wenn ein Musterungsfehler während des Schritts, in dem die erste Polysiliziumschicht 1i gemustert wird, auftritt, wie in Fig. 4A gezeigt, ist eines der beiden Enden der Floating-Gate-Elektrode 1e über dem gurtförmigen Abschnitt 1d angeordnet und die Steuergate-Elektrode 1f ist über dem gurtförmigen Abschnitt 1d angeordnet. Somit weist, wie in Fig. 4B gezeigt, die Steuergate-Elektrode 1f einen Abschnitt auf, der nicht mit der Floating-Gate-Elektrode 1e überlappt.
Bekanntermaßen schwankt die Schwellwertspannung des EPROM-Zellen-Transistors aufgrund des Vorhandenseins/Nicht-Vorhandenseins einer in der Floating-Gate-Elektrode 1e des Transistors gespeicherten Ladung. Diese Schwankung in der Schwellwertspannung wird zum Speichern von Informationen verwendet. Wenn zum Beispiel die Floating-Gate- Elektrode 1e derart elektrifiziert wird, daß sie eine negative Polarität besitzt, wird in dem Halbleitersubstrat 1a kein Kanal gebildet, auch wenn eine vorbestimmte Spannung an die Steuergate-Elektrode if angelegt wird. Somit fließt kein Strom zwischen den aktiven Bereichen 1g, die zu beiden Seiten der Floating-Gate-Elektrode 1e gebildet sind, so daß der Transistor im OFF-Zustand gehalten wird. Auf diese Weise werden Daten in die EPROM-Zelle geschrieben.
Wenn dagegen die Floating-Gate-Elektrode 1e nicht elektrifiziert wird, wird das durch Anlegen einer Spannung an die Steuergate-Elektrode 1f erzeugte elektrische Feld nicht durch die Floating-Gate-Elektrode 1e verringert. Somit wird unter der Floating-Gate- Elektrcde 1e ein Kanal gebildet, so daß ein Strom zwischen den aktiven Bereichen 1g, die zu beiden Seiten der Floating-Gate-Elektrode 1e angeordnet sind, fließt. Auf diese Weise werder keine Daten in die EPROM-Zelle geschrieben.
Falls die Steuergate-Elektrode 1f in ihrer Position von der Floating-Gate-Elektrode 1e bezüglich des gurtförmigen Abschnitts 1d abweicht, beeinflusst das durch die Steuergate- Elektrode 1f gebildete elektrische Feld direkt das Halbleitersubstrat 1a. Die oben genannte Abweichung in der Position der Floating-Gate-Elektrode 1e bildet einen Abschnitt, der die Bildung des Kanals nicht verhindern kann. Dies vergrößert die Fehler in den Auslesedaten. Aus der US-A-4,281,397 und der DE-A-38 33 726 ist eine Zellmatrix für nichtflüchtige Halbleiter-Speichervorrichtungen gemäß dem Oberbegriff von Anspruch 1 bekannt. Weiter schlägt die US-A-4,281,397 vor, jeden aktiven Bereich gemeinsam für alle vier angrenzenden Transistoren zu benutzen, und die DE-A-38 33 726 beschreibt ein Floating- Gate, das einen rechteckförmigen Oberflächenabschnitt aufweist.
Es ist eine allgemeine Aufgabe der vorliegenden Erfindung, eine verbesserte Zellmatrix für nichtflüchtige Halbleiter-Speichervorrichtungen vorzusehen, in der die oben genannten Nachteile beseitigt sind.
Insbesondere ist es eine Aufgabe der vorliegenden Erfindung, eine Zellmatrix vorzusehen, in der Daten eindeutig gelesen werden können, auch wenn ein Fehler in der Positionierung auftritt, der in dem Schritt der Bildung der Floating-Gate-Elektroden verursacht wird. Die obigen Aufgaben der vorliegenden Erfindung werden gelöst durch eine Zellmatrix für nichtflüchtige Halbleiter-Speichervorrichtungen gemäß Anspruch 1.
Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen offensichtlich. Darin zeigen:
Fig. 1 eine Aufsicht einer herkömmlichen Matrix von EPROM-Zellen;
Fig. 2 ein Schaltbild einer herkömmlichen EPROM-Vorrichtung mit der in Fig. 1 gezeigten Matrix;
Fig. 3A, 3B und 3C Ansichten zur Veranschaulichung eines Verfahrens zur Herstellung der in Fig. 1 gezeigten Matrix;
Fig. 4A und 4B Ansichten zur Veranschaulichung eines Nachteils der in Fig. 1 gezeigten herkömmlichen Matrix;
Fig. 5 eine Aufsicht eines Beispiels einer Matrix von EPROM-Zellen;
Fig. 6A eine Querschnittsansicht entlang der in Fig. 5 gezeigten Linie VIA-VIA;
Fig. 6B eine Querschnittsansicht entlang der in Fig. 5 gezeigten Linie VIB-VIB;
Fig. 7A, 7B und 7C Darstellungen eines Verfahrens zur Herstellung der in Fig. 5 gezeigten Matrix;
Fig. 5A und 8B Darstellungen eines Vorteils des in Fig. 5 gezeigten Beispiels;
Fig. 9 eine Aufsicht einer Matrix gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
Fig. 10A und 10B Darstellungen eines Vorteils der in Fig. 9 gezeigten Matrix.
Es wird nun anhand der Fig. 5, 6A und 6B ein Beispiel einer Zellmatrix beschrieben. Die Zellmatrix hat ein Silizium-Halbleitersubstrat 1 mit einem vorbestimmten Leitungstyp. Mehrere selektive Oxidfilme (Isolierschichtfelder) 2 sind auf der Oberfläche des Siliziumsubstraxs 1 gebildet, und die Längskanten der Isolierschichtfelder 2 verlaufen in der gleichen Richtung. Die Isolierschichtfelder 2 sind voneinander in einem bestimmten Abstand beabstandet und versetzt zueinander angeordnet. Durch die Isolierschichtfelder 2 umgebene Bereiche sind Zellbildungsbereiche 3, auf denen Wärmeoxidationsschichten 4 gebildet sind.
Floating-Gate-Elektroden 5 sind auf den Wärmeoxidationsschichten 4 auf den Zellbildungsbereichen gebildet, wie wenn die Floating-Gate-Elektroden 5 die benachbarten Isolierschichtfelder 2 verbinden. Wie in Fig. 6B gezeigt, liegen zwei Endabschnitte jeder Floating-Gate-Elektrode 5 auf den zwei benachbarten Isolierschichtfeldern 2. Jede der Floating-Gate-Elektroden 5 besitzt zwei Enden, die parallel zu der Richtung angeordnet sind, in der die Längskanten der Isolierschichtfelder 2 verlaufen. Außerdem sind die abgewandten Enden der Floating-Gate-Elektroden S. die in der Richtung angeordnet sind, in der die Längskanten der Isolierschichtfelder 2 verlaufen, auf identischen gedachten Linien angeordnet.
Wie in Fig. 6A gezeigt, ist eine Isolierschicht 6 aus SiO&sub2; auf den Floating-Gate-Elektroden 5 ausgebildet. Steuergate-Elektroden 7 sind auf der SiO&sub2;-Schicht gebildet. Jede der Steuergate-Elektroden 7 ist derart angeordnet, daß sie quer zu den Längskanten der Isolierschichtfelder 2 und über einige der Floating-Gate-Elektroden 5 verläuft. Jede der Steuergate-Elektroden 7 hat eine Breite, die im wesentlichen gleich derjenigen jeder der Floating-Gate-Elektroden 5 ist. Die Steuergate-Elektroden 7 bestehen beispielsweise aus dotiertem Polysilizium.
Wenn die Seitenendabschnitte der Floating-Gate-Elektroden 5 und die Seitenendabschnitte der Steuergate-Elektroden 7 sehr nahe an den Stirnkanten der Isolierschichtfelder 2 liegen, werden abrupte Stufenabschnitte zwischen der Oberfläche des Siliziumsubstrats 1 und den Steuergate-Elektroden 7 gebildet. Um dieses Problem zu beseitigen, werden die Floating- Gate-Elektroden 5 und die Steuergate-Elektroden 7 derart positioniert, daß sie von den Stirnkanten der Isolierschichtfelder 2 in einem Abstand beabstandet sind, der genügt, um sanfte Stufenabschnitte zu erzielen (mit anderen Worten werden sie an Positionen nahe den Mittelabschnitten der Wärmeoxidationsschichten 4 angeordnet). Die Floating-Gate- Elektroden 5 und die Steuergate-Elektroden 7 sind in einem Winkel von ungefähr 45º bezüglich der Längskanten der Isolierschichtfelder 2 schräg angeordnet, so daß sie die Zellbildungsbereiche 3 schräg queren.
Aktive Bereiche 8, die einen Leitungstyp entgegengesetzt zu demjenigen des Siliziumsubstrats 1 haben, werden durch ein selbstjustierendes Verfahren gebildet, bei dem Störstellen in die Zellbildungsbereiche 3 auf beiden Seiten jeder der Floating-Gate- Elektroden 5 induziert werden. Jeder der aktiven Bereiche 8 ist entlang der Längs- und der Stirnkante der Isolierschichtfelder 2 integral geformt und erstreckt sich bis zu den Seitenendabschnitten der anderen Floating-Gate-Elektroden 5. Jeder der aktiven Bereiche 8 hat eine im wesentlichen H-förmige Oberfläche, die durch eine in Fig. 5 gezeigte dicke Linie dargestellt ist. KanalbildungsbeFeiche sind in Abschnitten des Siliziumsubstrats 1 gebildet, die unter den Floating-Gate-Elektroden 5 angeordnet und zwischen den benachbarten aktiven Bereichen geschichtet sind. Eine EPROM-Zelle T wird durch den Abschnitt des Siliziumsubstrats 1 in dem Zellbildungsbereich 3, die Floating-Gate- Elektrode 5, die Steuergate-Elektrode 7 und die an beiden Seiten dieser Elektroden angeordneten aktiven Bereiche 8 gebildet.
Wie in Fig. 6B gezeigt, wird eine Isolierschicht 9 aus beispielsweise SiO&sub2; auf der gesamten Oberfläche gebildet. Wie in Fig. 5 gezeigt, sind Kontaktlöcher 10, die an Stellen zwischen den Stirnkanten der Isolierschichtfelder 2 angeordnet sind, in der SiO&sub2;-Schicht 9 und der Wärmeoxidationsschicht 4 gebildet. Bitleitungen BL sind auf der SiO&sub2;-Schicht 9 geformt, so daß sie parallel zu den Längskanten der Isolierschichtfelder 2 verlaufen. Die Bitleitungen BL sind mit dem Mittelabschnitt der H-förmigen aktiven Bereiche 8 durch die Kontaktlöcher 10 elektrisch in Kontakt.
Es wird nun die Funktionsweise dieses Beispiels beschrieben. Vier EPROM-Zellen T, die über den H-förmigen aktiven Bereich 8 miteinander verbunden sind, sind mit der Bitleitung BL elektrisch verbunden, die über dem H-förmigen aktiven Bereich verläuft. Die Steuergates 7 sind mit den Wortleitungen WL verbunden. Somit hat dieses Beispiel die gleiche Ersatzschaltung wie die in Fig. 2 gezeigte Vorrichtung.
Eine Spannung wird über die entsprechende Wortleitung WL an die Steuergate-Elektrode 7 angelegt, und eine Spannung wird über die benachbarten zwei Bitleitungen BL an die aktiven Bereiche angelegt, so daß eine gewünschte EPROM-Zelle T ausgewählt wird. Wenn keine Ladung in der Floating-Gate-Elektrode 5 in der ausgewählten EPROM-Zelle T gespeichert ist, wird ein Kanal in dem Abschnitt des Siliziumsubstrats 1 unter der Floating-Gate-Elektrode 5 erzeugt, so daß die Ladungsträger sich bewegen können. Somit fließt ein Strom durch die Bitleitung BL, so daß erkannt werden kann, daß keine Information in der ausgewählten EPROM-Zelle T gespeichert ist. Wenn dagegen eine Ladung in der Floating-Gate-Elektrode 5 gespeichert ist, wird kein Kanal erzeugt und es fließt kein Strom durch die Bitleitung BL, so daß Informationen in die ausgewählte EPROM-Zelle T geschrieben worden sind.
Es wird nun ein Verfahren zur Herstellung dieses Beispiels beschrieben. Zuerst werden die Isolierschichtfelder 2 aus SiO&sub2; in einer Dicke von beispielsweise 5000 Å (1 Å = 0,1 mm) mittels eines LOCOS-Verfahrens gebildet. Nachdem die SiO&sub2;-Schichten 4 mit einer Dicke von etwa 2001 durch einen Wärmeoxidationsprozeß gebildet sind, wird eine Polysiliziumschicht zur Bildung der Floating-Gate-Elektroden 5 mit einer Schichtdicke von zum Beispiel 10001 auf der SiO&sub2;-Schicht 4 mittels eines CVD-Verfahrens abgeschieden. POCl&sub3; wird bei 850ºC thermisch in die Polysiliziumschicht diffundiert. Anschließend wird die Polysiliziumschicht, wie in Fig. 7A gezeigt, durch eine herkömmliche Photolithographie-Technik und ein RIE-Ätzen, bei dem ein Gas aus CCl&sub4;/O&sub2; verwendet wird, in Schichten 5a gemustert, die parallel zu den Längskanten der Isolierschichtfelder 2 verlaufen. Dann wird die SiO&sub2;-Schicht 6 thermisch auf eine Schichtdicke von beispielsweise 2501 geformt. Dann wird, wie in Fig. 7B gezeigt, eine zur Bildung der Steuergate-Elektroden 7 benutzte Polysiliziumschicht 7 mit einer Schichtdicke gleich beispielsweise 2000 Å durch ein CVD-Verfahren abgeschieden. POCl&sub3; wird in die Polysiliziumschicht bei 850ºC thermisch diffundiert. Anschließend werden die Poly siliziumschichten 5a und 7a gleichzeitig in eine Gurtform gemustert, so daß die Floating- Gate-Elektroden 5 und die Steuergate-Elektroden 7 definiert werden. Danach wird die SiO&sub2;-Schicht 9 durch ein Wärmeoxidationsverfahren auf eine Schichtdicke von zum Beispiel 2001 auf der Oberfläche der Steuergate-Elektroden 7 gebildet. As&spplus;-Ionen werden mit 4 · 10¹&sup5; cm² bei 70 keV induziert, und eine Isolierschicht wird durch einen CVD- Prozeß gebildet. Vorzugsweise wird eine BPSG-Schicht (Borphosphosilikatglas) mit einer Schichtdicke von beispielsweise 50001 auf der gesamten Oberfläche geformt. Dann wird die BPSG-Schicht einem Schmelzverfahren unterzogen, um deren Oberfläche zu glätten. Die Kontaktlöcher 10 werden in der BPSG-Schicht, der SiO&sub2;-Schicht 9 und der SiO&sub2;- Schicht 4 durch die Photolithographie-Technik und das RIE-Verfahren, bei dem ein Gas aus CHF&sub3;/He verwendet wird, gebildet. Anschließend werden Al-Bitleitungen geformt.
Wenn während des Musterungsprozesses, in dem die Polysiliziumschichten 5a (Fig. 7B) definiert werden, ein Positionierfehler auftritt, wie in Fig. 8A oder Fig. 8B gezeigt, tritt eines der Enden der Floating-Gate-Elektrode 5 nicht in den Zellbildungsbereich 3 ein, und die Floating-Gate-Elektrode 5 und die Steuergate-Elektrode überlappen vollständig miteinander. Es wird darauf hingewiesen, daß die zwei abgewandten Stirnenden der Floating- Gate-Elekiroden 5 im wesentlichen parallel zu den Längskanten der Zellbildungsbereiche 3 verlaufen. Da die Floating-Gate-Elektrode 5 und die Steuergate-Elektrode 7 vollständig miteinander überlappen, liegt das gesamte von der Steuergate-Elektrode 7 in dem Zellbildungsbereich 3 resultierende elektrische Feld durch die Floating-Gate-Elektrode 5 an dem Siliziumsubstrat 1 an. Wenn dagegen die Ladung in der Floating-Gate-Elektrode 5 gespeichert wird, ist kein Kanal unter der Steuergate-Elektrode 7 ausgebildet.
Es wird darauf hingewiesen, daß jedes Isolierschichtfeld 2 eine im wesentliche quadratische Fläche anstatt der rechteckförmigen Fläche aufweist.
Es wird nun ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung anhand der Fig. 9, 10A und 10B beschrieben. In dem vorgenannten Beispiel verlaufen die Floating- Gate-Elektroden 5 und die Steuergate-Elektroden 7 auf den Wärmeoxidationsschichten 4 in die Richtung senkrecht zu der Richtung, in der sich die Längskanten der Wärmeokidationsschichten 4 erstrecken, und schräg über die Zellbildungsbereiche 3. Somit weisen die Floating-Gate-Elektroden 5 und die Steuergate-Elektroden 7 gebogene Abschnitte in der Nähe der Zellbildungsbereiche 3 auf. Die benachbarten Steuergate- Elektroden 7 sind voneinander in einem maximalen oder minimalen Abstand an jedem gebogenen Abschnitt von ihnen beabstandet.
Dagegen weisen, wie in Fig. 9 gezeigt, die Steuergate-Elektroden 17 Oberflächenabschnitte in Form von "kleiner als" - Zeichen ("größer als" - Zeichen) auf den Isolierschichtfeldern 2 auf. Die Floating-Gate-Elektroden 15 unterhalb der Steuergate- Elektroden 17 haben im wesentlichen eine Parallelogramm-Form. Das heißt, zwei abgewandte Stirnenden jeder der Floating-Gate-Elektroden verlaufen parallel zu den Längskanten der Isolierschichtfelder 2, und zwei ihrer abgewandten Längskanten verlaufen parallel zueinander. Es wird darauf hingewiesen, daß der Bereich jeder Floating-Gate- Elektrode 15 auf dem Zellbildungsbereich 3 sich nicht verändert, auch wenn die Floating- Gate-Elektrode irgendeinen Positionierfehler aufweist, wie in den Fig. 10A und 10B gezeigt. Somit werden das Auslesepotential und das Schreibpotential durch einen solchen Positionierfehler nicht beeinflusst. Das heißt, ein Potential VFG der Floating-Gate- Elektrode 15 ist wie folgt definiert:
VFG = K(VCF + Q/C1),
wobei C 1 eine Verbindungskapazität zwischen der Floating-Gate-Elektrode 15 und der Steuergate-Elektrode 17, C2 eine Verbindungskapazität zwischen der Floating-Gate- Elektrode 15 und dem Halbleitersubstrat 1, Q eine in der Floating-Gate-Elektrode 15 gespeicherte Ladung, Vcp eine an der Steuergate-Elektrode 17 anliegende Spannung und K ein als K = C1/(C1+C2) definiertes Verbindungsverhältnis sind. Man kann aus der obigen Formel erkennen, daß sich bei einer Veränderung der Verbindungskapazität C1 und/oder der Verbindungskapazität C2 das Potential VFG verändert, so daß die Stabilität des Auslesens oder Schreibens von Daten verschlechtert wird. Es wird darauf hingewiesen, daß die Anordnung gemäß der in den Fig. 5-8 gezeigten Matrix eine Möglichkeit aufweist, daß sich die Verbindungskapazität C2 aufgrund eines Positionierfehlers der Floating-Gate- Elektrode 5 verändert. Das in den Fig. 9 und 10 gezeigte Ausführungsbeispiel weist eine solche Möglichkeit nicht auf.

Claims

1. Zellmatrix für nichtflüchtige Halbleiter-Speichervorrichtungen, mit einem Halbleitersubstrat (1) eines ersten Leitungstyps;

einer auf dem Halbleitersubstrat gebildeten ersten Isolierschicht (2, 4), wobei die Isolierschicht (2, 4) voneinander beabstandete Isolierschichtfelder aufweist;

mehreren auf dem Halbleitersubstrat gebildeten aktiven Bereichen (8), wobei jeder der aktiven Bereiche einen zweiten Leitungstyp entgegengesetzt zu dem ersten Leitungstyp aufweist;

mehreren auf der ersten Isolierschicht gebildeten Floating-Gate-Elektroden (5, 15), wobei jede der Floating-Gate-Elektroden (5, 15) zwei abgewandte Abschnitte auf zwei benachbarten Isolierschichtfeldern (2) aufweist;

einer zweiten Isolierschicht (6), die die Floating-Gate-Elektroden überdeckt;

mehreren Steuergate-Elektroden (7, 17), die auf der zweiten Isolierschicht gebildet sind und über den Floating-Gate-Elektroden verlaufen; und

Bitleitungen (BL), die mit den aktiven Bereichen elektrisch verbunden sind und mit der Mitte der aktiven Bereiche an Stellen in Kontakt sind, die bezüglich vier angrenzender Transistoren symmetrisch angeordnet sind, wobei jeder der aktiven Bereiche (8) den vier angrenzenden Transistoren gemeinsam vorgesehen ist, dadurch gekennzeichnet,

daß jede der Floating-Gate-Elektroden (15) im wesentlichen eine Parallelogramm- Form aufweist, wobei zwei angrenzende Seiten der im wesentlichen Parallelogramm-Form einen anderen Winkel als 90º einschließen.

2. Zellmatrix nach Anspruch 1,

dadurch gekennzeichnet,

daß jeder der aktiven Bereiche (8) eine im wesentlichen H-förmige Oberfläche aufweist, die nahe an vier der Floating-Gate-Elektroden (15) angeordnet ist, wobei die H-förmige Oberfläche zwei im wesentlichen parallele längliche Seitenabschnitte aufweist, die durch einen Mittelabschnitt, der im wesentlichen senkrecht zu den länglichen Seitenabschnitten angeordnet ist, verbunden sind; und

daß jede der Floating-Gate-Elektroden (15) zwei abgewandte Seitenenden aufweist, die sich in die gleiche Richtung wie die jeweilige Steuergate-Elektrode (17) erstrecken und die im wesentlichen parallel zu einer angrenzenden Seitenkante eines der länglichen Seitenabschnitte der im wesentlichen H-f-ormigen Oberfläche verlaufen, wobei der andere längliche Seitenabschnitt der H-förmigen Oberfläche eine Seitenkante aufweist, die gegenüber und parallel zu der Seitenkante des länglichen Seitenabschnitts angeordnet ist, welcher an den Seitenenden der Floating-Gate-Elektrode (15) angrenzt.

3. Zellmatrix nach Anspruch 1,

dadurch gekennzeichnet,

daß jeder der aktiven Bereiche (8) eine im wesentlichen H-förmige Oberfläche aufweist, die nahe an vier der Floating-Gate-Elektroden (15) angeordnet ist;

die angrenzenden vier der Floating-Gate-Elektroden (5, 15) jeweils schräge Abschnitte aufweisen, die bezüglich vorbestimmten gegenüberliegenden Seiten der Isolierschichtfelder schräg verlaufen; und

die im wesentlichen H-förmige Oberfläche (8) Seiten aufweist, die durch die jeweiligen schrägen Abschnitte definiert sind.

4. Zellmatrix nach Anspruch 3, dadurch gekennzeichnet, daß die im wesentlichen H-förmige Oberfläche (8) Seiten aufweist, die durch zwei benachbarte Isolierschichtfelder der Isolierschichtfelder definiert sind.

5. Zellmatrix nach Anspruch 1, dadurch gekennzeichnet, daß jeder der aktiven Bereiche (8) eine im wesentlichen H-förmige Oberfläche aufweist, die nahe an vier der angrenzenden Floating-Gate-Elektroden (15) angeordnet ist;

daß die erste und die zweite Isolierschicht ein Kontaktloch (10) aufweisen, das an einem im wesentlichen mittigen Abschnitt der im wesentlichen H-förmigen Oberfläche angeordnet ist; und

daß die H-förmige Oberfläche mit vorbestimmten Bitleitungen der Bitleitungen elektrisch in Kontakt ist.

6. Zellmatrix nach Anspruch 1, dadurch gekennzeichnet, daß jede der Steuergate-Elektroden (17) einen Abschnitt im wesentlichen in der Form eines "kleiner als" - Zeichens aufweist, der auf einem der Isolierschichtfelder angeordnet ist.

7. Zellmatrix nach Anspruch 1, dadurch gekennzeichnet, daß jede der Steuergate-Elektroden (17) einen ersten gebogenen Abschnitt, bei dem zwei benachbarte Steuergate-Elektroden voneinander in einem ersten Abstand beabstandet sind, und einen zweiten gebogenen Abschnitt, bei dem zwei benachbarte Steuergate-Elektroden voneinander in einem zweiten Abstand kleiner als der erste Abstand beabstandet sind, aufweist.

8. Zellmatrix nach Anspruch 1, dadurch gekennzeichnet, daß jedes der Isolierschichtfelder eine im wesentlichen rechteckförmige Oberfläche aufweist.

9. Zellmatrix nach Anspruch 1, dadurch gekennzeichnet, daß jedes der Isolierschichtfelder eine im wesentlichen quadratische Oberfläche aufweist.

10. Zellmatrix nach Anspruch 1,

dadurch gekennzeichnet,

daß jeder der aktiven Bereiche (8) eine im wesentlichen H-förmige Oberfläche aufweist, die nahe an vier der Floating-Gate-Elektroden (15) angeordnet ist, wobei die H-förmige Oberfläche zwei im wesentlichen parallele längliche Seitenabschnitte aufweist, die durch einen Mittelabschnitt verbunden sind, der im wesentlichen senkrecht zu den länglichen Seitenabschnitten angeordnet ist; und

daß die Seitenabschnitte der im wesentlichen H-förmigen Oberfläche jedes der aktiven Bereiche (8) jeweils parallel zu vorbestimmten gegenüberliegenden Kanten der Isolierschichtfelder verlaufen.

11. Zellmatrix nach Anspruch 10, dadurch gekennzeichnet, daß die vorbestimmten gegenüberliegenden Kanten der Isolierschichtfelder (2) in einer Richtung verlaufen, in der die Bitleitungen verlaufen.

12. Zellmatrix nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierschichtfelder (2) voneinander um einen vorbestimmten Abstand beabstandet und zueinander versetzt angeordnet sind.

13. Zellmatrix nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet,

daß die erste Isolierschicht (2, 4) zwei gegenüberliegende Enden aufweist, die im wesentlichen parallel zu zwei abgewandten Enden jeder der Floating-Gate- Elektroden (5, 15) sind.