DE69125206T2

DE69125206T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69125206T2
Application number: DE69125206T
Authority: DE
Inventors: Tamihiro Ishimura; Masahumi Miyawaki; Yoshio Ohtsuki
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-05-31
Filing date: 1991-05-24
Publication date: 1997-10-09
Anticipated expiration: 2011-05-25
Also published as: DE69125206D1; US5321658A; EP0459316A2; KR910020735A; US5517444A; KR100208062B1; EP0459316A3; EP0459316B1

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung wie etwa einen dynamischen Schreib-Lese-Speicher (RAM). Die Erfindung zielt auf die Reduzierung der Differenz zwischen den Betriebsspannen der einzelnen Speicherzellenfelder aufgrund des Leitungswiderstandes (Impedanz) der Leistungsversorgungsleitung sowie des Rauschens aufgrund von Lade- und Entladeströmen während des Betriebs des Leseverstärkers.

HINTERGRUND DER ERFINDUNG

In Fig. 1 ist ein Beispiel einer herkömmlichen Halbleiterspeichervorrichtung dieses Typs gezeigt. Ihre Konfiguration wird nun mit Bezug auf die Zeichnungen beschrieben.
Fig. 1 zeigt die Struktur der herkömmlichen Halbleiterspeichervorrichtung, z. B. eines dynamischen RAM.
Diese Halbleiterspeichervorrichtung besitzt eine Leistungsversorgungsanschlußfläche 1 für das Massepotential (Vss) und eine Leistungsversorgungsanschlußfläche 2 für das Versorgungspotential (Vcc). Mit den Vss- und Vcc-Leistungsversorgungsanschlußflächen 1 bzw. 2 sind Leistungsversorgungsleitungen 3 bzw. 4 verbunden. Zwischen die Leistungsversorgungsleitungen 3 und 4 sind mehrere Speicherzellenfelder 10-1 bis 10-N geschaltet. Im Fall eines dynamischen 4-Mbit-RAM beträgt die Anzahl der Speicherzellenfelder 10-1 bis 10-N beispielsweise 8.
Jedes der Speicherzellenfelder 10-1 bis 10-N enthält eine Speicherzellenmatrix 10a mit beispielsweise 512 kBits, eine Leseverstärkergruppe 10b und eine Steuerschaltung 10c für die Steuerung der Leseverstärker 10b. Obwohl nicht gezeigt, sind an die Vss-Anschlußfläche 1 und an die Vcc-Anschlußfläche 2 Peripherieschaltungen wie etwa eine Eingabeschaltung zum Eingeben eines Signals von außerhalb des Chips, eine Ausgabeschaltung zum Ausgeben von Informationen der Speicherzellen nach außen sowie eine Schreibschaltung zum Schreiben von Daten von außerhalb in die Speicherzellen angeschlossen.
Wenn in dieser Halbleiterspeichervorrichtung von der Vss- Anschlußfläche 1 und der Vcc-Anschlußfläche 2 eine Leistungsversorgungsspannung geliefert wird, wird die Leistungsversorgungsspannung über die Leistungsversorgungsleitungen 3 und 4 an die Speicherzellenfelder 10-1 bis 10-N angelegt. Dann arbeiten die Speicherzellenfelder 10- 1 bis 10-N, wobei ein Zugriff, d. h. ein Lesen und ein Schreiben von Daten, ausgeführt wird.
In der Halbleiterspeichervorrichtung dieses Typs wird bei einer Erhöhung der Speicherkapazität, beispielsweise bis zu mehreren MBits, die Länge des Leiters der Leitungsversorgungsleitungen (Verdrahtungsleiter) 3 und 4 mehrere zehn Millimeter lang, so daß der Leitungswiderstand der Leistungsversorgungsleitungen 3 und 4 nicht länger vernachlässigt werden kann. Die Leistungsversorgungsleitungen 3 und 4, die zwischen der Vss-Anschlußfläche 1 und der Vcc-Anschlußfläche 2 und längs der Speicherzellenfelder 10-1 bis 10-N angeordnet sind, sind daher aus einem Material mit einem niedrigen Schichtwiderstand (wie etwa Aluminium) gebildet, wobei ihre Breite vergrößert wird, um den Widerstand von der Vss-Anschlußfläche 1 und der Vcc-Anschlußfläche 2 zu reduzieren.
In Fig. 2 ist ein konkretes Beispiel einer Halbleiterspeichervorrichtung gezeigt, ferner ist in Fig. 3 ein Beispiel des Speicherzellenfeldes in Fig. 2 gezeigt.
Wie in Fig. 2 gezeigt ist, sind zwischen die an die Vss- Anschlußfläche 1 angeschlossene Leistungsversorgungsleitung 3 und die an die Vcc-Anschlußfläche 2 angeschlossene Leistungsversorgungsleitung 4 mehrere Speicherzellenfelder 10-1 bis 10-N geschaltet. Die Leseverstärker in jedem Speicherzellenfeld 10-1 bis 10-N sind an die Leistungsversorgungsleitung 3 über gemeinsame Knoten N1, die ein Leseeinrastsignal SLN liefern, und über Leseverstärkertreiber-n-Kanal-MOS-Transistoren (Leseverstärkertreiber- NMOS-Transistoren) 11-1 bis 11-N, die durch ein Steuersignal SN ein- und ausgeschaltet werden, angeschlossen. Die Leseverstärker in jedem Speicherzellenfeld 10-1 bis 10-N sind an die Leistungsversorgungsleitung 4 über gemeinsame Knoten N2, die ein Leseeinrastsignal SLP liefern, und über Leseverstärkertreiber-p-Kanal-MOS-Transistoren (Leseverstärkertreiber-PMOS-Transistoren), die durch ein Steuersignal SP ein- und ausgeschaltet werden, angeschlossen.
Außerdem sind mit der Vss-Anschlußfläche 1 und mit der Vcc-Anschlußfläche 2 mehrere Peripherieschaltungen 13-1 bis 13-4 verbunden, die die Eingabe und die Ausgabe der Halbleiterspeichervorrichtung steuern.
Die Speicherzellenfelder 10-1 bis 10-N stimmen völlig überein, wobei zur weiteren Erläuterung mit Bezug auf Fig. 3 die Speicherzelle 10-1 aufgenommen wird.
Das Speicherzellenfeld 10-1 enthält eine Speicherzellenmatrix 10a, eine Leseverstärkergruppe 10b, die mehrere Leseverstärker 10b&sub1; bis 10bp enthält, sowie eine Steuerschaltung 10c. Die Steuerschaltung 10c enthält mehrere Wortleitungstreiberschaltungen 30&sub1; bis 30Q, Vorladungsschaltungen 31&sub1; bis 31p, Übertragungsgatter 32-1 bis 32p und dergleichen.
Die Speicherzellenmatrix 10a enthält mehrere Wortleitungen WL&sub1; bis WLQ und mehrere Paare von Bitleitungen BL&sub1;, &sub1; bis BLp, p und Speicherzellen 20&sub1;&sub1; bis 20PQ, die an die Schnittpunkte der Wortleitungen und der Bitleitungen angeschlossen sind. An die Bitleitungspaare BL&sub1;, &sub1; bis BLp, p sind Leseverstärker 10b&sub1; bis 10bp angeschlossen. Die Leseverstärker 10b&sub1; bis 10bp werden durch die Leseeinrastsignale SLN und SLP an den gemeinsamen Knoten N1 und N2 aktiviert, um die Potentialdifferenz zwischen jedem Paar von Bitleitungen zu erfassen und zu verstärken, und sind aus zwei NMOS-Transistoren 21a und 21b sowie aus zwei PMOS-Transistoren 21c und 21d gebildet.
Die Wortleitungstreiberschaltungen 30&sub1; bis 30Q sind an die Wortleitungen WL&sub1; bis WLQ angeschlossen. Die Wortleitungstreiberschaltungen 30&sub1; bis 30Q sprechen jeweils auf die Zeilendecodierungsauswahlsignale XD&sub1; bis XDQ an, um die Wortleitungen WL&sub1; bis WLQ auf hohen Pegel (Vcc) oder auf niedrigen Pegel (Vss) zu ändern. Die Vorladungsschaltungen 31&sub1; bis 31p sind an die Paare von Bitleitungen BL&sub1;, &sub1; bis BLp, p angeschlossen, um die entsprechenden Paare von Bitleitungen als Antwort auf ein Vorladungssignal EQ auf eine Referenzspannung VR vorzuladen. Die Übertragungsgatter 32&sub1; bis 32p sind an die Paare von Bitleitungen BL&sub1;, &sub1; bis BLp, p angeschlossen und werden durch ein Spaltendecodierungswählsignal YD&sub1; bis YDp ein- und ausgeschaltet, um Daten in den entsprechenden Paaren von Bitleitungen an komplementäre Datenleitungen DB und zu übertragen.
Fig. 4 ist ein Signalformdiagramm zur Erläuterung der Funktionsweise der Schaltung von Fig. 3. Die Funktionsweise von Fig. 2 und von Fig. 3 wird nun mit Bezug auf Fig. 4 beschrieben.
Es wird die Operation des Lesens der Dateneinheit "1", die in der Speicherzelle 20&sub1;&sub1; in Fig. 3 gespeichert ist, betrachtet.
In Fig. 4 wird das Vorladungssignal EQ der Vorladungsschaltungen 31&sub1; und 31p, die die Paare von Bitleitungen BL&sub1;, &sub1; bis BLp, p auf die Referenzspannung VR (= 1/2 Vcc) vorladen, vom hohen Pegel ("H") zum niedrigen Pegel ("L") abgesenkt, um die Vorladung zu beenden. Dann wird die Wortleitung WL&sub1; durch die Wortleitungstreiberschaltung 30&sub1;, in die das Spaltendecodierungswählsignal XD&sub1; eingegeben wird, auf den hohen Pegel angehoben. Dann wird die Dateneinheit "1" in der Speicherzelle 20&sub1;&sub1; zur Bitleitung BL&sub1; ausgegeben, wodurch zwischen dem Paar von Bitleitungen BL&sub1;, &sub1; eine leichte Potentialdifferenz erzeugt wird.
Nachdem die Wortleitung WL&sub1; angehoben worden ist, wird das Steuersignal SN auf den hohen Pegel angehoben, während das Steuersignal SP zum niedrigen Pegel abgesenkt wird. Der Leseverstärkertreiber-NMOS-Transistor 11-1 und der Leseverstärkertreiber-PMOS-Transistor 12-1 werden eingeschaltet, ferner werden die Leseeinrastsignale SLN und SLP an den gemeinsamen Knoten N1 und N2, die über einen nicht dargestellten Pfad auf die Referenzspannung VR vorgeladen werden, auf den Vss-Pegel bzw. auf den Vcc-Pegel geändert, so daß die Leseverstärker 10b&sub1; bis 10bp arbeiten. Wenn die Leseverstärker 10b&sub1; bis 10bp arbeiten, fließt sowohl von der Bitleitung &sub1; wie auch von den anderen Bitleitungen &sub2; bis p über die NMOS-Transistoren 21a der entsprechenden Leseverstärker 10b&sub1; bis 10bp, über den gemeinsamen Knoten N1 und über den NMOS- Transistor 11-1 zur Leistungsversorgungsleitung 3 ein Entladestrom I&sub1;, während über den gemeinsamen Knoten N2 und den PMOS-Transistor 21d zu den Bitleitungen BL&sub1; bis BLp ein Ladestrom I&sub2; fließt. Durch die Leseoperation der Leseverstärker 10b&sub1; bis 10bp werden leichte Potentialdifferenzen an den Paaren von Bitleitungen BL&sub1;, &sub1; bis BLp, p erfaßt und verstärkt.
Nach einer geeigneten Verstärkung durch die Leseverstärker 10b&sub1; bis 10bp wird das Spaltendecodierungswählsignal YD&sub1; von niedrigen Pegel auf den hohen Pegel angehoben, wobei das Übertragungsgatter 32&sub1; eingeschaltet wird, ferner wird das Potential am Paar der Bitleitungen BL&sub1; bis &sub1; an die Datenbusleitungen DB und übertragen. Die Daten werden so aus der gewünschten Speicherzelle 20&sub1;&sub1; gelesen.
In diesem Typ einer Halbleiterspeichervorrichtung wird dafür gesorgt, daß die Leseeinrastsignale SLN und SLP mit einer höheren Geschwindigkeit arbeiten, um die Leseoperation mit einer höheren Geschwindigkeit auszuführen. Dies kann durch Erhöhen der Größe der NMOS-Transistoren 11-1 bis 11-N und der PMOS-Transistoren 12-1 bis 12-N oder durch Herstellen der in Fig. 2 gezeigten Leistungsversorgungsleitungen 3 und 4 und der in Fig. 2 gezeigten Leiter für die gemeinsamen Knoten N1 und N2 aus einem Metall (z. B. Aluminium) mit einem niedrigeren Schichtwiderstand, um den Widerstand abzusenken, erzielt werden.
Mit der obigen Speichervorrichtung sind jedoch die folgenden Probleme verbunden.
(a) In einer Halbleiterspeichervorrichtung mit großer Kapazität, beispielsweise in der Größenordnung von Megabits, können die Leistungsversorgungsleitungen 3 und 4 eine Länge von bis zu 15 mm besitzen, so daß der Leitungswiderstand nicht vernachlässigt werden kann. Wenn die Leistungsversorgungsleitungen 3 und 4 beispielsweise aus Aluminium mit einem niedrigen Schichtwiderstand hergestellt sind, beträgt der Schichtwiderstand 0,06 Ω, wenn die Filmdicke 600 Ångstroems beträgt. Falls die Leiterlänge/Leiterbreite von der Vss-Anschlußfläche 1 oder der Vcc-Anschlußfläche 2 zu dem am weitesten entfernten Speicherzellenfeld 10-N oder 10-1 15 mm/10 um beträgt, beträgt der Leitungswiderstand 0,06 Ω 15000/100 = 9 Ω.
Bei einem solchen Leitungswiderstand r werden in dem Leistungsversorgungswiderstand von der Vss-Anschlußfläche 1 oder der Vcc-Anschlußfläche 2 zu den jeweiligen Speicherzellenfeldern 10-1 bis 10-N Differenzen erzeugt, so daß Differenzen in der Betriebsspanne zwischen den Speicherzellenfeldern 10-1 bis 10-N hervorgerufen werden und ferner Zugriffsverzögerungen und dergleichen hervorgerufen werden.
(b) Bei den herkömmlichen Halbleiterspeichervorrichtungen ist es möglich, die Geschwindigkeit der Leseoperation durch Vergrößern der Größe der Leseverstärkertreiber- NMOS-Transistoren 11-1 bis 11-N und der Leseverstärkertreiber-PMOS-Transistoren 12-1 bis 12-N oder durch Verwenden eines Metalls mit einem kleineren Schichtwiderstand für die Leistungsversorgungsleitungen 3 und 4 und die Leiter für die gemeinsamen Knoten N1 und N2 zu erhöhen. Die Erhöhung der Leseoperation kann jedoch von einem Anstieg des Ladestroms I&sub2; und des Entladestroms I&sub1; und von einem wesentlichen Abfall des Vcc-Pegels auf den Leistungsversorgungsleitungen 4 und 3 oder von einem wesentlichen Anstieg des Vss-Pegels begleitet werden. Wenn dieser Abfall oder Anstieg auftreten, wirkt sich dies als Rauschen aus, das auf die Operation nach der Leseeinrastung eine nachteilige Wirkung hat und eine Zugriffsverzögerung oder eine Veränderung des Schaltungsschwellenwerts hervorruft. Genauer kann eine Reduzierung der TTL-Spanne der in den Peripherieschaltungen 13-1 bis 13-4 vorgesehenen Anfangsstufenschaltung, die auf den TTL-Pegel (Transistor-Transistor-Logikpegel) anspricht, o. ä. auftreten.
(c) Ein weiteres Problem steht mit den Differenzen zwischen den Leitungswiderständen von den jeweiligen Speicherzellenfeldern in Verbindung.
Wie in Fig. 2 gezeigt ist, ist auf den Leistungsversorgungsleitungen 3 und 4 der Leitungswiderstand r vorhanden, so daß die Leistungsversorgungswiderstände an den Übergängen zu den Speicherzellenfeldern 10-1 bis 10-N voneinander verschieden sind. Beispielsweise ist in bezug auf das Speicherzellenfeld 10-1 der Widerstand der Leistungsversorgungsleitung 3 am Übergang zum NMOS-Transistor 11-1 klein, während der Widerstand der Leistungsversorgungsleitung 4 am Übergang zum PMQS-Transistor 12-1 groß ist. In der Umgebung der Vss-Anschlußfläche 1 wird ein großes Vss-Rauschen erzeugt, während das Vcc-Rauschen in der Umgebung der Vcc-Anschlußfläche 2 gering ist. Wenn im Gegensatz dazu das Speicherzellenfeld 10-N betrieben wird, ist das Vss-Rauschen in der Umgebung der Vss-Anschlußfläche 1 gering, während das Vcc-Rauschen in der Umgebung der Vcc-Anschlußfläche 2 groß ist. Im Ergebnis unterscheidet sich das jeweilige Rauschen in den Umgebungen der Leistungsversorgungsanschlußflächen 1 und 2 in Abhängigkeit davon, welches der Speicherzellenfelder 10-1 bis 10-N betrieben wird.
Das jeweilige Rauschen wird über die Leistungsversorgungsanschlußflächen 1 und 2 an die Leistungsversorgungsleitungen 112 und 122 übertragen und beeinflußt die daran angeschlossenen Peripherieschaltungen nachteilig. Insbesondere ist in den Eingangs-Anfangsstufenschaltungen, die (Zeilenadressenhinweissignal, (Spaltenadressen hinweissignal) und andere Steuersignale des TTL-Pegels empfangen und mit dem TTL-Pegel arbeiten, dann, wenn das Speicherzellenfeld 10-1 betrieben wird, das Vss-Rauschen groß, so daß die hochpegelseitige Spanne in den Eingangs- Anfangsstufenschaltungen vermindert wird. Wenn das Speicherzellenfeld 10-N betrieben wird, ist das Vcc- Rauschen groß, so daß die niederpegelseitigen Spannen vermindert werden. Somit kann die Betriebsspanne der Eingangs-Anfangsstufenschaltungen in Abhängigkeit davon, welches der Speicherzellenfelder 10-1 bis 10-N arbeitet, unterschiedlich sein und vermindert werden, weshalb im Ergebnis Fehlfunktionen der Peripherieschaltungen einschließlich der Eingangs-Anfangsstufenschaltungen auftreten können.
Die GB-A-2 021 825 offenbart ein Verfahren zum Verringern der nachteiligen Wirkungen fehlerhafter Chips integrierter Schaltungen auf einem Wafer durch Hinzufügen eines zusätzlichen Widerstands zwischen der Leistungsversorgungsleitung und den einzelnen Chips in der Größenordnung von 5 bis 15 kΩs, wodurch der durch die fehlerhaften Chips fließende Strom begrenzt wird.
Die EP-A-0 318 094 offenbart eine integrierte Speicherschaltung mit einer Speisespannungssteuerung auf dem Chip. Dadurch werden die Bitleitungen und die Nicht-Bitleitungen, an die vor einem Lesemodus auch die Speicherzellen angeschlossen sind, auf die interne Speisespannung geladen, wobei die Bitleitung und die Nicht-Bitleitung, die gewählt worden sind, auf einen Spannungspegel entladen werden, der eine Schwellenspannung eines NMOS-Transistors unterhalb der internen Speisespannung ist. Dies hat die Aufrechterhaltung der maximalen Unempfindlichkeit gegenüber einem Rauschen für die Speicherzellen zur Folge.
Die EP-A-0 175 880 offenbart eine Halbleiterspeichervorrichtung, in der ein erster Transistor zwischen jede Datenleseeinrichtung und eine Vdd-Leistungsquelle geschaltet ist. Ein zweiter Transistor ist zwischen jede der Datenleseeinrichtungen und Masse geschaltet. An das Gate eines ersten Transistors wird ein Steuersignal für die Steuerung des aktiven Zustands jeder Datenleseeinrichtung geliefert. Es wird an das Gate des zweiten Transistors mit einer Zeitverzögerung angelegt, die jener durch eine Wortleitung entspricht. Dadurch stimmt der Takt, in dem jede Datenleseeinrichtung aktiviert wird, mit den optimalen Takt einer Potentialänderung auf jeder entsprechenden Bitleitung überein.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Erfindung zielt auf die Lösung der Probleme im Stand der Technik.
Eine Aufgabe der vorliegenden Erfindung ist, die durch den Leistungsversorgungswiderstand der Speicherzellenfelder bewirkte Differenz zwischen den Betriebsspannen zu reduzieren.
Eine weitere Aufgabe der Erfindung ist, die durch den Anstieg der Lade- und Entladeströme während der Leseverstärkeroperation bewirkte Differenz zwischen den Betriebsspannen zu reduzieren.
Eine weitere Aufgabe der Erfindung ist, die Differenz zwischen dem jeweiligen Rauschen in der Umgebung der Leistungsversorgungsanschlußflächen, das sich in Abhängigkeit davon unterscheidet, welches der Speicherzellenfelder arbeitet, zu reduzieren, um dadurch die nachteiligen Wirkungen wie etwa Fehlfunktionen der Peripherieschaltungen einschließlich der Eingangs-Anfangsstufenschaltungen zu reduzieren.
Eine Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ist in Anspruch 1 offenbart. Die Ansprüche 2 bis 11 offenbaren weitere Ausführungsformen der Erfindung.
Gemäß der Ausführungsform nach Anspruch 11 wird die Leistungsversorgungsspannung, die von der Leistungsversorgung geliefert wird, über die Hauptleitung und entsprechende Widerstandselemente und ferner über die Hilfsleitungen an die Speicherzellenfelder geliefert. Die Widerstandselemente sind so gesetzt, daß sie einen größeren Widerstand als der Leitungswiderstand über der Hauptleitung besitzen, so daß der Leitungswiderstand tatsächlich vernachlässigbar ist und der Leistungsversorgungswiderstand jedes Speicherzellenfeldes durch den Widerstand des Widerstandselements bestimmt ist. Daher wird die Differenz zwischen den Leistungsversorgungswiderständen der Speicherzellenfelder reduziert, ferner wird die Differenz zwischen den Betriebsspannen der Speicherzellenfelder reduziert. Im Ergebnis wird das Setzen des Takts für die Zugriffssteuerung oder dergleichen erleichtert.
Wenn gemäß der Ausführungsform nach Anspruch 4 der Leseverstärker-Treibertransistor eingeschaltet wird, wird das vom Transistor ausgegebene Leseeinrastsignal an die Leseverstärker über die gemeinsamen Knoten in den Speicherzellenfeldern angelegt, wobei die Leseverstärker in der Weise arbeiten, daß sie die Potentialdifferenz zwischen dem Paar von Bitleitungen erfassen und verstärken. Die Lade- und Entladeströme, die zwischen den Leseverstärkern und den Leistungsversorgungsleitungen fließen, werden jedoch durch die Widerstandselemente reduziert, ferner ist die Veränderung des Leistungsversorgungspotentials reduziert und ist die Betriebsspanne aufgrund der Verringerung des Rauschens erhöht.
Die Halbleiterspeichervorrichtung der Ausführungsform nach Anspruch 8 ist mit einer Schalteinrichtung versehen, die mit dem Widerstandselement parallelgeschaltet ist und durch ein Schaltsignal ein- und ausgeschaltet wird, das gegenüber dem Steuersignal um eine vorgegebene Dauer verzögert ist.
Die Schalteinrichtung wird während der Operation des Leseverstärkers als Antwort auf das Schaltsignal, das vom Leseverstärker-Treibertransistor um die vorgegebene Dauer verzögert ist, eingeschaltet. Daher ist die Veränderung der Lade- und Entladeströme, die durch den Leseverstärker-Treibertransistor fließen, verteilt, so daß das begleitende Leistungsversorgungsrauschen reduziert ist und die Datenübertragungsgeschwindigkeit verbessert ist, wodurch die Reduzierung der Betriebsgeschwindigkeit aufgrund der Einfügung des Widerstandselements verhindert wird.
Gemäß der Ausführungsform nach Anspruch 9 wird in der Umgebung der Leistungsversorgungsanschlußfläche, wo der Leistungsversorgungswiderstand klein ist, die Steilheit des Transistors verkleinert, während sie dort, wo der Leistungsversorgungswiderstand groß ist, vergrößert wird Daher ist der Ein-Widerstand des Transistors, der an dem Ort angeschlossen ist, wo der Leistungsversorgungswiderstand klein ist, groß, so daß die Lade- und Entladeströme, die sofort zwischen den Leseverstärkern und den Leistungsversorgungsleitungen schließen, begrenzt sind und das jeweilige Rauschen, das in den Leistungsversorgungsleitungen erzeugt wird, reduziert ist,
Da weiterhin die Steilheit des Transistors, der an einer Stelle angeschlossen ist, wo ein großer Leistungsversorgungswiderstand vorhanden ist, groß ist, sind die Ladeund Entladeströme, die sofort zwischen den Leistungsversorgungsleitungen und den Leseverstärkern fließen, erniedrigt, ferner ist die Differenz im Rauschen aufgrund der unterschiedlich arbeitenden Speicherzellenfelder reduziert. Im Ergebnis werden das Vcc-Rauschen und das Vss- Rauschen unabhängig davon, welcher Transistor arbeitet, konstant gehalten, ferner kann eine Differenz und eine Absenkung der Betriebsspanne in der Peripherieschaltung einschließlich der Eingangs-Anfangsstufenschaltungen verhindert werden, weshalb das obige Problem gelöst wird,

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Diagramm, das die Konfiguration der Halbleiterspeichervorrichtung des Standes der Technik zeigt.
Fig. 2 ist ein Diagramm, das die Konfiguration der Halbleiterspeichervorrichtung des Standes der Technik zeigt.
Fig. 3 ist ein Schaltbild, das das Speicherzellenfeld von Fig. 2 zeigt.
Fig. 4 ist ein Signalformdiagramm, das die Operation der Halbleiterspeichervorrichtung von Fig. 3 zeigt.
Fig. 5 ist ein Diagramm, das die Konfiguration der Halbleiterspeichervorrichtung einer ersten Ausführungsform der Erfindung zeigt.
Fig. 6 ist ein Diagramm, das die Konfiguration der Halbleiterspeichervorrichtung einer zweiten Ausführungsform der Erfindung zeigt.
Fig. 7 ist ein Diagramm, das die Konfiguration der Halbleiterspeichervorrichtung einer dritten Ausführungsform der Erfindung zeigt.
Fig. 8 ist ein Diagramm, das das Speicherzellenfeld in der Halbleitervorrichtung von Fig. 7 zeigt.
Fig. 9 ist ein Signalformdiagramm zur Erläuterung der Operation der Halbleiterspeichervorrichtung von Fig. 8.
Fig. 10 ist ein Diagramm, das die Konfiguration der Halbleiterspeichervorrichtung einer vierten Ausführungsform der Erfindung zeigt.
Fig. 11 ist ein Signalformdiagramm zur Erläuterung der Operation der Halbleiterspeichervorrichtung von Fig. 10.
Fig. 12 ist ein Diagramm, das die Konfiguration der Halbleiterspeichervorrichtung einer fünften Ausführungsform der Erfindung zeigt.
Fig. 13 ist ein Signalformdiagramm zur Erläuterung der Operation der Halbleiterspeichervorrichtung von Fig. 12.
Fig. 14 ist ein Diagramm, das den relevanten Abschnitt der Halbleitervorrichtung einer sechsten Ausführungsform der Erfindung zeigt.
Fig. 15A und Fig. 15B sind Signalformdiagramme zur Erläuterung der Operation der Halbleiterspeichervorrichtung von Fig. 14 und jener des Standes der Technik.

GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Erste Ausführungsform

Fig. 5 ist ein schematisches Diagramm, das eine Halbleiterspeichervorrichtung, z. B. einen dynamischen RAM, einer ersten Ausführungsform der Erfindung zeigt.
Diese Halbleiterspeichervorrichtung ist mit einer Vss- Leistungsversorgungsanschlußfläche 51 und mit einer Vcc- Leistungsversorgungsanschlußfläche 52 versehen. An die Leistungsversorgungsanschlußfläche 51 ist eine Vss-Leistungsversorgungsleitung (Zwischenverbindung) 53 angeschlossen. An die Leistungsversorgungsanschlußfläche 52 ist eine Leistungsversorgungsleitung 54 angeschlossen. Zwischen die Leistungsversorgungsleitungen 53 und 54 sind mehrere Speicherzellenfelder 60-1 bis 60-N geschaltet.
Die Leistungsversorgungsleitung 53 auf der Vss-Seite enthält eine Hauptleitung 53a, die längs der Speicherzellenfelder 60-1 bis 60-N angeordnet ist und bei der Vss-Anschlußfläche 51 beginnt, sowie Hilfsleitungen 53b-1 bis 53b-N, die in den Speicherzellenfeldern 60-1 bis 60-N angeordnet sind, wobei die Hauptleitungen 53a und die Hilfsleitungen 53b-1 bis 53b-N über Widerstandselemente R11 bis R1N miteinander verbunden sind. In ähnlicher Weise enthält die Leistungsversorgungsleitung 54 auf der Vcc-Seite eine Hauptleitung 54a, die längs der Speicherzellenfelder 60-1 bis 60-N angeordnet ist und bei der Vss-Anschlußfläche 52 beginnt, sowie Hilfsleitungen 54b-1 bis 54b-N, die in den Speicherzellenfeldern 60-1 bis 60-N angeordnet sind, wobei die Hauptleitung 54a und die Hilfsleitungen 54b-1 bis 54b-N über Widerstandselemente R21 bis R2N miteinander verbunden sind. Die Hauptleitungen 53a und 54a besitzen Leitungswiderstände (Impedanzen), die auf ihre jeweiligen Längen verteilt sind.
Jedes der Speicherzellenfelder 60-1 bis 60-N enthält eine Speicherzellenmatrix 60a, die aus einer Matrixanordnung von Speicherzellen an den Schnittpunkten mehrerer Wortleitungen und Bitleitungspaare besteht, eine Leseverstärkergruppe 60b, die mehrere Leseverstärker für die Erfassung und die Verstärkung der geringen Potentialdifferenzen zwischen den entsprechenden Bitleistungspaaren enthält, sowie eine Steuerschaltung für die Steuerung der Operation des Speicherzellenfeldes.
Die Speicherzellenmatrix 60a, die Leseverstärkergruppe 60b und die Steuerschaltung 60c können ähnlich jenen sein, die in Fig. 3 gezeigt sind.
Eine Eingabeschaltung für die Eingabe von Signalen von außerhalb des Chips, eine Ausgabeschaltung für die Ausgabe von Informationen der Speicherzellen nach außen und eine Schreibschaltung zum Schreiben von Daten von außerhalb in die Speicherzellen, die nicht gezeigt sind, sind an die Vss-Anschlußfläche 51 und an die Vcc-Anschlußfläche 52 angeschlossen.
Wenn die Leistungsversorgungsspannung über die Vss-Anschlußfläche 51 und die Vcc-Anschlußfläche 52 angelegt wird, wird die Leistungsversorgungsspannung über die Leistungsversorgungsleitungen 53 und 54 und die Widerstandselemente R11 bis R1N und R21 bis R2N an die Speicherzellenfelder 60-1 bis 60-N angelegt. Die Speicherzellenfelder 60-1 bis 60-N werden dann in ihren Betriebszustand versetzt, in dem das Lesen oder Schreiben von Daten in den Speicherzellenfeldern 60-1 bis 60-N der Speicherzellenmatrix 60a ausgeführt wird.
Nun wird der Vss-Leistungsversorgungswiderstand in den Speicherzellenfeldern 60-1 bis 60-N betrachtet. Für das erste Speicherzellenfeld 60-1 beträgt er R11 + r; für das zweite Speicherzellenfeld 60-2 beträgt er R12 + 2r, für das N-te Speicherzellenfeld beträgt er R1N + Nr. Um die Differenz zwischen den jeweiligen Vss-Leistungsversorgungswiderständen zwischen den Speicherzellenfeldern 60-1 bis 60-N zu reduzieren, sollte das Verhältnis des Widerstandes Nr der Leitung zum Widerstand des Widerstandselements R1N reduziert werden, d. h. der Widerstand Nr der Leitung sollte reduziert werden und der Widerstand des Widerstandselements R1N sollte vergrößert werden, um die Wirkungen des Leistungswiderstands r zu reduzieren.
Als Mittel zum Reduzieren des Leitungswiderstands Nr sollte bei fester Anzahl von Speicherzellenfeldern 60-1 bis 60-N der Leitungswiderstand r der Hauptleitung 53a reduziert werden. Um den Leitungswiderstand r zu reduzieren, sollte die Breite der Leitung erhöht oder der Schichtwiderstand der Leitung reduziert werden. Es wird eine Situation angenommen, in der der Leitungswiderstand Nr auf einen bestimmten Wert gesetzt ist. In diesem Fall wird der Widerstand des Widerstandselements R1N größer als der Leitungswiderstand Nr gesetzt, wobei dann der Leitungswiderstand Nr tatsächlich vernachlässigt werden kann, so daß die Differenz zwischen den einzelnen Vss- Leistungsversorgungswiderständen der Speicherzellenfelder 60-1 bis 60-N reduziert werden kann.
Der Widerstand Ri (i = 1 bis N) kann so gesetzt werden, daß:
R11 + r = R12 + 2r = ... = R1N + Nr
Der Widerstand R1i kann durch Bilden der Widerstandselemente R11 bis R1N aus einem Material mit einem großen Schichtwiderstand (wie etwa Polysilicium, Wolfram-Polycid oder dergleichen) statt aus Aluminium, das eine metallische Leitung ergibt, verwirklicht werden. Die obige Maßnahme zum Reduzieren der Differenz zwischen den Vss-Leistungsversorgungswiderständen kann auch auf den Vcc-Leistungsversorgungswiderstand angewandt werden.
Durch Einfügen der Widerstandselemente R11 bis R1N und R21 bis R2N zwischen die Hauptleitungen 53a und 54a und die Hilfsleitungen 53b-1 bis 53b-N und 54b-1 bis 54b-N derart, daß der Leistungsversorgungswiderstand der Speicherzellenfelder 60-1 bis 60-N tatsächlich durch die Widerstandselemente R11 bis R1N und R21 bis R2N bestimmt ist, kann die Differenz zwischen den einzelnen Leistungsversorgungswiderständen der Speicherzellenfelder reduziert werden.
Die Einfügung der Widerstandselemente R11 bis R1N und R21 bis R2N erhöht den Leistungsversorgungswiderstand für die Speicherzellenfelder 60-1 bis 60-N. Die Schaltungsoperationsgeschwindigkeit wird daher um ein bestimmtes Ausmaß abgesenkt. Da jedoch die Bereitstellung der Widerstandselemente R11 bis R1N und R21 bis R2N die Differenz zwischen den Betriebsspannen der Speicherzellenfeldern 60-1 bis 60-N reduziert, wird eine Einstellung des Steuertakts für das Lesen und Schreiben der Daten erleichtert, wobei dieser Vorteil schwerer als der Nachteil der Reduzierung der Betriebsgeschwindigkeit wiegt.

Zweite Ausführungsform

Fig. 6 zeigt schematisch eine Halbleiterspeichervorrichtung einer zweiten Ausführungsform der Erfindung. Elemente, die gleich denen von Fig. 5 sind, besitzen die gleichen Bezugszeichen.
Der Unterschied dieser Halbleiterspeichervorrichtung gegenüber Fig. 5 besteht darin, daß an die Vss-Anschlußfläche 51 eine interne Leistungsversorgungserzeugungsschaltung 61 angeschlossen ist und daß der Ausgangsknoten der internen Leistungsversorgungserzeugungsschaltung 61 an die Hauptleitungen 53a und 54a der Leistungsversorgungsleiter 53 und 54 angeschlossen ist. Die interne Leistungsversorgungserzeugungsschaltung 61 empfängt die Leistungsversorgungsspannung von der Vcc-Anschlußfläche 52, bewirkt einen bestimmten Spannungsabfall und liefert eine Leistungsversorgungsspannung mit niedrigem Pegel Vcc an die Hauptleitungen 53a und 54a. Sie ist aus einem Widerstandsspannungsteiler, MOS-Transistoren oder dergleichen gebildet und dient als Leistungsversorgungsschaltung.
Durch die Anordnung der obenbeschriebenen internen Leistungsversorgungserzeugungsschaltung 61 und die Ansteuerung der Speichermatrix 60a in den Speicherzellenfeldern 60-1 bis 60-N mit einer Leistungsversorgungsspannung mit niedrigerem Pegel kann eine Verschlechterung der Speicherelemente verhindert werden. Darüber hinaus kann durch die Anordnung der Widerstandselemente R11 bis R1N und R21 bis R2N die Differenz zwischen den Betriebsspannen der einzelnen Speicherzellenfeldern 60-1 bis 60-N wie in der ersten Ausführungsform reduziert werden.

Dritte Ausführungsform

Fig. 7 zeigt eine Halbleiterspeichervorrichtung einer dritten Ausführungsform der Erfindung. Elemente, die mit jenen in Fig. 5 übereinstimmen, besitzen die gleichen Bezugszeichen.
Diese Halbleiterspeichervorrichtung ist mit gemeinsamen Knoten N1 und N2 versehen, die ebenfalls den Leistungsversorgungshilfsleitungen 53b und 54b in Fig. 5 und in Fig. 6 entsprechen und die dazu dienen, die Leseeinrastsignale SLN und SLP an die Speicherzellenfelder 60-1 bis 60-N zu übertragen. Die gemeinsamen Knoten N1 (Leistungsversorgungshilfsleitung 53b) in den Speicher zellenfeldern 60-1 bis 60-N sind über Leseverstärkertreiber-NMOS-Transistoren 62-1 bis 62-N, die durch das Steuersignal SN ein- und ausgeschaltet werden, und über die Widerstandselemente R1 an die Leistungsversorgungshauptleitung 53a angeschlossen, die an die Vss-Anschlußfläche 51 angeschlossen ist. In ähnlicher Weise sind die gemeinsamen Knoten N2 (Leistungsversorgungshilfsleitung 54b) in den Speicherzellenfeldern 60-1 bis 60-N über Leseverstärkertreiber-PMOS-Transistoren 63-1 bis 63-N, die durch das Steuersignal SP ein- und ausgeschaltet werden, und über die Widerstandselemente R2 an die Leistungsversorgungshilfsleitung 54b angeschlossen, die an die Vcc-Anschlußfläche 52 angeschlossen ist.
An die Vss-Anschlußfläche 51 und an die Vcc-Anschlußfläche 52 sind Peripherieschaltungen 61-1 bis 61-4 für die Steuerung des Eingangs und des Ausgangs der Halbleiterspeichervorrichtung angeschlossen.
Wie in der Ausführungsform von Fig. 5 enthält jedes der Speicherzellenfelder 60-1 bis 60-N eine Speicherzellenmatrix 60a, Leseverstärker 60b und eine Steuerschaltung 60c. Deren Einzelheiten sind in Fig. 8 gezeigt.
Das gezeigte Speicherzellenfeld 60-1 enthält eine Speicherzellenmatrix 60a zum Speichern von Daten, eine Leseverstärkergruppe 60b, die mehrere Leseverstärker 60b&sub1; bis 60bp für die Erfassung und die Verstärkung der Potentialdifferenz zwischen den Paaren von Bitleitungen enthält, sowie eine Steuerschaltung für die Steuerung des Speicherzellenfeldes 60-1. Diese Steuerschaltung enthält mehrere Wortleitungstreiberschaltungen 80&sub1; bis 80p, mehrere Vorladungsschaltungen 81&sub1; bis 81p, mehrere Übertragungsgatter 82&sub1; bis 82p und dergleichen.
Die Speicherzellenmatrix 60a dient dem Speichern von Daten und besitzt mehrere Wortleitungen WL&sub1; bis WLQ, mehrere Paare von Bitleitungen BL&sub1;, &sub1; bis BLp, p und Speicherzellen 70&sub1;&sub1; bis 70PQ, die an deren Schnittpunkten angeschlossen sind. Die Speicherzellen 70&sub1;&sub1; bis 70PQ sind jeweils als Einzeltransistor-Speicherzelle konfiguriert, die aus einem NMOS-Transistor 70a und einem Kondensator 70b gebildet ist.
An die Paare von Bitleitungen BL&sub1;, &sub1; bis BLp, p ist die Leseverstärkergruppe 60b angeschlossen. Die Leseverstärkergruppe 60b enthält mehrere Leseverstärker 60b&sub1; bis 60bp, die die Potentialdifferenzen zwischen den Paaren von Bitleitungen BL&sub1;, &sub1; bis BLp, p erfassen und verstärken und die durch die Leseeinrastsignale SLN und SLP an den gemeinsamen Knoten N1 und N2 angesteuert werden. Die Leseverstärker 60b&sub1; bis 60bp sind jeweils als ein Flipflop konfiguriert, das NMOS-Transistoren 71a und 71b und PMOS-Transistoren 71c und 71d, die mit den Paaren der Bitleitungen BL&sub1;, &sub1; bis BLp, p kreuzgekoppelt sind, enthält.
Die Wortleitungstreiberschaltungen 80&sub1; bis 80Q, die an die Wortleitungen WL&sub1; bis WLQ angeschlossen sind, setzen die Wortleitungen WL&sub1; bis WLQ als Antwort auf das Spaltendecodierungswählsignal XD&sub1; bis XDQ auf den hohen Pegel oder auf den niedrigen Pegel und sind aus NMOS-Transistoren 80a und 80b und aus einem Inverter 80c gebildet. Die Vorladungsschaltungen 81&sub1; bis 81p, die an die Paare von Bitleitungen BL&sub1;, &sub1; bis BLp, p angeschlossen sind, laden die Bitleitungen BL&sub1;, &sub1; bis BLp, p auf das Referenzpotential VR in Übereinstimmung mit dem Vorladungssignal EQ vor und sind aus NMOS-Transistoren 81a und 81b gebildet. Die Übertragungsgatter 82&sub1; bis 82p, die an die Paare von Bitleitungen BL&sub1;, &sub1; bis BLp, p angeschlossen sind, übertragen die Informationen der Speicherzellen 70&sub1;&sub1; bis 70PQ an die komplementären Datenleitungen DB, und sind aus NMOS-Transistoren 82a und 82b gebildet, die durch die Spaltendecodierungswählsignale YD&sub1; bis YDp einund ausgeschaltet werden.
Fig. 9 ist ein Signalformdiagramm zur Erläuterung der Funktionsweise der Schaltung von Fig. 8. Die Funktionsweise der Halbleitervorrichtung von Fig. 7 und von Fig. 8 wird nun mit Bezug auf Fig. 9 beschrieben. In Fig. 9 repräsentieren die Signalformen in durchgezogenen Linien die dritte Ausführungsform, während die unterbrochenen Linien den Stand der Technik repräsentieren.
Es wird eine Situation angenommen, in der eine Dateneinheit "1", die in der Speicherzelle 70&sub1;&sub1; gespeichert ist, ausgelesen wird.
Während der Bereitschaft liegt das Vorladungssignal EQ auf hohem Pegel und ist die Vorladungsschaltung 81&sub1; bis 81p eingeschaltet, während die Paare von Bitleitungen BL&sub1;, &sub1; bis BLp, p auf das Referenzpotential VR vorgeladen sind. Wenn ein Lesen ausgeführt wird, wird das Vorladungssignal EQ vom hohen Pegel zum niedrigen Pegel abgesenkt. Die Vorladungsschaltungen 81&sub1; bis 81p werden dann ausgeschaltet, ferner wird die Lieferung des Referenzpotentials an die Paare von Bitleitungen BL&sub1;, &sub1; bis BLp, p angehalten, um die Vorladung zu beenden.
Die Wortleitungstreiberschaltung 80&sub1; wird dann durch das Spaltendecodierungswählsignal XD&sub1; aktiviert. Anschließend wird der NMOS-Transistor 80a in der Wortleitungstreiberschaltung 80&sub1; eingeschaltet, wobei die Leistungsversorgungshauptleitung 54a und die Wortleitung WL&sub1; miteinander leitend verbunden sind. Die Wortleitung WL&sub1; wird dann vom niedrigen auf den hohen Pegel angehoben. Der NMOS-Transistor 70a in der Speicherzelle 70&sub1;&sub1; der an die Wortleitung WL&sub1; angeschlossen ist, wird eingeschaltet und die Information "1", die im Kondensator 70b gespeichert ist, werden an die Bitleitung BL&sub1; ausgegeben, wobei zwischen jedem der Paare von Bitleitungen BL&sub1;, &sub1; eine leichte Potentialdifferenz erzeugt wird. Zu diesem Zeitpunkt sind andere Speicherzellen 70&sub2;&sub1; bis 70P1, die an dieselbe Wortleitung WL&sub1; angeschlossen sind, ebenfalls aktiviert, wobei ihre Daten an die entsprechenden Bitleitungspaare BL&sub2;, &sub2; bis BLp, p übertragen werden.
Wenn die Steuersignale SN und SP danach vom niedrigen Pegel auf den hohen Pegel angehoben werden, werden die Leseverstärkertreiber-NMOS-Transistoren 62-1 bis 62-N und 63-1 bis 63-N eingeschaltet, ferner werden die Leseeinrastsignale SLN an den gemeinsamen Knoten N1 über die Leistungsversorgungshauptleitung 53a und die Widerstandselemente R1 zum niedrigen Pegel geändert, während die Leseeinrastsignale SLP an den gemeinsamen Knoten N2 über die Leistungsversorgungshauptleitung 54a und die Widerstandselemente R2 zum hohen Pegel geändert werden, so daß die Leseverstärker 60b&sub1; bis 60bp aktiviert werden.
Die Leseverstärker 60b&sub1; bis 60bp erfassen an den Paaren von Bitleitungen BL&sub1;, &sub1; bis BLp, p leichte Potentialdifferenzen und führen das Potential an den Bitleitungen BL&sub1; bis p über die NMOS-Transistoren 71a der entsprechenden Leseverstärker 60b&sub1; bis 60bp ab, wobei der Entladestrom I&sub1; durch den gemeinsamen Knoten N1, den NMOS-Transistor 62-1 und das Widerstandselement R1 zur Leistungsversorgungshauptleitung 53a fließt. Gleichzeitig damit fließt ein Ladestrom 12 durch die Leistungsversorgungshauptleitung 54a, das Widerstandselement R2, den PMOS-Transistor 63-1, den gemeinsamen Knoten N2 und den PMOS-Transistor 71d der entsprechenden Leseverstärker 60b&sub1; bis 60bp, wobei die Bitleitungen BL&sub1; bis BLp durch diesen Ladestrom I&sub2; geladen werden und die Potentialdifferenzen an den Paaren von Bitleitungen BL&sub1;, &sub1; bis BLp, p verstärkt werden.
Nachdem die Potentialdifferenzen an den Paaren von Bitleitungen BL&sub1;, &sub1; bis BLp, p vollständig verstärkt worden sind, wird das Spaltendecodierungswählsignal YD&sub1; vom niedrigen Pegel zum hohen Pegel angehoben. Die NMOS- Transistoren 82a und 82b im Übertragungsgatter 82&sub1; werden dadurch eingeschaltet, wobei die Daten in dem Paar von Bitleitungen BL&sub1;, &sub1; an die Datenleitungen DB, übertragen werden. Dadurch wird das Lesen von Daten aus der Speicherzelle 70&sub1;&sub1; erzielt.
In dieser dritten Ausführungsform ist der Drain des NMOS- Transistors 82-1, der das Leseeinrastsignal SLN ausgibt, über das Widerstandselement R1 an die Leistungsversorgungshauptleitung 53a auf der Vss-Seite angeschlossen, während der Drain des PMOS-Transistors 63-1, der das Leseeinrastsignal SLP ausgibt, über das Widerstandselement R2 an die Leistungsversorgungshauptleitung 54a auf der Vcc-Seite angeschlossen ist. Daher können kraft der Widerstandselemente R1 und R2 der Entladestrom I&sub1; und der Ladestrom I&sub2; während des Betriebs der Leseverstärker im Vergleich zum Stand der Technik begrenzt werden. Somit sind, wie in Fig. 9 gezeigt ist, der Anstieg des Vss-Pegels und der Abfall des Vcc-Pegels auf den Leistungsversorgungshauptleitungen 53a und 54a kleiner als im Stand der Technik.
Da die Widerstandselemente R&sub1; und R&sub2; vorgesehen sind, besteht der Nachteil, daß die Änderung der Leseeinrastsignale SLN und SLP und der Potentiale an den Paaren von Bitleitungen BL&sub1;, &sub1; stärker als im Stand der Technik verzögert werden, der Anstieg des Vss-Pegels und der Abfall des Vcc-Pegels sind jedoch begrenzt, so daß Verzögerungen der Zugriffszeit während des Betriebs der Schaltung nach der Leseeinrastung und die Verschlechterung der Betriebsspanne wie etwa die Verschlechterung der TTL- Spanne verhindert werden können, wobei diese Vorteile überwiegen.

Vierte Ausführungsform

Fig. 10 zeigt den relevanten Abschnitt der Halbleiterspeichervorrichtung einer vierten Ausführungsform der Erfindung. Elemente, die mit jenen von Fig. 7 übereinstimmen, sind mit den gleichen Bezugszeichen bezeichnet.
Diese Halbleiterspeichervorrichtung unterscheidet sich von der dritten Ausführungsform dadurch, daß die Widerstandselemente R1-1 und R2-1 jeweils auf seiten der Sources der Leseverstärkertreiber-NMOS-Transistoren 62-1 bis 62-N und der Leseverstärkertreiber-PMOS-Transistoren 63-1 bis 63-N, d. h. zwischen die MOS-Transistoren und die gemeinsamen Knoten N1 und N2, eingefügt sind.
Fig. 11 zeigt die Signalformen zur Erläuterung des Betriebs von Fig. 10.
Wie gezeigt, ergibt die Anordnung der Widerstandselemente R1 und R1-1 auf beiden Seiten der NMOS-Transistoren 62-1 bis 62-N und der Widerstandselemente R2 und R2-1 auf beiden Seiten der PMOS-Transistoren 63-1 bis 63-N gegenüber der dritten Ausführungsform eine weitere Reduzierung des Anstiegs des Vss-Pegels und des Abfalls des Vcc-Pegels.
Ähnliche Ergebnisse könnten ohne die Widerstandselemente R1-1 und R2-1 erhalten werden, falls die Widerstandswerte der Widerstandselemente R1 und R2 von Fig. 7 vergrößert würden. Falls jedoch die Widerstandselemente R1 und R2 aus Polysilicium oder Wolfram-Polycid gebildet wären, wie in Verbindung mit der ersten Ausführungsform beschrieben worden ist, könnte die erforderliche Länge zu groß sein, so daß unter diesem Aspekt tatsächlich eine Beschränkung vorliegt. Die Widerstandselemente R1-1 und R2-1 können anstelle der die Speicherzellenfelder 60-1 und die Transistoren 62-1 und 63-1 verbindenden Leiter gebildet sein (mit anderen Worten, durch Bilden der Leiter aus einen Material mit einem hohen Widerstand). Aus diesem Grund erfordert die Bereitstellung der Widerstandselemente R1 und R1-1 auf beiden Seiten der NMOS-Transistoren 62-1 und der Widerstandselemente R2 und R2-1 auf beiden Seiten der PMOS-Transistoren 63-1 bis 63-N einen kleineren Raum, um den großen Widerstand zu erhalten, wodurch der Anstieg des Vss-Pegels und der Abfall des Vcc-Pegels geeignet verhindert werden.

Fünfte Ausführungsform

Fig. 12 zeigt den relevanten Abschnitt der fünften Ausführungsform der Erfindung. Elemente, die mit jenen in Fig. 7 übereinstimmen, sind mit den gleichen Bezugszeichen bezeichnet.
Die Halbleiterspeichervorrichtung unterscheidet sich von der dritten Ausführungsform dadurch, daß anstelle des Widerstandselements R1 ein PMOS-Transistor 91 vorgesehen ist und anstelle des Widerstandselements R2 ein NMOS- Transistor 92 vorgesehen ist, ein NMOS-Transistor 93, der als Schalteinrichtung dient, parallel zum NMOS-Transistor 92 vorgesehen ist und ein PMOS-Transistor 94, der als Schalteinrichtung dient, parallel zum NMOS-Transistor 93 vorgesehen ist.
Der PMOS-Transistor 91 besitzt einen Schwellenwert Vtp, ferner ist sein Gate an Vss angeschlossen, so daß er eingeschaltet gehalten wird und als Last-MOS-Transistor arbeitet, der einen dem Schwellenwert Vtp entsprechenden Spannungsabfall bewirkt. Der NMOS-Transistor 92 besitzt einen Schwellenwert Vtn, ferner ist sein Gate an Vcc angeschlossen, so daß er eingeschalten gehalten wird und als Last-MOS-Transistor arbeitet, der einen dem Schwellenwert entsprechenden Spannungsabfall bewirkt, um an seinem Drain ein Potential (Vcc - Vtn) zu erzeugen.
Der NMOS-Transistor 93 und der PMOS-Transistor 94, die als Schalteinrichtungen dienen, sind Transistoren, die durch Schaltsignale VG und , die von einer Schaltsignalerzeugungsschaltung 95 ausgegeben werden, ein- und ausgeschaltet werden. Die Schaltsignalerzeugungsschaltung 95 gibt die Schaltsignale VG und aus, die gegenüber dem Abfall des Steuersignals (Zeilenadressenhinweissignal) um eine vorgegebene Dauer verzögert sind, und kann aus einer Verzögerungsschaltung gebildet sein, die mehrere Stufen von Invertern umfaßt. Der Takt, in dem das Schaltsignal VG ansteigt, ist gegenüber den Anstieg des Steuersignals SN leicht verzögert.
Fig. 13 zeigt die Signalform zur Erläuterung des Betriebs von Fig. 12. Der PMOS-Transistor 91 und der NMOS-Transistor 92 werden eingeschaltet gehalten, wobei der Leseverstärkertreiber-NMOS-Transistor 62-1 und der Leseverstärkertreiber-PMOS-Transistor 63 eingeschaltet werden, wenn das Steuersignal SN ansteigt und das Steuersignal SP abfällt, nachdem das Steuersignal abgefallen ist. Im Ergebnis fällt das durch den NMOS-Transistor 62-1 laufende Leseeinrastsignal SLN auf das Potential (Vss + Vtp) ab, während das Leseeinrastsignal SLP, das durch den PMOS-Transistor 63-1 läuft, auf das Potential (Vcc - Vtn) ansteigt.
Wenn das von der Schaltsignalerzeugungsschaltung 95 ausgegebene Schaltsignal VG auf den hohen Pegel ansteigt, fällt das Schaltsignal auf den niedrigen Pegel ab.
Wenn der NMOS-Transistor 93 und der PMOS-Transistor 94 eingeschaltet werden und der PMOS-Transistor 91 und der NMOS-Transistor 92 im Nebenschluß geschaltet werden, fällt das Leseeinrastsignal SLN auf den Vss-Pegel, während das Leseeinrastsignal SLP auf den Vcc-Pegel ansteigt. Bei der Veränderung der Leseeinrastsignale SLN und SLP wird der Leseverstärker im Speicherzellenfeld 60-1 aktiviert, ferner wird die Potentialdifferenz am Paar von Bitleitungen erfaßt und verstärkt.
In dieser fünften Ausführungsform wird durch das Schalten des NMOS-Transistors 93 und des PMOS-Transistors 94 bewirkt, daß die Leseeinrastsignale SLN und SLP in zwei Stufen abfallen oder ansteigen, so daß die schnelle Änderung der Leseeinrastsignale SLN und SLP vermindert wird und die schnelle Änderung der Lade- und Entladeströme während des Betriebs der Leseverstärker begrenzt wird. Aus diesem Grund wird das Leistungsversorgungsrauschen, das an den Leistungsversorgungshauptleitungen 53a und 54a auftritt, in kleinere Teile unterteilt, ferner kann die Reduzierung der Datenübertragungsgeschwindigkeit, die in Verbindung mit der dritten Ausführungsform ein Problem darstellte, verhindert werden.
An den obenbeschriebenen Ausführungsformen können verschiedene Abwandlungen vorgenommen werden. Beispiele der Abwandlungen werden im folgenden angegeben.
(a) In Fig. 7 können die Widerstandselemente R1 auf seiten der Sources der NMOS-Transistoren 62-1 bis 62-N und die Widerstandselemente R2 auf seiten der Sources der PMOS-Transistoren 63-1 bis 63-N vorgesehen sein. Es können noch immer Vorteile wie jene von Fig. 7 erhalten werden.
(b) Die erste Ausführungsform von Fig. 5 und die zweite Ausführungsform von Fig. 6; sowie die dritte Ausführungsform von Fig. 7 und die vierte Ausführungsform von Fig. 10 können kombiniert werden, um eine Halbleiterspeichervorrichtung zu bilden. Beispielsweise können die Widerstandselemente R1 in Fig. 7 durch die Widerstandselemente R11 bis R1N in Fig. 5 ersetzt sein, ferner können die Widerstandselemente R2 in Fig. 7 durch die Widerstandselemente R21 bis R2N in Fig. 1 ersetzt sein. Es wird darauf hingewiesen, daß die Differenz zwischen den Widerstandselementen R1 und R2 und den Widerstandselementen R11 bis R1N, R21 bis R2N durch deren Widerstandswerte oder durch die Weise, in der ihre Widerstandswerte bestimmt werden, gegeben ist. Dann kann die Differenz zwischen den Betriebsspannen der einzelnen Speicherzellenfeldern 60-1 bis 60-N in Fig. 7 reduziert werden, ferner kann das Einstellen des Steuerzeitverlaufs zum Lesen, Schreiben usw. erleichtert werden.
(c) Der PMOS-Transistor 91 in Fig. 12 kann durch das Widerstandselement R11 bis R1N in Fig. 6 oder durch das Widerstandselement R1 in Fig. 7 oder in Fig. 10 ersetzt sein. Weiterhin kann der NMOS-Transistor 92 in Fig. 12 durch das Widerstandselement R21 bis R2N in Fig. 6 oder durch die Widerstandselemente R2 in Fig. 7 oder in Fig. 10 ersetzt sein. Weiterhin kann die Schaltsignalerzeugungsschaltung 95 in Fig. 12 so konfiguriert sein, daß sie die Schaltsignale VG und unter Verwendung von Signalen, die vom Steuersignal verschieden sind, z. B. der Steuersignale SN, SP oder anderer Signale, erzeugt.

Sechste Ausführungsform

Fig. 14 ist ein Diagramm, das den relevanten Abschnitt der Halbleiterspeichervorrichtung einer sechsten Ausführungsform der Erfindung zeigt.
Diese Halbleiterspeichervorrichtung ist ein dynamischer RAM, der mit einer Vss-Leistungsversorgungsanschlußfläche 160 und einer Vcc-Leistungsversorgungsanschlußfläche 170 versehen ist. An die Leistungsversorgungsanschlußfläche 160 sind eine Vss-Leistungsversorgungshauptleitung 161a und eine weitere Vss-Leistungsversorgungsleitung 162 angeschlossen. An die Leistungsversorgungsanschlußfläche sind eine Vcc-Leistungsversorgungsleitung 171 und eine weitere Vcc-Leistungsversorgungsleitung 172 angeschlossen. Die Leistungsversorgungshauptleitungen 161 und 171 dienen der Ansteuerung der Leseverstärker, um die nachteilige Wirkung des Leistungsversorgungsrauschens zum Zeitpunkt des Betriebs der Leseverstärker zu verhindern An die anderen Leistungsversorgungsleitungen 162 und 172 sind Peripherieschaltungen der Halbleiterspeichervorrichtung einschließlich der Eingangs-Anfangsstufenschaltungen angeschlossen.
An die Leistungsversorgungshauptleitung 161a sind Drains von NMOS-Transistoren 164&sub1; bis 164N angeschlossen, deren Sources an gemeinsame Knoten N1 für die Aktivierung mehrerer Leseverstärker angeschlossen sind. An die Leistungsversorgungshauptleitung 171a sind Drains von NMOS- Transistoren 174&sub1; bis 174N angeschlossen, deren Sources an gemeinsame Knoten N2 für die Aktivierung der mehreren Leseverstärker angeschlossen sind. Die NMOS-Transistoren 164&sub1; bis 164N werden durch ein Steuersignal SN, das von einer nicht gezeigten Steuerschaltung ausgegeben wird, die zu der früher in Verbindung mit anderen Ausführungsformen beschriebenen Steuerschaltung ähnlich ist, einund ausgeschaltet. Die PMOS-Transistoren 174&sub1; bis 174N werden durch ein von der Steuerschaltung ausgegebenes Steuersignal SP ein- und ausgeschaltet. Die Speicherzellenfelder 180&sub1; bis 180N sind zwischen die gemeinsamen Knoten N1 und N2 geschaltet.
Die Vss-Leistungsversorgungshauptleitung 161a besitzt einen Leitungswiderstand r, wobei der Leistungsversorgungswiderstand über der Leistungsversorgungshauptleitung 161a mit zunehmendem Abstand von der Vss-Leitungsversorgungs- Anschlußfläche 160 ansteigt. In ähnlicher Weise besitzt die Vcc-Leistungsversorgungshauptleitung 171a den Leitungswiderstand r, wobei der Leistungsversorgungswiderstand über die Leistungsversorgungsleitung 171a mit zunehmendem Abstand von der Vcc-Leistungsversorgungsanschlußfläche 170 ansteigt.
In dieser Ausführungsform ist die Steilheit des NMOS- Transistors 164N, der sich am weitesten entfernt von den NMOS-Transistoren 164&sub1; bis 164N befindet, an jene des NMOS-Transistors (11-N bis 11-N) im Stand der Technik von Fig. 2 angeglichen, wobei bei einem Anstieg des Widerstands über der Leistungsversorgungshauptleitung 161a die Steilheit in der Weise verändert wird, daß gilt:
MN&sub1; < MN&sub2; < ... < MNN-1 < MNN
wobei MN&sub1; bis MNN die entsprechenden Steilheiten der NMOS-Transistoren 164&sub1; bis 164N repräsentieren.
Ferner ist die Steilheit der PMOS-Transistoren 174&sub1; bis 174N so gesetzt, daß diejenige des PMOS-Transistors 174&sub1;, der am weitesten entfernt ist, an jene des PMOS-Transistors 12-1 bis 12-N des Standes der Technik von Fig. 2 angeglichen ist, wobei bei zunehmendem Leistungsversorgungswiderstand über der Leistungsversorgungshauptleitung 161a die Steilheit in der Weise verändert wird, daß gilt:
MPN < MPN-1 < ... < MP&sub2; < MP&sub1;
wobei MPN bis MP&sub1; die entsprechenden Steilheiten der PMOS-Transistoren 174&sub1; bis 174N repräsentieren.
Die Steilheiten der Transistoren können beispielsweise durch Verändern der Gatebreite eingestellt werden.
Wie im Beispiel von Fig. 8 ist jedes der Speicherzellenfelder 180&sub1; bis 180N mit mehreren Wortleitungen WL&sub1; bis WLQ, mit mehreren Paaren von Bitleitungen BL&sub1;, &sub1; bis BLp, p sowie mit Speicherzellen 70&sub1;&sub1; bis 70PQ, die an deren Schnittpunkte angeschlossen sind, versehen. Zwischen die Paare von Bitleitungen BL&sub1;, &sub1; bis BLp, p sind Leseverstärker 60b&sub1; bis 60bp angeschlossen.
Die Datenleseoperation der obigen Halbleiterspeichervorrichtung ist ähnlich jener, die in Verbindung mit den früher beschriebenen Ausführungsformen beschrieben worden ist.
Es wird beispielsweise angenommen, daß die Dateneinheit "1" in der Speicherzelle 70&sub1;&sub1; in Fig. 8 gespeichert ist und aus dieser ausgelesen wird, wobei die Wortleitung WL&sub1; durch ein Zeilendecodierungswählsignal XD&sub1; vom niedrigen Pegel auf den hohen Pegel angehoben wird. Dann wird der NMOS-Transistor 70a in der Speicherzelle 70&sub1;&sub1; eingeschaltet, wobei die Dateneinheit "1", die im Kondensator 70b gespeichert ist, an die Bitleitung BL&sub1; übertragen wird und zwischen dem Paar von Bitleitungen BL&sub1; und &sub1; eine leichte Potentialdifferenz erzeugt wird. Gleichzeitig werden Daten von den Speicherzellen 70&sub2;&sub1; bis 70P1, die an dieselbe Wortleitung WL&sub1; angeschlossen sind, an die Bitleitungen BL&sub2; bis BLp übertragen. Wenn das Steuersignal SN von Fig. 14 vom niedrigen Pegel zum hohen Pegel angehoben wird und wenn gleichzeitig das Steuersignal SP vom hohen Pegel zum niedrigen Pegel abgesenkt wird, werden die NMOS-Transistoren 164&sub1; bis 164N und die PMOS-Transistoren 174&sub1; bis 174N eingeschaltet. Die gemeinsamen Knoten N1 auf seiten der Sources der NMOS-Transistoren 164&sub1; bis 164N werden dann auf niedrigen Pegel abgesenkt, während die gemeinsamen Knoten N2 auf seiten der Sources der PMOS-Transistoren 174&sub1; bis 174N auf den hohen Pegel angehoben werden und dadurch die Leseverstärker 60b&sub1; bis 60bp aktiviert werden.
Wenn die Leseverstärker 60b&sub1; bis 60bp aktiviert werden, verstärkt der Leseverstärker 60b&sub1; die Potentialdifferenz zwischen dem Paar von Bitleitungen BL&sub1; und &sub1; in Fig. 8. Von der Leistungsversorgungsleitung 171 fließt durch den Leseverstärker 60b&sub1; zur Bitleitung BL&sub1; ein Ladestrom, während durch den Leseverstärker 60b&sub1; zur Leistungsversorgungsleitung 161 ein Entladestrom für die Bitleitung &sub1; fließt. Gleichzeitig verstärken die Leseverstärker 60b&sub2; bis 60bp die Potentialdifferenzen an den Bitleitungspaaren BL&sub2;, &sub2; bis BLp, p, wobei zu diesen und von diesen Bitleitungen Lade- bzw. Entladeströme fließen.
Die Potentialdifferenz zwischen dem Paar von Bitleitungen BL&sub1; und &sub1;, die durch den Leseverstärker 60b&sub1; verstärkt wird, wird durch das Übertragungsgatter 32&sub1;, das durch das Zeilendecodierungswählsignal YD&sub1; gewählt wird, zum Datenbus DB, geschickt. Somit werden die Daten der Speicherzelle 70&sub1;&sub1; wahlweise gelesen.
Die Fig. 15A und 15B zeigen die Signalformen an den gemeinsamen Knoten N1 und N2 für die Aktivierung der Leseverstärker in der Umgebung der Leistungsversorgungsanschlußflächen 160 und 170 für die vorliegende Ausführungsform und in den Umgebungen der Leistungsversorgungsanschlußflächen 1 und 2 des Standes der Technik. Die durchgezogenen Linien zeigen die Signalformen der vorliegenden Ausführungsform, während die unterbrochenen Linien die Signalformen des Standes der Technik zeigen.
Um die Leseverstärker in den Speicherzellenfeldern 180&sub1; bis 180N anzusteuern, werden die NMOS-Transistoren 1641 bis 164N und die PMOS-Transistoren 174&sub1; bis 174N eingeschaltet, um die gemeinsamen Knoten N1 zum niedrigen Pegel zu ändern und die gemeinsamen Knoten N2 zum hohen Pegel zu ändern. In der vorliegenden Ausführungsform ist die Gatebreite des NMOS-Transistors 1641 und des PMOS- Transistors 164N, die mit der Stelle verbunden sind, wo der Widerstand über der Leistungsversorgungsleitung 161 oder 171 klein ist, gleich oder kleiner als jene des Transistors des Standes der Technik gesetzt, so daß der Ein-Widerstand größer ist und die sofort durch die NMOS- Transistoren 164&sub1; und 174&sub1; fließenden Lade- und Entladeströme reduziert sind. Im Ergebnis kann das Vss- und das Vcc-Leistungsversorgungsrauschen wie in den Fig. 15A und 15B gezeigt begrenzt werden. Darüber hinaus sind der Rauschpegel während des Betriebs des Speicherzellenfeldes 180&sub1; und der Rauschpegel während des Betriebs der Speicherzellenfeldes 180N ungefähr gleich, so daß die Differenz der Rauschpegel, die von dem momentan arbeitenden Speicherzellenfeld abhängt, reduziert werden kann.
Daher können die von dem momentan arbeitenden Speicherzellenfeld (180&sub1; bis 180N) abhängende Differenz und Verminderung der Betriebsspanne der Peripherieschaltung einschließlich der Eingangs-Anfangsstufenschaltung, die mit anderen Leistungsversorgungsleitungen 162 und 172 verbunden ist, beseitigt werden. Nachteilige Wirkungen wie etwa Fehlfunktionen der Peripherieschaltungen aufgrund des Leistungsversorgungsrauschens können geeignet verhindert werden, ferner kann die Einstellung des Schwellenwerts in den Eingangs-Anfangsstufenschaltungen erleichtert werden.
An den obenbeschriebenen Ausführungsformen können verschiedene Abwandlungen vorgenommen werden. Im folgenden werden Beispiele von Abwandlungen angegeben.
(a) In der obigen Ausführungsform besitzen die NMOS-Transistoren 164&sub1; bis 164N und die PMOS-Transistoren 174&sub1; bis 174N Gatebreiten, die in Abhängigkeit vom Widerstand der Leistungsversorgungshauptleitungen 161a und 171a veränderlich sind. Es ist jedoch auch möglich, mit dem Widerstand der Leistungsversorgungsleitung die Steilheit zu verändern, indem andere Transistorcharakteristiken wie etwa die Gatelänge verändert werden. Darüber hinaus können die NMOS-Transistoren 164&sub1; bis 164N und die PMOS- Transistoren 174&sub1; bis 174N aus anderen Transistoren mit geänderter Polarität der Leistungsversorgung gebildet sein.
(b) In Fig. 14 ist die Anzahl der Leistungsversorgungsleitungen 161a und 162a bzw. 171a und 172, die an jede der Leistungsversorgungsanschluß flächen angeschlossen sind, gleich 2. Diese Anzahl kann jedoch in Abhängigkeit von der Schaltungskonfiguration der Halbleiterspeichervorrichtung irgendeine andere Zahl sein. Die Speicherzellenfelder 180&sub1; bis 180N können Konfigurationen besitzen, die von jener, die in Fig. 3 gezeigt ist, verschieden sind. Die Erfindung kann auf einen statischen RAM oder auf andere Typen von Halbleiterspeichervorrichtungen angewendet werden. Es sind verschiedene andere Abwandlungen möglich.
Im folgenden werden die Vorteile der Erfindung zusammengefaßt.
In der ersten und in der zweiten Ausführungsform in Fig. 5 bzw. in Fig. 6 enthält die Leistungsversorgungsleitung eine an die Leistungsversorgung angeschlossene Hauptleitung und in den jeweiligen Speicherzellenfeldern Hilfsleitungen, wobei die Hauptleitung längs der Speicherzellenfelder angeordnet ist, während die Hilfsleitungen in den Speicherzellenfeldern angeordnet sind, und wo bei die Hauptleitung und die Hilfsleitungen über Widerstandselemente verbunden sind. Der Widerstand der Widerstandselemente ist höher als der Widerstand der Hauptleitung gesetzt. Es ist daher möglich, die Differenz zwischen den Widerständen von der Leistungsversorgung zu den entsprechenden Speicherzellenfeldern zu reduzieren. Die Differenz der Betriebsspanne zwischen den einzelnen Speicherzellenfeldern aufgrund der Widerstandsdifferenz kann daher reduziert werden, ferner wird das Einstellen des Steuertakts zum Lesen, Schreiben usw. erleichtert.
Gemäß der dritten und der vierten Ausführungsform von Fig. 7 bzw. von Fig. 10 sind Widerstandselemente und in Serie geschaltete Leseverstärker-Treibertransistoren vorgesehen, so daß die Lade- und Entladeströme, die hierdurch fließen, wenn die Leseverstärker leiten, kraft der Widerstandselemente reduziert werden können und der Anstieg und der Abfall der Leistungsversorgungsspannung reduziert werden kann. Aus diesem Grund können eine Zugriffsverzögerung im Betrieb der Schaltung nach der Leseeinrastung und eine Reduzierung der Spanne wie etwa der TTL-Spanne verhindert werden.
Gemäß der fünften Ausführungsform von Fig. 12 sind parallel zu den Widerstandselementen Schalteinrichtungen vorgesehen, Durch Ein- und Ausschalten der Schaltelemente als Antwort auf ein Schaltsignal kann eine schnelle Änderung der Lade- und Entladeströme während des Leseverstärkerbetriebs begrenzt werden. Aus diesem Grund kann das Leistungsversorgungsrauschen reduziert werden, ferner kann die Reduzierung der Datenübertragungsgeschwindigkeit verhindert werden, wobei die Zugriffszeit verkürzt werden kann.
Gemäß der sechsten Ausführungsform von Fig. 14 ist die Steilheit des Transistors für die Ansteuerung der Leseverstärker in Übereinstimmung mit dem Widerstand der Leistungsversorgungsleitung gesetzt. Sie ist beispielsweise an einer Stelle, wo der Widerstand der Leistungsversorgung klein ist, klein gesetzt. Daher kann der Rauschpegel in der Umgebung der mit der Leistungsversorgungsleitung verbundenen Leistungsversorgungsanschlußfläche während des Betriebs des Leseverstärkers reduziert werden, ferner kann die Betriebsspanne der Peripherieschaltung, die die Eingangs-Anfangsstufenschaltungen enthält, die durch dieselbe Leistungsversorgungsanschlußfläche angesteuert werden, verbessert werden. Darüber hinaus ist der Pegel des in der Leistungsversorgungsleitung erzeugten Rauschens unabhängig davon, welcher Transistor arbeitet, gleichmäßig. Im Ergebnis wird die Einstellung des Schwellenwerts in den Eingangs-Anfangsstufenschaltungen, die mit der TTL-Logik arbeiten, erleichtert.

Claims

1. Halbleiterspeichervorrichtung mit mehreren Speicherzellenfeldern (60-1 bis 60-N), wovon in jedem zwischen einem Paar von Bitleitungen (BL&sub1;, &sub1;), an welche Speicherzellen (70&sub1;&sub1;, 701Q) angeschlossen sind, eine Potentialdifferenz erfaßt und durch einen Leseverstärker (60b&sub1;) verstärkt wird, der als Anwort auf ein Leseeinrastsignal an einem gemeinsamen Knoten (N1), der mehreren Leseverstärkern desselben Speicherzellenfeldes gemeinsam ist, arbeitet, wobei die Speicherzellen über eine Hilfsleitung (53b-1 bis 53b-N), eine Verbindungseinrichtung (R11 bis R1N) und eine Leistungsversorgungsleitung (53) an eine Leistungsversorgung (51;61) angeschlossen sind, in der:

die Leistungsversorgungsleitung eine Hauptleitung (53a) enthält, die einen parasitären Widerstand besitzt und längs der mehreren Speicherzellenfelder angeordnet ist, und die Hilfsleitungen (53b-1 bis 53b-N) in jedem entsprechenden Speicherzellenfeld, das an den gemeinsamen Knoten (N1) angeschlossen ist, angeordnet sind; und die Hauptleitung und die Hilfsleitungen miteinander über Verbindungseinrichtungen (R11 bis R1N) verbunden sind,

dadurch gekennzeichnet, daß eine der Verbindungseinrichtungen (R11 bis R1N), die sich verhältnismäßig nahe bei der Leistungsversorgung (51;61) befindet, einen verhältnismäßig großen Widerstand besitzt und eine der Verbindungseinrichtungen (R11 bis R1N), die sich verhältnismäßig weit entfernt von der Leistungsversorgung (51;61) befindet, einen verhältnismäßig kleinen Widerstand besitzt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, ferner mit:

einer Leistungsversorgungsanschlußfläche (51) für den Anschluß an eine externe Leistungsversorgung;

wobei die Leistungsversorgungsleitung (53) an die Leistungsversorgungsanschlußfläche angeschlossen ist.

3. Halbleiterspeicherelement nach Anspruch 1, ferner mit:

einer Leistungsversorgungsanschlußfläche (51) für den Anschluß an eine externe Leistungsversorgung; und eine interne Leistungsversorgungserzeugungsschaltung (61), die an die Leistungsversorgungsanschlußfläche angeschlossen ist und einen Spannungsabfall hervorruft;

wobei die Leistungsversorgungsleitung (53) an den Ausgang der internen Leistungsversorgungserzeugungsschaltung angeschlossen ist.

4. Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, in der die Verbindungseinrichtung eine Serienschaltung aus einem Widerstandselement (R1) und einem Leseverstarker-Treibertransistor (62-1 bis 62- N), der durch ein Steuersignal eingeschaltet und ausgeschaltet wird, enthält.

5. Halbleiterspeichervorrichtung nach Anspruch 4, in der das Widerstandselement zwischen den Leseverstärker- Treibertransistor (62-1 bis 62-N) und die Leistungsversorgungsleitung (53a) geschaltet ist.

6. Halbleiterspeichervorrichtung nach Anspruch 5, ferner mit einem zusätzlichen Widerstandselement (R1-1) das zwischen den Leseverstärker-Treibertransistor und den gemeinsamen Knoten (N1) in jedem Speicherzellenfeld geschaltet ist.

7. Halbleiterspeichervorrichtung nach Anspruch 4, in der das Widerstandselement einen MOS-Transistor (91) enthält, dessen Gate ein festes Potential empfängt, um als Widerstand zu dienen.

8. Halbleiterspeichervorrichtung nach Anspruch 4, in der eine Schalteinrichtung (93), die durch ein Schaltsignal, das gegenüber dem Steuersignal um eine vorgegebene Zeitdauer verzögert ist, eingeschaltet und ausgeschaltet wird, zum Widerstandselement parallelgeschaltet ist.

9. Halbleiterspeichervorrichtung nach Anspruch 1, in der

die Verbindungseinrichtung mehrere Transistoren (164&sub1; bis 164N) enthält, die durch ein Steuersignal eingeschaltet werden, um die gemeinsamen Knoten (N1) der Verstärker an die Hauptleitung (161a) anzuschließen;

die Transistoren, die weiter entfernt von der Leistungsversorgungsanschlußfläche an die Leistungsversorgungsleitung angeschlossen sind, eine größere Steilheit als diejenigen Transistoren besitzen, die näher bei der Leistungsversorgungsanschlußfläche an die Leistungsversorgungsleitung angeschlossen sind.

10. Halbleiterspeichervorrichtung nach Anspruch 9, ferner mit:

einer Leistungsversorgungsanschlußfläche (160) für den Anschluß an eine externe Leistungsversorgung;

wobei die Leistungsversorgungsleitung an die Leistungsversorgungsanschlußfläche angeschlossen ist.

11. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Widerstand der Verbindungseinrichtung (R11 bis R1N) größer ist als der Widerstand der Hauptleitung von der Leistungsversorgung zu dem Speicherzellenfeld (60-N), das sich am weitesten entfernt von der Leistungsversorgung befindet.