DE19609678C2 - Speicherzellenanordnung mit streifenförmigen, parallel verlaufenden Gräben und vertikalen MOS-Transistoren und Verfahren zu deren Herstellung - Google Patents
Speicherzellenanordnung mit streifenförmigen, parallel verlaufenden Gräben und vertikalen MOS-Transistoren und Verfahren zu deren HerstellungInfo
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Classifications
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- H10B—ELECTRONIC MEMORY DEVICES
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Landscapes
- Semiconductor Memories (AREA)
Description
Zur Abspeicherung großer Datenmengen, zum Beispiel für DV-
Anwendungen oder zur digitalen Abspeicherung von Musik oder
Bildern, werden derzeit hauptsächlich Speichersysteme mit me
chanisch bewegten Teilen wie zum Beispiel Festplattenspei
cher, Floppy-Discs oder Kompaktdiscs verwendet. Die bewegten
Teile sind mechanischem Verschleiß unterworfen. Ferner benö
tigen sie vergleichsweise viel Volumen und erlauben nur einen
langsamen Datenzugriff. Da sie darüber hinaus erschütterungs-
und lageempfindlich sind und einen vergleichsweise hohen
Energieverbrauch zu ihrem Betrieb haben, sind diese Speicher
systeme in mobilen Systemen nur begrenzt einsetzbar.
Zur Speicherung kleinerer Datenmengen sind Festwertspeicher
auf Halbleiterbasis bekannt. Vielfach werden diese als plana
re integrierte Siliziumschaltung realisiert, in der als Spei
cherzellen MOS-Transistoren verwendet werden. Die Transisto
ren werden über die Gateelektrode, die mit der Wortleitung
verbunden ist, ausgewählt. Der Eingang des MOS-Transistors
ist mit einer Referenzleitung verbunden, der Ausgang mit ei
ner Bitleitung. Beim Lesevorgang wird bewertet, ob ein Strom
durch den Transistor fließt oder nicht. Entsprechend werden
die logischen Werte Null und Eins zugeordnet. Technisch wird
die Speicherung von Null und Eins dadurch bewirkt, daß in
Speicherzellen, in denen der dem Zustand "kein Stromfluß
durch den Transistor" zugeordnete logische Wert gespeichert
ist, kein MOS-Transistor hergestellt wird oder keine leitende
Verbindung zur Bitleitung realisiert wird. Alternativ können
für die beiden logischen Werte MOS-Transistoren realisiert
werden, die durch unterschiedliche Dotierstoffkonzentrationen
im Kanalgebiet unterschiedliche Einsatzspannungen aufweisen.
Diese Speicher auf Halbleiterbasis erlauben einen wahlfreien
Zugriff auf die gespeicherte Information. Die zum Lesen der
Information erforderliche elektrische Leistung ist deutlich
kleiner als bei den erwähnten Speichersystemen mit mechanisch
bewegten Teilen. Da keine bewegten Teile erforderlich sind,
entfällt hier auch der mechanische Verschleiß und die Emp
findlichkeit gegenüber Erschütterungen. Speicher auf Halblei
terbasis sind daher auch für mobile Systeme einsetzbar.
Die beschriebenen Siliziumspeicher weisen meist einen plana
ren Aufbau auf. Damit wird pro Speicherzelle ein minimaler
Flächenbedarf erforderlich, der im günstigsten Fall bei 4F2
liegt, wobei F die in der jeweiligen Technologie kleinste
herstellbare Strukturgröße ist.
Aus DE 42 14 923 A1 ist eine Festwertspeicherzellenanordnung
bekannt, deren Speicherzellen MOS-Transistoren umfassen. Die
se MOS-Transistoren sind entlang von Gräben so angeordnet,
daß ein Sourcegebiet an den Boden des Grabens angrenzt, ein
Draingebiet an die Oberfläche des Substrats angrenzt und ein
Kanalgebiet sowohl vertikal zur Oberfläche des Substrats als
auch parallel zur Oberfläche des Substrats an Flanke und Bo
den des Grabens angrenzt. Die Oberfläche des Kanalgebietes
ist mit einem Gatedielektrikum versehen. Die Gateelektrode
ist als Flankenbedeckung (Spacer) ausgebildet. Die logischen
Werte Null und Eins werden durch unterschiedliche Einsatz
spannungen, die durch Kanalimplantation bewirkt werden, un
terschieden. Bei der Kanalimplantation treffen die implantie
renden Ionen unter einem solchen Winkel auf die Oberfläche
des jeweiligen Grabens, das durch Abschattungseffekte der ge
genüberliegenden Flanke gezielt nur entlang einer Flanke im
plantiert wird. Die Wortleitungen verlaufen in dieser Spei
cherzellenanordnung als Spacer entlang den Flanken der Grä
ben.
Aus JP 4-226071 A ist eine weitere Speicherzellenanordnung
bekannt, die als Speicherzellen an den Flanken von Gräben an
geordnete vertikale MOS-Transistoren umfaßt. Dabei verlaufen
am Boden von Gräben und zwischen benachbarten Gräben Diffusionsgebiete,
die jeweils die Source/Drain-Gebiete der vertikalen
MOS-Transistoren bilden. Die Wortleitungen, die die Gate-
Elektroden der vertikalen MOS-Transistoren umfassen, verlaufen
senkrecht zu den Gräben. Die Einsatzspannung der vertikalen
MOS-Transistoren wird durch eine gewinkelte Implantation
eingestellt.
Aus US 4 663 644 A ist eine Speicherzellenanordnung bekannt,
die als Speicherzellen vertikale MOS-Transistoren umfaßt. Diese
vertikalen MOS-Transistoren sind jeweils an den Flanken von
Gräben angeordnet. Die Wortleitungen, die jeweils die Gate-
Elektroden der vertikalen MOS-Transistoren umfassen, sind in
den Gräben angeordnet. In jedem Graben sind zwei Wortleitungen
angeordnet. Die Bitleitungen sind als Leiterbahnen auf der
Oberfläche des Substrats realisiert. Der Kontakt zwischen den
Bitleitungen und den jeweiligen Source/Drain-Gebieten, die an
die Oberfläche des Substrats angrenzen, ist über ein
Kontaktloch realisiert. Die Source/Drain-Gebiete, die an den
Boden der Gräben angrenzen, sind als durchgehende dotierte
Schicht realisiert und werden auf Referenzpotential gelegt. In
dieser Speicherzellenanordnung wird die Information in Form
unterschiedlich hoher Einsatzspannungen der MOS-Transistoren
gespeichert. Die unterschiedlichen Einsatzspannungen werden
durch unterschiedliche Dotierstoffkonzentrationen im
Kanalgebiet der MOS-Tansistoren realisiert. Zur Bildung einer
erhöhten Dotierstoffkonzentration im Kanalgebiet wird eine
dotierte Schicht abgeschieden und so strukturiert, daß Flanken,
in denen erhöhte Dotierstoffkonzentrationen gebildet werden
sollen, von der strukturierten Dotierstoffschicht bedeckt
bleiben. Durch Ausdiffusion aus der strukturierten
Dotierstoffschicht werden die Kanalbereiche mit erhöhter
Dotierstoffkonzentration gebildet.
In JP 7-142 610 A ist eine Speicherzellenanordnung beschrieben,
welche in einem Halbleitersubstrat angeordnete Gräben aufweist.
Erste n+-dotierte Gebiete sind an der Oberfläche des
Halbleitersubstrats, zweite n+-dotierte am Boden der Gräben
angeordnet. Die Seitenwände der Gräben sind mit einer
Oxidschicht bedeckt, Gate-Elektroden sind an der Oberfläche der
Oxidschicht in Form von Spacern an den Seitenwänden der Gräben
angeordnet. Wortleitungen, die quer zu den Gräben verlaufen,
sind elektrisch mit den Gate-Elektroden verbunden.
Weiterhin ist in US 5 117 389 A eine planare ROM-Anordnung
bekannt, bei der die Schwellenspannung einiger Transistoren
mittels einer Kanalimplantation eingestellt wird.
In JP 3-190 165 A ist ein Verfahren zur Herstellung einer ROM-
Anordnung beschrieben, bei dem in einem Siliziumsubstrat
streifenförmige Gräben geätzt werden. Am Boden der Gräben und
zwischen den benachbarten Gräben an der Oberfläche des
Substrats werden hochdotierte Gebiete gebildet. Die Seitenwände
der Gräben werden mit Gateoxid versehen. An den Seitenwänden
der Gräben werden Wortleitungen in Form von Spacern gebildet.
US 5 306 914 A beschreibt ein Verfahren zur Herstellung einer
Halbleiterspeicheranordnung, bei dem in einem Substrat
parallele Gräben gebildet werden. Dotierte Schichten in
Seitenwänden der Gräben werden als Bitleitungen verwendet. Die
Dotierung der Seitenwände erfolgt mittels Ausdiffusion aus
einer dotierten Schicht aus Phosphorsilikatglas.
In JP 5-110 036 A sind ein Halbleiterspeicher und ein Verfahren
zu dessen Herstellung beschrieben, bei dem nebeneinander
angeordnete Gräben in einem Siliziumsubstrat gebildet werden.
Die Sourcebereiche bildende n+-dotierte Bereiche werden in dem
unteren Bereich der Gräben gebildet, während die Drainbereiche
bildende n+-dotierte Bereiche auf den restlichen Abschnitten
der Vorsprünge des Substrats gebildet werden. Zur Erhöhung der
Durchbruchfeldstärke werden p+-dotierte Bereiche an den
Anfangsbereichen der vorsprünge zur Trennung der Zwischenräume
zwischen den benachbarten Sourcebereichen gebildet. Weiterhin
werden Gateoxidschichten an den Seiten der Gräben an den
Seitenwänden der Gräben gebildet.
JP 4-226 071 A beschreibt eine Halbleiterspeicheranordnung, bei
der nebeneinander angeordnete Gräben an ihren Böden mit einer
Difusionsschicht versehen werden. Eine weitere Difusionsschicht
wird auf der Oberfläche des Substrats gebildet. An den
Seitenwänden der Gräben wird eine Gateoxidschicht gebildet.
Wortleitungen, welche als Gate-Elektrode dienen, werden in
orthogonal kreuzende Richtungen in Bezug auf die Gräben
angeordnet.
US 5 429 973 A beschreibt ein weiteres Verfahren zum Herstellen
eines ROM-Halbleiterspeichers.
Der Erfindung liegt das Problem zugrunde, eine Speicherzel
lenanordnung auf Halbleiterbasis anzugeben, bei der eine er
höhte Speicherdichte erzielt wird und die mit wenigen Her
stellungsschritten und hoher Ausbeute herstellbar ist. Desweiteren
soll ein Verfahren zur Herstellung einer solchen
Speicherzellenanordnung angegeben werden.
Dieses Problem wird erfindungsgemäß gelöst durch eine Spei
cherzellenanordnung nach Anspruch 1 sowie ein Verfahren zu
deren Herstellung nach Anspruch 3. Weitere Ausgestaltungen
der Erfindung ergeben sich aus den Unteransprüchen.
In der erfindungsgemäßen Speicherzellenanordnung sind in ei
nem Substrat Speicherzellen vorgesehen, die jeweils einen zur
Hauptfläche vertikalen MOS-Transistor umfassen. Als Substrat
wird vorzugsweise ein Substrat aus monokristallinem Silizium
oder die Siliziumschicht eines SOI-Substrats verwendet. Die
vertikalen MOS-Transistoren weisen je nach gespeicherter In
formation unterschiedliche Einsatzspannungen auf.
Zum Auslesen der Information werden die MOS-Transistoren mit
einem Spannungspegel angesteuert, bei dem die MOS-
Transistoren mit geringerer Einsatzspannung leiten und die
mit höherer Einsatzspannung nicht leiten.
In dem Substrat sind streifenförmige, im wesentlichen paral
lel verlaufende Gräben vorgesehen. Am Boden der Gräben und an
der Hauptfläche zwischen benachbarten Gräben sind streifen
förmige dotierte Gebiete angeordnet, die von einem zweiten,
dem ersten entgegengesetzten Leitfähigkeitstyp dotiert sind.
An den Flanken der Gräben sind jeweils Gatedielektrika ange
ordnet. Es sind Wortleitungen vorgesehen, die quer zu den
Gräben verlaufen und die im Bereich der Flanken der Gräben
Gateelektroden für die vertikalen MOS-Transistoren umfassen.
Die vertikalen MOS-Transistoren werden jeweils aus zwei an
dieselbe Flanke eines der Gräben angrenzenden streifenförmi
gen dotierten Gebiete, die als Source/Drain-Gebiet wirken,
die dazwischen angeordnete Flanke des Grabens, das Gatedie
lektrikum und den darüber angeordneten Teil einer der Wort
leitungen gebildet. Die streifenförmigen dotierten Gebiete
werden im Betrieb der Speicherzellenanordnung als Bit- bzw.
Referenzleitung verwendet.
Zur Realisierung der unterschiedlichen Schwellenspannungen
weisen Speicherzellen, in denen eine vorbestimmte Information
gespeichert ist, im oberen Bereich der Flanke des Grabens ein
Dotierstoffgebiet auf, dessen Ausdehnung senkrecht zur
Hauptfläche geringer als die Tiefe der Gräben ist. Die Do
tierstoffgebiete werden vorzugsweise von demselben Leitfähig
keitstyp wie die Kanalbereiche jedoch mit erhöhter Dotier
stoffkonzentration dotiert. In diesem Fall steigt die Ein
satzspannung an. Sie können auch vom entgegengesetzten Leit
fähigkeitstyp dotiert werden, hier sinkt dann die Einsatz
spannung.
Die Erfindung macht sich dabei die Erkenntnis zunutze, daß
die Einsatzspannung eines MOS-Transistors auch durch eine lo
kal inhomogene Dotierstoffkonzentration im Kanalbereich ein
stellbar ist. Die Teile des Dotierstoffgebietes und dessen
genaue Justierung bezüglich der zugehörigen Wortleitung sind
damit unkritisch.
Soll die Speicherzellenanordnung im Sinne einer Mehrwertlogik
eingesetzt werden, so liegt es im Rahmen der Erfindung, daß
die vertikalen MOS-Transistoren mehr als zwei unterschiedli
che Einsatzspannungen aufweisen. In diesem Fall werden die
Dotierstoffgebiete mit unterschiedlichen Dotierstoffkonzen
trationen in den Flanken realisiert.
Vorzugsweise wird der Abstand zwischen benachbarten Gräben so
gewählt, daß er im wesentlichen gleich der Breite der Gräben
ist. Der Abstand zwischen benachbarten Wortleitungen wird
ebenfalls gleich der Breite der Wortleitungen gewählt. Wird
die Breite der Gräben und die Breite der Wortleitungen ent
sprechend der minimalen Strukturbreite F in der jeweiligen
Technologie gewählt, so ergibt sich für die Speicherzelle ein
Platzbedarf von 2F2. Legt man eine minimale Strukturbreite
von F = 0,4 µm zugrunde, so wird in der Speicherzellenanord
nung eine Speicherdichte von etwa 3,1 Bit/µm2 erzielt.
Zur Herstellung der erfindungsgemäßen Speicherzellenanordnung
werden vorzugsweise in einer Hauptfläche eines Substrats
streifenförmige Gräben gebildet, die im wesentlichen parallel
verlaufen. Am Boden der Gräben und an der Hauptfläche zwi
schen benachbarten Gräben werden streifenförmige dotierte Ge
biete gebildet, die von einem zweiten, zum ersten entgegenge
setzten Leitfähigkeitstyp dotiert sind. Anschließend wird ei
ne Maskenschicht aufgebracht, die eine im wesentlichen kon
forme Kantenbedeckung aufweist. Auf der Maskenschicht wird
eine Maske, zum Beispiel aus Photolack, erzeugt, die Öffnun
gen aufweist. Die Maskenschicht wird unter Verwendung der
Maske so strukturiert, daß im Bereich der Öffnungen die
Hauptfläche und die Oberfläche an den Böden der Gräben frei
gelegt wird. Die Flanken von Gräben im Bereich der Öffnungen
werden dagegen nur teilweise freigelegt, so daß an diesen
Flanken im unteren Bereich der Gräben ein Rest der Masken
schicht verbleibt.
Anschließend werden in den freigelegten Flankenteilen Dotier
stoffgebiete erzeugt. Nach Entfernen der strukturierten Mas
kenschicht wird an den Flanken der Gräben ein Gatedielektri
kum gebildet. Schließlich werden Wortleitungen gebildet, die
quer zu den Gräben verlaufen.
Die Gräben werden vorzugsweise durch anisotropes Ätzen unter
Verwendung einer Grabenmaske gebildet.
Die streifenförmigen dotierten Gebiete am Boden der Gräben
und an der Hauptfläche zwischen benachbarten Gräben werden
vorzugsweise durch eine Implantation nach der Grabenbildung
und nach Entfernen der Grabenmaske erzeugt. Dabei ist es vor
teilhaft, die Flanken der Gräben vor der Implantation mit
Spacern zu versehen, die bei der Implantation maskierend wir
ken. Diese Spacer werden anschließend entfernt. Die Bildung
der Gräben und der streifenförmigen dotierten Gebiete erfor
dert nur eine Maske.
Alternativ können die streifenförmigen dotierten Gebiete da
durch hergestellt werden, daß vor der Bildung der Gräben ein
dotierter Bereich an der Hauptfläche erzeugt wird, der das
gesamte Speicherzellenfeld überdeckt. Bei der Öffnung der
Gräben wird dieser dotierte Bereich in die streifenförmigen
dotierten Gebiete an der Hauptfläche unterteilt. Die strei
fenförmigen dotierten Gebiete am Boden der Gräben werden nach
der Öffnung der Gräben durch Ionenimplantation erzeugt. Bei
Verwendung einer Grabenmaske ist es dabei vorteilhaft, diese
bei der Implantation als Maske auf der Hauptfläche zu belas
sen.
Die Strukturierung der Maskenschicht erfolgt vorzugsweise
durch anistropes Ätzen. Die Strukturierung der Maskenschicht
kann jedoch auch durch kombiniertes isotropes und anisotropes
Ätzen erfolgen. Das Ätzen erfolgt selektiv zu dem Substrat.
In dem erfindungsgemäßen Verfahren werden zwar die Hauptflä
che und die Böden der Gräben im Bereich der Öffnungen freige
legt. Da jedoch an den Flanken der Gräben ein Rest der Mas
kenschicht verbleibt, wird der Ätzangriff auf die freigelegte
Hauptfläche und die freigelegten Böden der Gräben, der wegen
der endlichen Selektivität der Ätzung unvermeidlich ist, re
duziert.
Da die Einsatzspannung lediglich von der Dotierstoffkonzen
tration im Kanalbereich abhängt, sind sowohl die exakte Tiefe
des Dotierstoffgebietes als auch dessen seitliche Justierung
in bezug auf die Anordnung der Gateelektroden unkritisch.
Die Dotierstoffgebiete werden in den freigelegten Flankentei
len vorzugsweise durch eine gewinkelte Implantation gebildet.
Die Implantation erfolgt vorzugsweise mit einem Neigungswin
kel im Bereich zwischen 20° und 30° gegen die Normale der
Hauptfläche. Derartige Neigungswinkel sind in vielen Implan
tationsanlagen zur Vermeidung des Channeling-Effekts stan
dardmäßig vorgesehen.
Alternativ werden die Dotierstoffgebiete durch Ausdiffusion
aus einer dotierten Schicht erzeugt. Die dotierte Schicht
wird ganzflächig oberhalb der strukturierten Maskenschicht
aufgebracht. Die dotierte Schicht wird vorzugsweise aus do
tiertem Glas, dotiertem Polysilizium oder dotiertem amorphem
Silizium gebildet. Die Verwendung von dotiertem Glas hat den
Vorteil, daß die dotierte Schicht in diesem Fall selektiv zum
Substrat entfernt werden kann.
Die Einführung der Maskenschicht in den erfindungsgemäßen
Prozeß führt zu folgenden Vorteilen:
- - Es wird nur eine Maske zur Programmierung der Speicherzel lenanordnung benötigt. Im Gegensatz dazu werden in den aus DE 42 14 923 A1 und JP 4-22 60 71 A bekannten Speicherzel lenanordnungen jeweils zwei Masken zur Programmierung benö tigt.
- - Nach der Strukturierung der Maskenschicht kann die zur Strukturierung verwendete Maske entfernt werden, um bei der nachfolgenden Implantation eine Abschattung durch die Maske zu vermeiden. Damit ist das erfindungsgemäße Verfahren auch bei Grabenweiten anwendbar, die deutlich kleiner sein kön nen als in der aus DE 42 14 923 A1 bekannten Speicherzel lenanordnung.
- - Wird die Maske zur Strukturierung der Maskenschicht aus Photolack gebildet, so muß der Photolack bei der Belichtung zur Programmierung nicht bis auf den Boden des Grabens durchbelichtet werden. Damit können in dem erfindungsgemä ßen Verfahren auch moderne Belichtungsstepper verwendet werden, die eine Fokustiefe von < 0,5 µm aufweisen. Da die Maskenschicht am Boden des Grabens nicht unbedingt entfernt werden muß, kann in dem erfindungsgemäßen Verfahren am Gra benboden unbelichteter Photolack verbleiben. Damit werden Belichtungsprobleme über die volle Topologie des Grabens vermieden.
- - Bei Bildung der Dotierstoffgebiete durch Ausdiffusion aus einer dotierten Schicht wird diese im Gegensatz zu dem aus US 4 663 644 A bekannten Verfahren nicht strukturiert. Da mit werden Probleme, die bei der Strukturierung über die Topologie des Grabens auftreten, vermieden.
Im folgenden wird die Erfindung anhand eines Ausführungsbei
spiels und der Figuren näher erläutert.
Fig. 1 zeigt ein Substrat mit einer von einem ersten Leitfä
higkeitstyp dotierten Wanne.
Fig. 2 zeigt das Substrat nach der Ätzung von streifenförmi
gen Gräben.
Fig. 3 zeigt das Substrat nach der Bildung streifenförmiger
dotierter Gebiete an den Böden der Gräben und zwi
schen benachbarten Gräben an der Hauptfläche.
Fig. 4 zeigt das Substrat nach dem Aufbringen einer Masken
schicht und der Bildung einer Maske.
Fig. 5 zeigt das Substrat nach Strukturierung der Masken
schicht.
Fig. 6 zeigt das Substrat nach dem Aufbringen einer dotier
ten Schicht.
Fig. 7 zeigt das Substrat nach der Bildung von Dotierstoff
gebieten in den Flanken der Gräben und nach Bildung
von quer zu den Gräben verlaufenden Wortleitungen.
Fig. 8 zeigt eine Aufsicht auf das Substrat nach Bildung der
Wortleitungen.
Die Darstellungen in den Figuren sind nicht maßstäblich.
In einem Substrat 1 aus zum Beispiel p-dotiertem monokri
stallinem Silizium mit einer Dotierstoffkonzentration von 5 ×
1015 cm-3 wird in einer Hauptfläche 2 durch Implantation und
anschließendes Tempern eine p-dotierte Wanne 3 mit einer Do
tierstoffkonzentration von 2 × 1017 cm-3 erzeugt (siehe Fig.
1). Bei der Implantation der p-dotierten Wanne 3 wird ein
Streuoxid in einer Dicke von zum Beispiel 50 nm (nicht darge
stellt) verwendet, das nach dem Eintreiben der p-dotierten
Wanne 3 mit 180 keV, 7 × 1012 cm-2 wieder entfernt wird. Die
p-dotierte Wanne 3 erstreckt sich mindestens über einen Be
reich für ein Zellenfeld.
Auf der Hauptfläche 2 wird eine SiO2-Schicht in einer
Schichtdicke von zum Beispiel 300 nm zum Beispiel in einem
TEOS-Verfahren abgeschieden. Mit Hilfe photolithographischer
Prozeßschritte wird die SiO2-Schicht strukturiert, wobei eine
Grabenmaske 4 gebildet wird. Die Grabenmaske 4 weist strei
fenförmige Öffnungen auf, die im wesentlichen parallel ver
laufen. Die streifenförmigen Öffnungen in der Grabenmaske 4
weisen eine Breite von zum Beispiel 0,4 µm, eine Länge von
zum Beispiel 125 µm und einen Abstand von 0,4 µm auf.
Unter Verwendung der Grabenmaske 4 als Ätzmaske werden in ei
nem anisotropen Ätzprozeß zum Beispiel mit HBr, He, O2, NF3
in die Hauptfläche 2 des Substrats 1 Gräben 5 geätzt. Die
Gräben 5 weisen entsprechend den Öffnungen der Grabenmaske 4
parallel zur Hauptfläche 2 einen streifenförmigen Querschnitt
auf. Sie weisen eine Weite von zum Beispiel 0,4 µm, eine Län
ge von zum Beispiel 125 µm und einen Abstand von zum Beispiel
0,4 µm auf. Die Tiefe der Gräben beträgt zum Beispiel 0,6 µm
(siehe Fig. 2). Es werden zum Beispiel 32 parallele Gräben 5
gebildet.
Anschließend wird die Grabenmaske 4 mit zum Beispiel HF-Dip
abgelöst. Um die Qualität der Kristalloberflächen zu verbes
sern, wird durch thermische Oxidation eine SiO2-Schicht 6
(sogenanntes sacrificial oxide) in einer Dicke von zum Bei
spiel 20 nm erzeugt (siehe Fig. 3). Durch konforme Abschei
dung zum Beispiel in einem TEOS-Verfahren einer SiO2-Schicht
in einer Schichtdicke von zum Beispiel 60 nm und anschließen
des anisotropes Trockenätzen mit CHF3, O2 werden an senkrech
ten Flanken der Gräben 5 SiO2-Spacer 7 erzeugt (siehe Fig.
3). Anschließend wird ein dünnes Streuoxid in einem TEOS-
Verfahren abgeschieden (nicht dargestellt). Durch Implantati
on senkrecht zur Hauptfläche 2 mit As mit einer Dosis von 5 ×
1015 cm-2 und einer Energie von 80 keV und einen anschließen
den Temperschritt zur Dotierstoffaktivierung werden am Boden
der Gräben 5 und an der Hauptfläche 2 zwischen benachbarten
Gräben 5 n+-dotierte, streifenförmige Gebiete 8 gebildet. In
den streifenförmigen, dotierten Gebieten 8 wird eine Dotier
stoffkonzentration von zum Beispiel 1021 cm-3 eingestellt.
Bei der Implantation wirkt die SiO2-Schicht 6 als Streuoxid.
Anschließend werden die SiO2-Spacer 7 und die SiO2-Schicht 6
zum Beispiel durch naßchemisches Ätzen mit HF-Dip entfernt.
Es wird eine Maskenschicht 9 mit im wesentlichen konformer
Kantenbedeckung zum Beispiel in einem TEOS-Verfahren aus SiO2
abgeschieden. Die Maskenschicht 9 wird in einer Schichtdicke
von 60 bis 80 nm abgeschieden (siehe Fig. 4).
Anschließend wird eine Maske 10 zum Beispiel aus Photolack
unter Verwendung photolithographischer Prozeßschritte gebil
det. Die Maske 10 weist im Zellenfeld Öffnungen 11 auf. Der
Bereich außerhalb des Zellenfeldes, in dem zum Beispiel eine
Peripherie für die Speicherzellenanordnung gebildet wird,
wird von der Maske 10 abgedeckt. Die Öffnungen 11 werden so
justiert, daß sie jeweils mindestens eine Flanke der Gräben 5
überlappen. Die Abmessungen der Öffnungen 11 parallel zur
Hauptfläche 2 entsprechen jeweils der Weite der Gräben 5.
Größere Abmessungen der Öffnungen 11 kommen durch das Zusam
menfallen benachbarter Öffnungen zustande. Die Maske 10 wird
so justiert, daß die Öffnungen 11 jeweils überlappend zu den
Flanken der Gräben 5 angeordnet sind. Werden die Gräben 5 mit
einer Weite entsprechend der in der jeweiligen Technologie
minimal herstellbaren Strukturgröße F von zum Beispiel 0,4 µm
gebildet, so weisen die Öffnungen 11 ebenfalls minimale Ab
messungen von F × F auf. Bei der Justierung der Maske 10 wird
in diesem Fall ausgenutzt, daß die Justiergenauigkeit jeweils
größer ist als die in der jeweiligen Technologie kleinste
herstellbare Strukturgröße F. In einer 0,4 µm-Technologie be
trägt die Justiergenauigkeit beispielsweise F/2 bis F/3.
In einem anisotropen Ätzverfahren zum Beispiel mit HBr, Cl2,
He wird die Maskenschicht 9 strukturiert. Die Maske 10 wirkt
dabei als Ätzmaske. Dabei verbleiben im Bereich der Öffnungen
11 an den Flanken der Gräben 5 Ätzreste 9'. Im Bereich der
Öffnungen 11 wird die Siliziumoberfläche an den Böden der
Gräben 5 und an der Hauptfläche 2 zwischen benachbarten Grä
ben 5 freigelegt. Unter der Maske 10 wird die Maskenschicht 9
dagegen nicht angegriffen.
Die Strukturierung der Maskenschicht 9 erfolgt zwar in einem
zu Silizium selektiven Ätzverfahren. Wegen der begrenzten Se
lektivität kommt es jedoch dennoch zu einem Ätzangriff auf
die freigelegten Oberflächen aus Silizium. Da an den Flanken
der Gräben 5 die Ätzreste 9' verbleiben, wird der aufgrund
der endlichen Selektivität unvermeidbare Ätzangriff auf die
freigelegten Siliziumoberflächen reduziert.
Die Höhe der Ätzreste 9' ist geringer, als es der Tiefe der
an der Hauptfläche 2 angeordneten streifenförmigen, dotierten
Gebiete 8 entspricht. Die Höhe der Ätzreste 9' beträgt zum
Beispiel 300 nm. Die exakte Höhe der Ätzreste 9' ist dabei
unkritisch, solange ein Teil der Grabenwand unterhalb des an
die Grabenwand angrenzenden streifenförmigen dotierten Gebie
tes 8 freigelegt wird.
Von der Maske 10 freigelegte Teile der Maskenschicht 9 am Bo
den der Gräben 5 werden bei der Strukturierung der Masken
schicht 9 entfernt. Für den Fall, daß bei der Bildung der
Maske 10 aus Photolack der Photolack nicht bis zum Boden der
Gräben 5 durchbelichtet worden ist, ist die Maskenschicht 9
am Boden der Gräben 5 von unbelichtetem Photolack bedeckt. In
diesem Fall wird die Maskenschicht 9 bei dem anisotropen Ät
zen am Boden der Gräben 5 nicht angegriffen und der Boden der
Gräben 5 bleibt von der Maskenschicht 9 bedeckt. Dieses ist
für den weiteren Ablauf des erfindungsgemäßen Verfahrens un
kritisch. Nach der Strukturierung der Maskenschicht 9, 9'
wird die Maske 10 entfernt (siehe Fig. 5).
Anschließend wird ein dünnes Streuoxid (ca. 10 nm) mit einem
TEOS-Verfahren abgeschieden (nicht dargestellt).
Anschließend werden zwei gewinkelte Implantationen mit Bor
mit einer Dosis von 1013 cm-2 bis 5 × 1013 cm-2 und einer
Energie von 60 keV durchgeführt. Dabei beträgt der Neigungs
winkel gegen die Normale der Hauptfläche 2 20° bis 30°, und
-20° bis -30°. Dabei werden in den freiliegenden Flanken
der Gräben 5 oberhalb der Ätzreste 9' Dotierstoffgebiete 12
gebildet (siehe Fig. 7). In den Dotierstoffgebieten 12 wird
eine Dotierstoffkonzentration von einigen 1017 cm-3, vorzugs
weise 8 × 1017 cm-3, eingestellt. Da die Dotierung in den
streifenförmigen dotierten Gebieten 8 1021 cm-3 beträgt, kann
die Implantation von Bor in diesem Bereich toleriert werden.
Für den Fall, daß bei der Bildung der Maske 10 am Boden der
Gräben 5 unbelichteter Photolack verblieben ist und die Böden
der Gräben 5 mit der Maskenschicht 9 bedeckt sind, erfolgt
keine Implantation von Bor in die am Boden der Gräben 5 ange
ordneten streifenförmigen dotierten Gebiete 8. Die Bildung
der Dotierstoffgebiete 12 in den freiliegenden Flanken der
Gräben 5 ist davon nicht beeinträchtigt.
Alternativ werden die Dotierstoffgebiete 12 in den Flanken
der Gräben 5 durch Ausdiffusion aus einer dotierten Schicht
13 gebildet. Dazu wird nach Entfernen der Maske 10 ganzflä
chig die dotierte Schicht 13 zum Beispiel aus Borsilikatglas
in einer Schichtdicke von 50 nm abgeschieden (siehe Fig. 6).
In einem Temperschritt bei zum Beispiel 900° werden die Do
tierstoffgebiete 12 durch Ausdiffusion erzeugt. Anschließend
wird die dotierte Schicht 13 zum Beispiel mit HF-Dip ent
fernt.
Durch naßchemisches Ätzen mit HF werden anschließend die
strukturierte Maskenschicht 9 und die Ätzreste 9' entfernt
(siehe Fig. 7). Es wird ein Gatedielektrikum 14 zum Beispiel
durch thermische Oxidation in einer Schichtdicke von zum Bei
spiel 10 nm erzeugt. Anschließend wird ganzflächig eine n+-
dotierte Polysiliziumschicht in einer Schichtdicke von 400 nm
aufgebracht. Dieses erfolgt vorzugsweise durch in situ do
tiertes Abscheiden von Polysilizium. Alternativ wird die Po
lysiliziumschicht undotiert abgeschieden und anschließend
durch Belegung mit einer POCL-Schicht (POCL steht für PCl3:
Phosphor-Chlorid-Gas) dotiert. Mit Hilfe photolithographi
scher Prozeßschritte wird die dotierte Polysiliziumschicht
durch anisotropes Ätzen strukturiert. Dabei entstehen Wort
leitungen 15, die quer zu den Gräben 5 verlaufen (siehe Fig.
7 und Fig. 8). Die Wortleitungen 15 weisen eine Breite von
zum Beispiel F = 0,4 µm auf. Der Abstand zwischen benachbar
ten Wortleitungen 15 beträgt ebenfalls F.
Die vertikalen MOS-Transistoren werden jeweils aus zwei
streifenförmigen dotierten Gebieten 8, die an dieselbe Flanke
eines der Gräben 5 angrenzen, der dazwischen angeordnete Teil
der Wanne 3 als Kanalgebiet, das Gatedielektrikum 14 und der
daran angrenzende Teil einer der Wortleitungen 15 gebildet.
Die Ausdehnung des vertikalen MOS-Transistors parallel zum
Verlauf der streifenförmigen Gräben 5 ist durch die Breite
der Wortleitungen 15 gegeben. Entlang einer Flanke eines der
Gräben benachbarte MOS-Transistoren sind durch den Abstand
zwischen benachbarten Wortleitungen 15 voneinander getrennt.
Die streifenförmigen dotierten Gebiete 8 verlaufen jeweils
über das gesamte Zellenfeld. Sie bilden Leitungen, die je
nach Beschaltung als Bitleitung oder Referenzleitung einge
setzt werden und die die Source/Drain-Gebiete von entlang ei
nem Graben benachbarten MOS-Transistoren miteinander verbin
den.
Je nachdem, ob in der Flanke des jeweiligen Grabens 5 ein Do
tierstoffgebiet 12 angeordnet ist oder nicht, weist der ver
tikale MOS-Transistor eine erhöhte Einsatzspannung auf oder
nicht. Die in der Speicherzellenanordnung gespeicherte Infor
mation ist in dem Vorhandensein oder Nichtvorhandensein der
Dotierstoffgebiete 12 gespeichert. Die Programmierung der
Speicherzellenanordnung erfolgt daher bei der Strukturierung
der Maskenschicht 9. Über die Anordnung der Öffnungen 11 in
der Maske 10 wird die Information in die Speicherzellenanord
nung übertragen.
Zum Auslesen der Speicherzellen werden die streifenförmigen
dotierten Gebiete 8 als Bit- bzw. Referenzleitung verwendet.
Die zu bewertende Speicherzelle wird über die Wortleitung
ausgewählt. An die Wortleitung wird dabei ein Steuersignal
angelegt, dessen Spannungspegel zwischen der Einsatzspannung
der MOS-Transistoren mit Dotierstoffgebiet 12 im Kanalbereich
und der der MOS-Transistoren ohne Dotierstoffgebiet 12 im Ka
nalbereich liegt. Bei diesem Steuersignal werden die MOS-
Transistoren ohne Dotierstoffgebiet 12 im Kanalbereich lei
tend, während die MOS-Transistoren mit Dotierstoffgebiet 12
im Kanalbereich, die eine erhöhte Einsatzspannung aufweisen,
weiterhin sperren. Beim Auslesen wird bewertet, ob zwischen
den zugehörigen streifenförmigen dotierten Gebieten 8 ein
Strom fließt oder nicht.
In Fig. 8 ist eine Aufsicht auf die Speicherzellenanordnung
dargestellt. Es ist der Verlauf der Wortleitungen 15 quer zu
den Gräben 5 dargestellt. Ferner sind die streifenförmigen,
dotierten Gebiete 8 eingetragen, die am Boden der Gräben 5
sowie zwischen benachbarten Gräben 5 verlaufen. Als gestri
chelte Kontur sind Dotierstoffgebiete 12 in den Flanken der
Gräben eingetragen.
Jede Speicherzelle umfaßt einen vertikalen MOS-Transistor,
der parallel zum Verlauf der streifenförmigen Gräben 5 eine
Ausdehnung von 2F, senkrecht zum Verlauf der streifenförmi
gen Gräben 5 eine Ausdehnung von F aufweist. Der Platzbedarf
pro Speicherzelle beträgt daher 2F2.
Die Herstellung der Speicherzellenanordnung wird abgeschlos
sen mit der Abscheidung eines Zwischendielektrikums, der Öff
nung von Kontaktlöchern und der Herstellung einer Metallisie
rung (nicht dargestellt).
Claims (8)
1. Speicherzellenanordnung
bei der in einem Substrat (1), das mindestens im Bereich einer Hauptfläche (2) von einem ersten Leitfähigkeitstyp dotiertes Halbleitermaterial umfaßt, Speicherzellen vorgesehen sind, die jeweils einen zur Hauptfläche vertikalen MOS- Transistor umfassen,
bei der die vertikalen MOS-Transistoren je nach gespeicherter Information unterschiedliche Einsatzspannungen aufweisen,
bei der in dem Substrat (1) streifenförmige, parallel verlaufende Gräben (5) vorgesehen sind,
bei der am Boden der Gräben (5) und an der Hauptfläche (2) zwischen benachbarten Gräben (5) streifenförmige dotierte Gebiete (8) angeordnet sind, die von einem zweiten, dem ersten entgegengesetzten Leitfähigkeitstyp dotiert sind,
bei der an den Flanken der Gräben (5) ein Gatedielektrikum (14) angeordnet ist,
bei der Wortleitungen (15) vorgesehen sind, die quer zu den Gräben (5) verlaufen,
bei der die vertikalen MOS-Transistoren jeweils aus zwei an dieselbe Flanke eines der Gräben (5) angrenzenden streifenförmigen dotierten Gebieten (8), den dazwischen angeordneten Flanken des Grabens, dem Gatedielektrikum (14) und einer der Wortleitungen (15) gebildet werden,
bei der die Speicherzellen, in denen eine vorbestimmte Information gespeichert ist, im oberen Bereich der Flanke des Grabens (5) ein Dotierstoffgebiet (12) aufweisen, dessen Ausdehnung senkrecht zur Hauptfläche (2) geringer als die Tiefe der Gräben (5) ist.
bei der in einem Substrat (1), das mindestens im Bereich einer Hauptfläche (2) von einem ersten Leitfähigkeitstyp dotiertes Halbleitermaterial umfaßt, Speicherzellen vorgesehen sind, die jeweils einen zur Hauptfläche vertikalen MOS- Transistor umfassen,
bei der die vertikalen MOS-Transistoren je nach gespeicherter Information unterschiedliche Einsatzspannungen aufweisen,
bei der in dem Substrat (1) streifenförmige, parallel verlaufende Gräben (5) vorgesehen sind,
bei der am Boden der Gräben (5) und an der Hauptfläche (2) zwischen benachbarten Gräben (5) streifenförmige dotierte Gebiete (8) angeordnet sind, die von einem zweiten, dem ersten entgegengesetzten Leitfähigkeitstyp dotiert sind,
bei der an den Flanken der Gräben (5) ein Gatedielektrikum (14) angeordnet ist,
bei der Wortleitungen (15) vorgesehen sind, die quer zu den Gräben (5) verlaufen,
bei der die vertikalen MOS-Transistoren jeweils aus zwei an dieselbe Flanke eines der Gräben (5) angrenzenden streifenförmigen dotierten Gebieten (8), den dazwischen angeordneten Flanken des Grabens, dem Gatedielektrikum (14) und einer der Wortleitungen (15) gebildet werden,
bei der die Speicherzellen, in denen eine vorbestimmte Information gespeichert ist, im oberen Bereich der Flanke des Grabens (5) ein Dotierstoffgebiet (12) aufweisen, dessen Ausdehnung senkrecht zur Hauptfläche (2) geringer als die Tiefe der Gräben (5) ist.
2. Speicherzellenanordnung nach Anspruch 1,
bei der der Abstand zwischen benachbarten Gräben (5) gleich der Breite der Gräben (5) ist,
bei der der Abstand zwischen benachbarten Wortleitungen (15) gleich der Breite der Wortleitungen (15) ist.
bei der der Abstand zwischen benachbarten Gräben (5) gleich der Breite der Gräben (5) ist,
bei der der Abstand zwischen benachbarten Wortleitungen (15) gleich der Breite der Wortleitungen (15) ist.
3. Verfahren zur Herstellung einer Speicherzellenanordnung
bei dem in einer Hauptfläche (2) eines Substrats (1), das mindestens im Bereich der Hauptfläche (2) von einem ersten Leitfähigkeitstyp dotiertes Halbleitermaterial umfaßt, streifenförmige Gräben (5) gebildet werden, die im wesentlichen parallel verlaufen,
bei dem am Boden der Gräben (5) und an der Hauptfläche (2) zwischen benachbarten Gräben (5) streifenförmige dotierte Gebiete (8) gebildet werden, die von einem zweiten, zum ersten entgegengesetzten Leitfähigkeitstyp dotiert sind,
bei dem eine Maskenschicht (9) mit im wesentlichen konformer Kantenbedeckung aufgebracht wird,
bei dem auf der Maskenschicht (9) eine Maske (10) erzeugt wird, die Öffnungen (11) aufweist,
bei dem die Maskenschicht (9) unter Verwendung der Maske (10) durch anisotropes Ätzen so strukturiert wird, daß im Bereich der Öffnungen (11) die Flanken von Gräben (5) teilweise freigelegt werden, so daß an diesen Flanken ein Rest der Maskenschicht (9') verbleibt, wobei eine Höhe des Restes der Maskenschicht (9') geringer ist, als es der Tiefe der an der Hauptfläche (2) angeordneten streifenförmigen dotierten Gebiete (8) entspricht,
bei dem in den freigelegten Flankenteilen Dotierstoffgebiete (12) erzeugt werden,
bei dem nach Entfernen der strukturierten Maskenschicht (9, 9') an den Flanken der Gräben (5) ein Gatedielektrikum (14) gebildet wird,
bei dem Wortleitungen (15) gebildet werden, die quer zu den Gräben verlaufen.
bei dem in einer Hauptfläche (2) eines Substrats (1), das mindestens im Bereich der Hauptfläche (2) von einem ersten Leitfähigkeitstyp dotiertes Halbleitermaterial umfaßt, streifenförmige Gräben (5) gebildet werden, die im wesentlichen parallel verlaufen,
bei dem am Boden der Gräben (5) und an der Hauptfläche (2) zwischen benachbarten Gräben (5) streifenförmige dotierte Gebiete (8) gebildet werden, die von einem zweiten, zum ersten entgegengesetzten Leitfähigkeitstyp dotiert sind,
bei dem eine Maskenschicht (9) mit im wesentlichen konformer Kantenbedeckung aufgebracht wird,
bei dem auf der Maskenschicht (9) eine Maske (10) erzeugt wird, die Öffnungen (11) aufweist,
bei dem die Maskenschicht (9) unter Verwendung der Maske (10) durch anisotropes Ätzen so strukturiert wird, daß im Bereich der Öffnungen (11) die Flanken von Gräben (5) teilweise freigelegt werden, so daß an diesen Flanken ein Rest der Maskenschicht (9') verbleibt, wobei eine Höhe des Restes der Maskenschicht (9') geringer ist, als es der Tiefe der an der Hauptfläche (2) angeordneten streifenförmigen dotierten Gebiete (8) entspricht,
bei dem in den freigelegten Flankenteilen Dotierstoffgebiete (12) erzeugt werden,
bei dem nach Entfernen der strukturierten Maskenschicht (9, 9') an den Flanken der Gräben (5) ein Gatedielektrikum (14) gebildet wird,
bei dem Wortleitungen (15) gebildet werden, die quer zu den Gräben verlaufen.
4. Verfahren nach Anspruch 3,
bei dem die Dotierstoffgebiete (12) in den freigelegten
Flankenteilen durch eine gewinkelte Implantation gebildet
werden.
5. Verfahren nach Anspruch 4,
bei dem die Implantation mit einem Neigungswinkel im Bereich
zwischen 20° und 30° und/oder -20° oder -30° gegen die Normale
der Hauptfläche (2) erfolgt.
6. Verfahren nach Anspruch 3,
bei dem zur Bildung der Dotierstoffgebiete (12) in den
freigelegten Flankenteilen eine dotierte Schicht (13)
aufgebracht wird, aus der in einem Temperschritt Dotierstoff
ausdiffundiert wird.
7. Verfahren nach Anspruch 6,
bei dem die dotierte Schicht (13) aus dotiertem Glas, dotiertem
Polysilizium oder dotiertem amorphen Silizium gebildet wird.
8. Verfahren nach einem der Ansprüche 3 bis 7,
bei dem nach der Bildung der Gräben (5) die Flanke der Gräben (5) mit Spacern (7) versehen werden,
bei dem die streifenförmigen dotierten Gebiete (8) durch eine Implantation gebildet werden, bei der die Spacer (7) an den Flanken der Gräben (5) maskierend wirken,
bei dem die Spacer (7) nach Bildung der streifenförmigen dotierten Gebiete (8) entfernt werden.
bei dem nach der Bildung der Gräben (5) die Flanke der Gräben (5) mit Spacern (7) versehen werden,
bei dem die streifenförmigen dotierten Gebiete (8) durch eine Implantation gebildet werden, bei der die Spacer (7) an den Flanken der Gräben (5) maskierend wirken,
bei dem die Spacer (7) nach Bildung der streifenförmigen dotierten Gebiete (8) entfernt werden.
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US09/142,462 US6180979B1 (en) | 1996-03-12 | 1997-03-03 | Memory cell arrangement with vertical MOS transistors and the production process thereof |
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Families Citing this family (389)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19617646C2 (de) * | 1996-05-02 | 1998-07-09 | Siemens Ag | Speicherzellenanordnung und ein Verfahren zu deren Herstellung |
DE19742403A1 (de) * | 1997-09-25 | 1999-04-08 | Siemens Ag | Verfahren zur Herstellung einer Halbleiterstruktur |
DE19742397C2 (de) * | 1997-09-25 | 2000-07-06 | Siemens Ag | Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben |
DE19807920A1 (de) * | 1998-02-25 | 1999-09-02 | Siemens Ag | Speicherzellenanordnung und entsprechendes Herstellungsverfahren |
US6362506B1 (en) * | 1998-08-26 | 2002-03-26 | Texas Instruments Incorporated | Minimization-feasible word line structure for DRAM cell |
US6498061B2 (en) * | 2000-12-06 | 2002-12-24 | International Business Machines Corporation | Negative ion implant mask formation for self-aligned, sublithographic resolution patterning for single-sided vertical device formation |
TW583755B (en) * | 2002-11-18 | 2004-04-11 | Nanya Technology Corp | Method for fabricating a vertical nitride read-only memory (NROM) cell |
US6861701B2 (en) * | 2003-03-05 | 2005-03-01 | Advanced Analogic Technologies, Inc. | Trench power MOSFET with planarized gate bus |
TW588438B (en) * | 2003-08-08 | 2004-05-21 | Nanya Technology Corp | Multi-bit vertical memory cell and method of fabricating the same |
JP4565380B2 (ja) * | 2004-04-14 | 2010-10-20 | 白土 猛英 | 読み出し専用記憶装置 |
TW200849404A (en) * | 2007-06-12 | 2008-12-16 | Promos Technologies Inc | Method for forming semiconductor device |
US10378106B2 (en) | 2008-11-14 | 2019-08-13 | Asm Ip Holding B.V. | Method of forming insulation film by modified PEALD |
US9394608B2 (en) | 2009-04-06 | 2016-07-19 | Asm America, Inc. | Semiconductor processing reactor and components thereof |
US8802201B2 (en) | 2009-08-14 | 2014-08-12 | Asm America, Inc. | Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species |
US8592005B2 (en) * | 2011-04-26 | 2013-11-26 | Asm Japan K.K. | Atomic layer deposition for controlling vertical film growth |
US9312155B2 (en) | 2011-06-06 | 2016-04-12 | Asm Japan K.K. | High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules |
US9793148B2 (en) | 2011-06-22 | 2017-10-17 | Asm Japan K.K. | Method for positioning wafers in multiple wafer transport |
US10364496B2 (en) | 2011-06-27 | 2019-07-30 | Asm Ip Holding B.V. | Dual section module having shared and unshared mass flow controllers |
US10854498B2 (en) | 2011-07-15 | 2020-12-01 | Asm Ip Holding B.V. | Wafer-supporting device and method for producing same |
US20130023129A1 (en) | 2011-07-20 | 2013-01-24 | Asm America, Inc. | Pressure transmitter for a semiconductor processing environment |
US9017481B1 (en) | 2011-10-28 | 2015-04-28 | Asm America, Inc. | Process feed management for semiconductor substrate processing |
US8946830B2 (en) | 2012-04-04 | 2015-02-03 | Asm Ip Holdings B.V. | Metal oxide protective layer for a semiconductor device |
US9558931B2 (en) | 2012-07-27 | 2017-01-31 | Asm Ip Holding B.V. | System and method for gas-phase sulfur passivation of a semiconductor surface |
US9659799B2 (en) | 2012-08-28 | 2017-05-23 | Asm Ip Holding B.V. | Systems and methods for dynamic semiconductor process scheduling |
US9021985B2 (en) | 2012-09-12 | 2015-05-05 | Asm Ip Holdings B.V. | Process gas management for an inductively-coupled plasma deposition reactor |
US9324811B2 (en) | 2012-09-26 | 2016-04-26 | Asm Ip Holding B.V. | Structures and devices including a tensile-stressed silicon arsenic layer and methods of forming same |
US10714315B2 (en) | 2012-10-12 | 2020-07-14 | Asm Ip Holdings B.V. | Semiconductor reaction chamber showerhead |
US9640416B2 (en) | 2012-12-26 | 2017-05-02 | Asm Ip Holding B.V. | Single-and dual-chamber module-attachable wafer-handling chamber |
US20160376700A1 (en) | 2013-02-01 | 2016-12-29 | Asm Ip Holding B.V. | System for treatment of deposition reactor |
US9484191B2 (en) | 2013-03-08 | 2016-11-01 | Asm Ip Holding B.V. | Pulsed remote plasma method and system |
US9589770B2 (en) | 2013-03-08 | 2017-03-07 | Asm Ip Holding B.V. | Method and systems for in-situ formation of intermediate reactive species |
US8993054B2 (en) | 2013-07-12 | 2015-03-31 | Asm Ip Holding B.V. | Method and system to reduce outgassing in a reaction chamber |
US9018111B2 (en) | 2013-07-22 | 2015-04-28 | Asm Ip Holding B.V. | Semiconductor reaction chamber with plasma capabilities |
US9793115B2 (en) | 2013-08-14 | 2017-10-17 | Asm Ip Holding B.V. | Structures and devices including germanium-tin films and methods of forming same |
US9240412B2 (en) | 2013-09-27 | 2016-01-19 | Asm Ip Holding B.V. | Semiconductor structure and device and methods of forming same using selective epitaxial process |
US9556516B2 (en) | 2013-10-09 | 2017-01-31 | ASM IP Holding B.V | Method for forming Ti-containing film by PEALD using TDMAT or TDEAT |
US10179947B2 (en) | 2013-11-26 | 2019-01-15 | Asm Ip Holding B.V. | Method for forming conformal nitrided, oxidized, or carbonized dielectric film by atomic layer deposition |
US10683571B2 (en) | 2014-02-25 | 2020-06-16 | Asm Ip Holding B.V. | Gas supply manifold and method of supplying gases to chamber using same |
US9447498B2 (en) | 2014-03-18 | 2016-09-20 | Asm Ip Holding B.V. | Method for performing uniform processing in gas system-sharing multiple reaction chambers |
US10167557B2 (en) | 2014-03-18 | 2019-01-01 | Asm Ip Holding B.V. | Gas distribution system, reactor including the system, and methods of using the same |
US11015245B2 (en) | 2014-03-19 | 2021-05-25 | Asm Ip Holding B.V. | Gas-phase reactor and system having exhaust plenum and components thereof |
US9404587B2 (en) | 2014-04-24 | 2016-08-02 | ASM IP Holding B.V | Lockout tagout for semiconductor vacuum valve |
US10858737B2 (en) | 2014-07-28 | 2020-12-08 | Asm Ip Holding B.V. | Showerhead assembly and components thereof |
US9543180B2 (en) | 2014-08-01 | 2017-01-10 | Asm Ip Holding B.V. | Apparatus and method for transporting wafers between wafer carrier and process tool under vacuum |
US9890456B2 (en) | 2014-08-21 | 2018-02-13 | Asm Ip Holding B.V. | Method and system for in situ formation of gas-phase compounds |
US9657845B2 (en) | 2014-10-07 | 2017-05-23 | Asm Ip Holding B.V. | Variable conductance gas distribution apparatus and method |
US10941490B2 (en) | 2014-10-07 | 2021-03-09 | Asm Ip Holding B.V. | Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same |
KR102300403B1 (ko) | 2014-11-19 | 2021-09-09 | 에이에스엠 아이피 홀딩 비.브이. | 박막 증착 방법 |
KR102263121B1 (ko) | 2014-12-22 | 2021-06-09 | 에이에스엠 아이피 홀딩 비.브이. | 반도체 소자 및 그 제조 방법 |
US9478415B2 (en) | 2015-02-13 | 2016-10-25 | Asm Ip Holding B.V. | Method for forming film having low resistance and shallow junction depth |
US10529542B2 (en) | 2015-03-11 | 2020-01-07 | Asm Ip Holdings B.V. | Cross-flow reactor and method |
US10276355B2 (en) | 2015-03-12 | 2019-04-30 | Asm Ip Holding B.V. | Multi-zone reactor, system including the reactor, and method of using the same |
US10458018B2 (en) | 2015-06-26 | 2019-10-29 | Asm Ip Holding B.V. | Structures including metal carbide material, devices including the structures, and methods of forming same |
US10600673B2 (en) | 2015-07-07 | 2020-03-24 | Asm Ip Holding B.V. | Magnetic susceptor to baseplate seal |
US9899291B2 (en) | 2015-07-13 | 2018-02-20 | Asm Ip Holding B.V. | Method for protecting layer by forming hydrocarbon-based extremely thin film |
US10043661B2 (en) | 2015-07-13 | 2018-08-07 | Asm Ip Holding B.V. | Method for protecting layer by forming hydrocarbon-based extremely thin film |
US10083836B2 (en) | 2015-07-24 | 2018-09-25 | Asm Ip Holding B.V. | Formation of boron-doped titanium metal films with high work function |
US10087525B2 (en) | 2015-08-04 | 2018-10-02 | Asm Ip Holding B.V. | Variable gap hard stop design |
US9647114B2 (en) | 2015-08-14 | 2017-05-09 | Asm Ip Holding B.V. | Methods of forming highly p-type doped germanium tin films and structures and devices including the films |
US9711345B2 (en) | 2015-08-25 | 2017-07-18 | Asm Ip Holding B.V. | Method for forming aluminum nitride-based film by PEALD |
US9960072B2 (en) | 2015-09-29 | 2018-05-01 | Asm Ip Holding B.V. | Variable adjustment for precise matching of multiple chamber cavity housings |
US9909214B2 (en) | 2015-10-15 | 2018-03-06 | Asm Ip Holding B.V. | Method for depositing dielectric film in trenches by PEALD |
US10211308B2 (en) | 2015-10-21 | 2019-02-19 | Asm Ip Holding B.V. | NbMC layers |
US10322384B2 (en) | 2015-11-09 | 2019-06-18 | Asm Ip Holding B.V. | Counter flow mixer for process chamber |
US9455138B1 (en) | 2015-11-10 | 2016-09-27 | Asm Ip Holding B.V. | Method for forming dielectric film in trenches by PEALD using H-containing gas |
US9905420B2 (en) | 2015-12-01 | 2018-02-27 | Asm Ip Holding B.V. | Methods of forming silicon germanium tin films and structures and devices including the films |
US9607837B1 (en) | 2015-12-21 | 2017-03-28 | Asm Ip Holding B.V. | Method for forming silicon oxide cap layer for solid state diffusion process |
US9735024B2 (en) | 2015-12-28 | 2017-08-15 | Asm Ip Holding B.V. | Method of atomic layer etching using functional group-containing fluorocarbon |
US9627221B1 (en) | 2015-12-28 | 2017-04-18 | Asm Ip Holding B.V. | Continuous process incorporating atomic layer etching |
US11139308B2 (en) | 2015-12-29 | 2021-10-05 | Asm Ip Holding B.V. | Atomic layer deposition of III-V compounds to form V-NAND devices |
US9754779B1 (en) | 2016-02-19 | 2017-09-05 | Asm Ip Holding B.V. | Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches |
US10468251B2 (en) | 2016-02-19 | 2019-11-05 | Asm Ip Holding B.V. | Method for forming spacers using silicon nitride film for spacer-defined multiple patterning |
US10529554B2 (en) | 2016-02-19 | 2020-01-07 | Asm Ip Holding B.V. | Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches |
US10501866B2 (en) | 2016-03-09 | 2019-12-10 | Asm Ip Holding B.V. | Gas distribution apparatus for improved film uniformity in an epitaxial system |
US10343920B2 (en) | 2016-03-18 | 2019-07-09 | Asm Ip Holding B.V. | Aligned carbon nanotubes |
US9892913B2 (en) | 2016-03-24 | 2018-02-13 | Asm Ip Holding B.V. | Radial and thickness control via biased multi-port injection settings |
US10865475B2 (en) | 2016-04-21 | 2020-12-15 | Asm Ip Holding B.V. | Deposition of metal borides and silicides |
US10087522B2 (en) | 2016-04-21 | 2018-10-02 | Asm Ip Holding B.V. | Deposition of metal borides |
US10190213B2 (en) | 2016-04-21 | 2019-01-29 | Asm Ip Holding B.V. | Deposition of metal borides |
US10367080B2 (en) | 2016-05-02 | 2019-07-30 | Asm Ip Holding B.V. | Method of forming a germanium oxynitride film |
US10032628B2 (en) | 2016-05-02 | 2018-07-24 | Asm Ip Holding B.V. | Source/drain performance through conformal solid state doping |
KR102592471B1 (ko) | 2016-05-17 | 2023-10-20 | 에이에스엠 아이피 홀딩 비.브이. | 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 |
US11453943B2 (en) | 2016-05-25 | 2022-09-27 | Asm Ip Holding B.V. | Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor |
US10388509B2 (en) | 2016-06-28 | 2019-08-20 | Asm Ip Holding B.V. | Formation of epitaxial layers via dislocation filtering |
US10612137B2 (en) | 2016-07-08 | 2020-04-07 | Asm Ip Holdings B.V. | Organic reactants for atomic layer deposition |
US9859151B1 (en) | 2016-07-08 | 2018-01-02 | Asm Ip Holding B.V. | Selective film deposition method to form air gaps |
US9793135B1 (en) | 2016-07-14 | 2017-10-17 | ASM IP Holding B.V | Method of cyclic dry etching using etchant film |
US10714385B2 (en) | 2016-07-19 | 2020-07-14 | Asm Ip Holding B.V. | Selective deposition of tungsten |
KR102354490B1 (ko) | 2016-07-27 | 2022-01-21 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 |
US9887082B1 (en) | 2016-07-28 | 2018-02-06 | Asm Ip Holding B.V. | Method and apparatus for filling a gap |
US10395919B2 (en) | 2016-07-28 | 2019-08-27 | Asm Ip Holding B.V. | Method and apparatus for filling a gap |
KR102532607B1 (ko) | 2016-07-28 | 2023-05-15 | 에이에스엠 아이피 홀딩 비.브이. | 기판 가공 장치 및 그 동작 방법 |
US10177025B2 (en) | 2016-07-28 | 2019-01-08 | Asm Ip Holding B.V. | Method and apparatus for filling a gap |
US9812320B1 (en) | 2016-07-28 | 2017-11-07 | Asm Ip Holding B.V. | Method and apparatus for filling a gap |
US10090316B2 (en) | 2016-09-01 | 2018-10-02 | Asm Ip Holding B.V. | 3D stacked multilayer semiconductor memory using doped select transistor channel |
US10410943B2 (en) | 2016-10-13 | 2019-09-10 | Asm Ip Holding B.V. | Method for passivating a surface of a semiconductor and related systems |
US10643826B2 (en) | 2016-10-26 | 2020-05-05 | Asm Ip Holdings B.V. | Methods for thermally calibrating reaction chambers |
US11532757B2 (en) | 2016-10-27 | 2022-12-20 | Asm Ip Holding B.V. | Deposition of charge trapping layers |
US10229833B2 (en) | 2016-11-01 | 2019-03-12 | Asm Ip Holding B.V. | Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures |
US10643904B2 (en) | 2016-11-01 | 2020-05-05 | Asm Ip Holdings B.V. | Methods for forming a semiconductor device and related semiconductor device structures |
US10714350B2 (en) | 2016-11-01 | 2020-07-14 | ASM IP Holdings, B.V. | Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures |
US10435790B2 (en) | 2016-11-01 | 2019-10-08 | Asm Ip Holding B.V. | Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap |
US10134757B2 (en) | 2016-11-07 | 2018-11-20 | Asm Ip Holding B.V. | Method of processing a substrate and a device manufactured by using the method |
KR102546317B1 (ko) | 2016-11-15 | 2023-06-21 | 에이에스엠 아이피 홀딩 비.브이. | 기체 공급 유닛 및 이를 포함하는 기판 처리 장치 |
US10340135B2 (en) | 2016-11-28 | 2019-07-02 | Asm Ip Holding B.V. | Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride |
KR102762543B1 (ko) | 2016-12-14 | 2025-02-05 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
US11581186B2 (en) | 2016-12-15 | 2023-02-14 | Asm Ip Holding B.V. | Sequential infiltration synthesis apparatus |
US9916980B1 (en) | 2016-12-15 | 2018-03-13 | Asm Ip Holding B.V. | Method of forming a structure on a substrate |
US11447861B2 (en) | 2016-12-15 | 2022-09-20 | Asm Ip Holding B.V. | Sequential infiltration synthesis apparatus and a method of forming a patterned structure |
KR102700194B1 (ko) | 2016-12-19 | 2024-08-28 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
US10269558B2 (en) | 2016-12-22 | 2019-04-23 | Asm Ip Holding B.V. | Method of forming a structure on a substrate |
US10867788B2 (en) | 2016-12-28 | 2020-12-15 | Asm Ip Holding B.V. | Method of forming a structure on a substrate |
US11390950B2 (en) | 2017-01-10 | 2022-07-19 | Asm Ip Holding B.V. | Reactor system and method to reduce residue buildup during a film deposition process |
US10655221B2 (en) | 2017-02-09 | 2020-05-19 | Asm Ip Holding B.V. | Method for depositing oxide film by thermal ALD and PEALD |
US10468261B2 (en) | 2017-02-15 | 2019-11-05 | Asm Ip Holding B.V. | Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures |
US10283353B2 (en) | 2017-03-29 | 2019-05-07 | Asm Ip Holding B.V. | Method of reforming insulating film deposited on substrate with recess pattern |
US10529563B2 (en) | 2017-03-29 | 2020-01-07 | Asm Ip Holdings B.V. | Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures |
US10103040B1 (en) | 2017-03-31 | 2018-10-16 | Asm Ip Holding B.V. | Apparatus and method for manufacturing a semiconductor device |
USD830981S1 (en) | 2017-04-07 | 2018-10-16 | Asm Ip Holding B.V. | Susceptor for semiconductor substrate processing apparatus |
KR102457289B1 (ko) | 2017-04-25 | 2022-10-21 | 에이에스엠 아이피 홀딩 비.브이. | 박막 증착 방법 및 반도체 장치의 제조 방법 |
US10446393B2 (en) | 2017-05-08 | 2019-10-15 | Asm Ip Holding B.V. | Methods for forming silicon-containing epitaxial layers and related semiconductor device structures |
US10770286B2 (en) | 2017-05-08 | 2020-09-08 | Asm Ip Holdings B.V. | Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures |
US10892156B2 (en) | 2017-05-08 | 2021-01-12 | Asm Ip Holding B.V. | Methods for forming a silicon nitride film on a substrate and related semiconductor device structures |
US10504742B2 (en) | 2017-05-31 | 2019-12-10 | Asm Ip Holding B.V. | Method of atomic layer etching using hydrogen plasma |
US10886123B2 (en) | 2017-06-02 | 2021-01-05 | Asm Ip Holding B.V. | Methods for forming low temperature semiconductor layers and related semiconductor device structures |
US12040200B2 (en) | 2017-06-20 | 2024-07-16 | Asm Ip Holding B.V. | Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus |
US11306395B2 (en) | 2017-06-28 | 2022-04-19 | Asm Ip Holding B.V. | Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus |
US10685834B2 (en) | 2017-07-05 | 2020-06-16 | Asm Ip Holdings B.V. | Methods for forming a silicon germanium tin layer and related semiconductor device structures |
KR20190009245A (ko) | 2017-07-18 | 2019-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물 |
US11018002B2 (en) | 2017-07-19 | 2021-05-25 | Asm Ip Holding B.V. | Method for selectively depositing a Group IV semiconductor and related semiconductor device structures |
US10541333B2 (en) | 2017-07-19 | 2020-01-21 | Asm Ip Holding B.V. | Method for depositing a group IV semiconductor and related semiconductor device structures |
US11374112B2 (en) | 2017-07-19 | 2022-06-28 | Asm Ip Holding B.V. | Method for depositing a group IV semiconductor and related semiconductor device structures |
US10590535B2 (en) | 2017-07-26 | 2020-03-17 | Asm Ip Holdings B.V. | Chemical treatment, deposition and/or infiltration apparatus and method for using the same |
US10312055B2 (en) | 2017-07-26 | 2019-06-04 | Asm Ip Holding B.V. | Method of depositing film by PEALD using negative bias |
US10605530B2 (en) | 2017-07-26 | 2020-03-31 | Asm Ip Holding B.V. | Assembly of a liner and a flange for a vertical furnace as well as the liner and the vertical furnace |
US10770336B2 (en) | 2017-08-08 | 2020-09-08 | Asm Ip Holding B.V. | Substrate lift mechanism and reactor including same |
US10692741B2 (en) | 2017-08-08 | 2020-06-23 | Asm Ip Holdings B.V. | Radiation shield |
US10249524B2 (en) | 2017-08-09 | 2019-04-02 | Asm Ip Holding B.V. | Cassette holder assembly for a substrate cassette and holding member for use in such assembly |
US11769682B2 (en) | 2017-08-09 | 2023-09-26 | Asm Ip Holding B.V. | Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith |
US11139191B2 (en) | 2017-08-09 | 2021-10-05 | Asm Ip Holding B.V. | Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith |
US10236177B1 (en) | 2017-08-22 | 2019-03-19 | ASM IP Holding B.V.. | Methods for depositing a doped germanium tin semiconductor and related semiconductor device structures |
USD900036S1 (en) | 2017-08-24 | 2020-10-27 | Asm Ip Holding B.V. | Heater electrical connector and adapter |
US11830730B2 (en) | 2017-08-29 | 2023-11-28 | Asm Ip Holding B.V. | Layer forming method and apparatus |
KR102491945B1 (ko) | 2017-08-30 | 2023-01-26 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
US11295980B2 (en) | 2017-08-30 | 2022-04-05 | Asm Ip Holding B.V. | Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures |
US11056344B2 (en) | 2017-08-30 | 2021-07-06 | Asm Ip Holding B.V. | Layer forming method |
KR102401446B1 (ko) | 2017-08-31 | 2022-05-24 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
US10607895B2 (en) | 2017-09-18 | 2020-03-31 | Asm Ip Holdings B.V. | Method for forming a semiconductor device structure comprising a gate fill metal |
KR102630301B1 (ko) | 2017-09-21 | 2024-01-29 | 에이에스엠 아이피 홀딩 비.브이. | 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치 |
US10844484B2 (en) | 2017-09-22 | 2020-11-24 | Asm Ip Holding B.V. | Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods |
US10658205B2 (en) | 2017-09-28 | 2020-05-19 | Asm Ip Holdings B.V. | Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber |
US10403504B2 (en) | 2017-10-05 | 2019-09-03 | Asm Ip Holding B.V. | Method for selectively depositing a metallic film on a substrate |
US10319588B2 (en) | 2017-10-10 | 2019-06-11 | Asm Ip Holding B.V. | Method for depositing a metal chalcogenide on a substrate by cyclical deposition |
US10923344B2 (en) | 2017-10-30 | 2021-02-16 | Asm Ip Holding B.V. | Methods for forming a semiconductor structure and related semiconductor structures |
KR102443047B1 (ko) | 2017-11-16 | 2022-09-14 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 방법 및 그에 의해 제조된 장치 |
US10910262B2 (en) | 2017-11-16 | 2021-02-02 | Asm Ip Holding B.V. | Method of selectively depositing a capping layer structure on a semiconductor device structure |
US11022879B2 (en) | 2017-11-24 | 2021-06-01 | Asm Ip Holding B.V. | Method of forming an enhanced unexposed photoresist layer |
KR102597978B1 (ko) | 2017-11-27 | 2023-11-06 | 에이에스엠 아이피 홀딩 비.브이. | 배치 퍼니스와 함께 사용하기 위한 웨이퍼 카세트를 보관하기 위한 보관 장치 |
JP7206265B2 (ja) | 2017-11-27 | 2023-01-17 | エーエスエム アイピー ホールディング ビー.ブイ. | クリーン・ミニエンバイロメントを備える装置 |
US10290508B1 (en) | 2017-12-05 | 2019-05-14 | Asm Ip Holding B.V. | Method for forming vertical spacers for spacer-defined patterning |
US10872771B2 (en) | 2018-01-16 | 2020-12-22 | Asm Ip Holding B. V. | Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures |
TWI799494B (zh) | 2018-01-19 | 2023-04-21 | 荷蘭商Asm 智慧財產控股公司 | 沈積方法 |
WO2019142055A2 (en) | 2018-01-19 | 2019-07-25 | Asm Ip Holding B.V. | Method for depositing a gap-fill layer by plasma-assisted deposition |
USD903477S1 (en) | 2018-01-24 | 2020-12-01 | Asm Ip Holdings B.V. | Metal clamp |
US11018047B2 (en) | 2018-01-25 | 2021-05-25 | Asm Ip Holding B.V. | Hybrid lift pin |
US10535516B2 (en) | 2018-02-01 | 2020-01-14 | Asm Ip Holdings B.V. | Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures |
USD880437S1 (en) | 2018-02-01 | 2020-04-07 | Asm Ip Holding B.V. | Gas supply plate for semiconductor manufacturing apparatus |
US11081345B2 (en) | 2018-02-06 | 2021-08-03 | Asm Ip Holding B.V. | Method of post-deposition treatment for silicon oxide film |
US11685991B2 (en) | 2018-02-14 | 2023-06-27 | Asm Ip Holding B.V. | Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process |
US10896820B2 (en) | 2018-02-14 | 2021-01-19 | Asm Ip Holding B.V. | Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process |
US10731249B2 (en) | 2018-02-15 | 2020-08-04 | Asm Ip Holding B.V. | Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus |
KR102636427B1 (ko) | 2018-02-20 | 2024-02-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 및 장치 |
US10658181B2 (en) | 2018-02-20 | 2020-05-19 | Asm Ip Holding B.V. | Method of spacer-defined direct patterning in semiconductor fabrication |
US10975470B2 (en) | 2018-02-23 | 2021-04-13 | Asm Ip Holding B.V. | Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment |
US11473195B2 (en) | 2018-03-01 | 2022-10-18 | Asm Ip Holding B.V. | Semiconductor processing apparatus and a method for processing a substrate |
US11629406B2 (en) | 2018-03-09 | 2023-04-18 | Asm Ip Holding B.V. | Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate |
US11114283B2 (en) | 2018-03-16 | 2021-09-07 | Asm Ip Holding B.V. | Reactor, system including the reactor, and methods of manufacturing and using same |
KR102646467B1 (ko) | 2018-03-27 | 2024-03-11 | 에이에스엠 아이피 홀딩 비.브이. | 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조 |
US11088002B2 (en) | 2018-03-29 | 2021-08-10 | Asm Ip Holding B.V. | Substrate rack and a substrate processing system and method |
US11230766B2 (en) | 2018-03-29 | 2022-01-25 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
US10510536B2 (en) | 2018-03-29 | 2019-12-17 | Asm Ip Holding B.V. | Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber |
KR102501472B1 (ko) | 2018-03-30 | 2023-02-20 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 |
KR102600229B1 (ko) | 2018-04-09 | 2023-11-10 | 에이에스엠 아이피 홀딩 비.브이. | 기판 지지 장치, 이를 포함하는 기판 처리 장치 및 기판 처리 방법 |
TWI843623B (zh) | 2018-05-08 | 2024-05-21 | 荷蘭商Asm Ip私人控股有限公司 | 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構 |
US12025484B2 (en) | 2018-05-08 | 2024-07-02 | Asm Ip Holding B.V. | Thin film forming method |
US12272527B2 (en) | 2018-05-09 | 2025-04-08 | Asm Ip Holding B.V. | Apparatus for use with hydrogen radicals and method of using same |
TWI816783B (zh) | 2018-05-11 | 2023-10-01 | 荷蘭商Asm 智慧財產控股公司 | 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構 |
KR102596988B1 (ko) | 2018-05-28 | 2023-10-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 및 그에 의해 제조된 장치 |
US11718913B2 (en) | 2018-06-04 | 2023-08-08 | Asm Ip Holding B.V. | Gas distribution system and reactor system including same |
TWI840362B (zh) | 2018-06-04 | 2024-05-01 | 荷蘭商Asm Ip私人控股有限公司 | 水氣降低的晶圓處置腔室 |
US11286562B2 (en) | 2018-06-08 | 2022-03-29 | Asm Ip Holding B.V. | Gas-phase chemical reactor and method of using same |
US10797133B2 (en) | 2018-06-21 | 2020-10-06 | Asm Ip Holding B.V. | Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures |
KR102568797B1 (ko) | 2018-06-21 | 2023-08-21 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 시스템 |
CN112292477A (zh) | 2018-06-27 | 2021-01-29 | Asm Ip私人控股有限公司 | 用于形成含金属的材料的循环沉积方法及包含含金属的材料的膜和结构 |
TWI871083B (zh) | 2018-06-27 | 2025-01-21 | 荷蘭商Asm Ip私人控股有限公司 | 用於形成含金屬材料之循環沉積製程 |
US10612136B2 (en) | 2018-06-29 | 2020-04-07 | ASM IP Holding, B.V. | Temperature-controlled flange and reactor system including same |
KR102686758B1 (ko) | 2018-06-29 | 2024-07-18 | 에이에스엠 아이피 홀딩 비.브이. | 박막 증착 방법 및 반도체 장치의 제조 방법 |
US10755922B2 (en) | 2018-07-03 | 2020-08-25 | Asm Ip Holding B.V. | Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition |
US10388513B1 (en) | 2018-07-03 | 2019-08-20 | Asm Ip Holding B.V. | Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition |
US10767789B2 (en) | 2018-07-16 | 2020-09-08 | Asm Ip Holding B.V. | Diaphragm valves, valve components, and methods for forming valve components |
US10483099B1 (en) | 2018-07-26 | 2019-11-19 | Asm Ip Holding B.V. | Method for forming thermally stable organosilicon polymer film |
US11053591B2 (en) | 2018-08-06 | 2021-07-06 | Asm Ip Holding B.V. | Multi-port gas injection system and reactor system including same |
US10883175B2 (en) | 2018-08-09 | 2021-01-05 | Asm Ip Holding B.V. | Vertical furnace for processing substrates and a liner for use therein |
US10829852B2 (en) | 2018-08-16 | 2020-11-10 | Asm Ip Holding B.V. | Gas distribution device for a wafer processing apparatus |
US11430674B2 (en) | 2018-08-22 | 2022-08-30 | Asm Ip Holding B.V. | Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods |
US11024523B2 (en) | 2018-09-11 | 2021-06-01 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
KR102707956B1 (ko) | 2018-09-11 | 2024-09-19 | 에이에스엠 아이피 홀딩 비.브이. | 박막 증착 방법 |
US11049751B2 (en) | 2018-09-14 | 2021-06-29 | Asm Ip Holding B.V. | Cassette supply system to store and handle cassettes and processing apparatus equipped therewith |
CN110970344B (zh) | 2018-10-01 | 2024-10-25 | Asmip控股有限公司 | 衬底保持设备、包含所述设备的系统及其使用方法 |
US11232963B2 (en) | 2018-10-03 | 2022-01-25 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
KR102592699B1 (ko) | 2018-10-08 | 2023-10-23 | 에이에스엠 아이피 홀딩 비.브이. | 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치 |
US10847365B2 (en) | 2018-10-11 | 2020-11-24 | Asm Ip Holding B.V. | Method of forming conformal silicon carbide film by cyclic CVD |
US10811256B2 (en) | 2018-10-16 | 2020-10-20 | Asm Ip Holding B.V. | Method for etching a carbon-containing feature |
KR102546322B1 (ko) | 2018-10-19 | 2023-06-21 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 및 기판 처리 방법 |
KR102605121B1 (ko) | 2018-10-19 | 2023-11-23 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 및 기판 처리 방법 |
USD948463S1 (en) | 2018-10-24 | 2022-04-12 | Asm Ip Holding B.V. | Susceptor for semiconductor substrate supporting apparatus |
US10381219B1 (en) | 2018-10-25 | 2019-08-13 | Asm Ip Holding B.V. | Methods for forming a silicon nitride film |
US11087997B2 (en) | 2018-10-31 | 2021-08-10 | Asm Ip Holding B.V. | Substrate processing apparatus for processing substrates |
KR102748291B1 (ko) | 2018-11-02 | 2024-12-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판 지지 유닛 및 이를 포함하는 기판 처리 장치 |
US11572620B2 (en) | 2018-11-06 | 2023-02-07 | Asm Ip Holding B.V. | Methods for selectively depositing an amorphous silicon film on a substrate |
US11031242B2 (en) | 2018-11-07 | 2021-06-08 | Asm Ip Holding B.V. | Methods for depositing a boron doped silicon germanium film |
US10818758B2 (en) | 2018-11-16 | 2020-10-27 | Asm Ip Holding B.V. | Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures |
US10847366B2 (en) | 2018-11-16 | 2020-11-24 | Asm Ip Holding B.V. | Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process |
US10559458B1 (en) | 2018-11-26 | 2020-02-11 | Asm Ip Holding B.V. | Method of forming oxynitride film |
US12040199B2 (en) | 2018-11-28 | 2024-07-16 | Asm Ip Holding B.V. | Substrate processing apparatus for processing substrates |
US11217444B2 (en) | 2018-11-30 | 2022-01-04 | Asm Ip Holding B.V. | Method for forming an ultraviolet radiation responsive metal oxide-containing film |
KR102636428B1 (ko) | 2018-12-04 | 2024-02-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치를 세정하는 방법 |
US11158513B2 (en) | 2018-12-13 | 2021-10-26 | Asm Ip Holding B.V. | Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures |
JP7504584B2 (ja) | 2018-12-14 | 2024-06-24 | エーエスエム・アイピー・ホールディング・ベー・フェー | 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム |
TWI866480B (zh) | 2019-01-17 | 2024-12-11 | 荷蘭商Asm Ip 私人控股有限公司 | 藉由循環沈積製程於基板上形成含過渡金屬膜之方法 |
KR102727227B1 (ko) | 2019-01-22 | 2024-11-07 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
CN111524788B (zh) | 2019-02-01 | 2023-11-24 | Asm Ip私人控股有限公司 | 氧化硅的拓扑选择性膜形成的方法 |
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JP7603377B2 (ja) | 2019-02-20 | 2024-12-20 | エーエスエム・アイピー・ホールディング・ベー・フェー | 基材表面内に形成された凹部を充填するための方法および装置 |
TWI845607B (zh) | 2019-02-20 | 2024-06-21 | 荷蘭商Asm Ip私人控股有限公司 | 用來填充形成於基材表面內之凹部的循環沉積方法及設備 |
TWI842826B (zh) | 2019-02-22 | 2024-05-21 | 荷蘭商Asm Ip私人控股有限公司 | 基材處理設備及處理基材之方法 |
KR102782593B1 (ko) | 2019-03-08 | 2025-03-14 | 에이에스엠 아이피 홀딩 비.브이. | SiOC 층을 포함한 구조체 및 이의 형성 방법 |
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JP2020167398A (ja) | 2019-03-28 | 2020-10-08 | エーエスエム・アイピー・ホールディング・ベー・フェー | ドアオープナーおよびドアオープナーが提供される基材処理装置 |
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US11447864B2 (en) | 2019-04-19 | 2022-09-20 | Asm Ip Holding B.V. | Layer forming method and apparatus |
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JP7612342B2 (ja) | 2019-05-16 | 2025-01-14 | エーエスエム・アイピー・ホールディング・ベー・フェー | ウェハボートハンドリング装置、縦型バッチ炉および方法 |
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USD975665S1 (en) | 2019-05-17 | 2023-01-17 | Asm Ip Holding B.V. | Susceptor shaft |
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CN112216646A (zh) | 2019-07-10 | 2021-01-12 | Asm Ip私人控股有限公司 | 基板支撑组件及包括其的基板处理装置 |
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US11643724B2 (en) | 2019-07-18 | 2023-05-09 | Asm Ip Holding B.V. | Method of forming structures using a neutral beam |
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CN112309900A (zh) | 2019-07-30 | 2021-02-02 | Asm Ip私人控股有限公司 | 基板处理设备 |
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US11587815B2 (en) | 2019-07-31 | 2023-02-21 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
US11587814B2 (en) | 2019-07-31 | 2023-02-21 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
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USD965524S1 (en) | 2019-08-19 | 2022-10-04 | Asm Ip Holding B.V. | Susceptor support |
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JP2021031769A (ja) | 2019-08-21 | 2021-03-01 | エーエスエム アイピー ホールディング ビー.ブイ. | 成膜原料混合ガス生成装置及び成膜装置 |
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US11286558B2 (en) | 2019-08-23 | 2022-03-29 | Asm Ip Holding B.V. | Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film |
KR20210024420A (ko) | 2019-08-23 | 2021-03-05 | 에이에스엠 아이피 홀딩 비.브이. | 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법 |
KR20210029090A (ko) | 2019-09-04 | 2021-03-15 | 에이에스엠 아이피 홀딩 비.브이. | 희생 캡핑 층을 이용한 선택적 증착 방법 |
KR102733104B1 (ko) | 2019-09-05 | 2024-11-22 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
US11562901B2 (en) | 2019-09-25 | 2023-01-24 | Asm Ip Holding B.V. | Substrate processing method |
CN112593212B (zh) | 2019-10-02 | 2023-12-22 | Asm Ip私人控股有限公司 | 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法 |
KR20210042810A (ko) | 2019-10-08 | 2021-04-20 | 에이에스엠 아이피 홀딩 비.브이. | 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법 |
TWI846953B (zh) | 2019-10-08 | 2024-07-01 | 荷蘭商Asm Ip私人控股有限公司 | 基板處理裝置 |
KR20210043460A (ko) | 2019-10-10 | 2021-04-21 | 에이에스엠 아이피 홀딩 비.브이. | 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체 |
US12009241B2 (en) | 2019-10-14 | 2024-06-11 | Asm Ip Holding B.V. | Vertical batch furnace assembly with detector to detect cassette |
TWI834919B (zh) | 2019-10-16 | 2024-03-11 | 荷蘭商Asm Ip私人控股有限公司 | 氧化矽之拓撲選擇性膜形成之方法 |
US11637014B2 (en) | 2019-10-17 | 2023-04-25 | Asm Ip Holding B.V. | Methods for selective deposition of doped semiconductor material |
KR20210047808A (ko) | 2019-10-21 | 2021-04-30 | 에이에스엠 아이피 홀딩 비.브이. | 막을 선택적으로 에칭하기 위한 장치 및 방법 |
KR20210050453A (ko) | 2019-10-25 | 2021-05-07 | 에이에스엠 아이피 홀딩 비.브이. | 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조 |
US11646205B2 (en) | 2019-10-29 | 2023-05-09 | Asm Ip Holding B.V. | Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same |
KR20210054983A (ko) | 2019-11-05 | 2021-05-14 | 에이에스엠 아이피 홀딩 비.브이. | 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템 |
US11501968B2 (en) | 2019-11-15 | 2022-11-15 | Asm Ip Holding B.V. | Method for providing a semiconductor device with silicon filled gaps |
KR20210062561A (ko) | 2019-11-20 | 2021-05-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템 |
CN112951697A (zh) | 2019-11-26 | 2021-06-11 | Asm Ip私人控股有限公司 | 基板处理设备 |
KR20210065848A (ko) | 2019-11-26 | 2021-06-04 | 에이에스엠 아이피 홀딩 비.브이. | 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법 |
CN112885692A (zh) | 2019-11-29 | 2021-06-01 | Asm Ip私人控股有限公司 | 基板处理设备 |
CN112885693A (zh) | 2019-11-29 | 2021-06-01 | Asm Ip私人控股有限公司 | 基板处理设备 |
JP7527928B2 (ja) | 2019-12-02 | 2024-08-05 | エーエスエム・アイピー・ホールディング・ベー・フェー | 基板処理装置、基板処理方法 |
KR20210070898A (ko) | 2019-12-04 | 2021-06-15 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
JP2021097227A (ja) | 2019-12-17 | 2021-06-24 | エーエスエム・アイピー・ホールディング・ベー・フェー | 窒化バナジウム層および窒化バナジウム層を含む構造体を形成する方法 |
KR20210080214A (ko) | 2019-12-19 | 2021-06-30 | 에이에스엠 아이피 홀딩 비.브이. | 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조 |
TW202142733A (zh) | 2020-01-06 | 2021-11-16 | 荷蘭商Asm Ip私人控股有限公司 | 反應器系統、抬升銷、及處理方法 |
TW202140135A (zh) | 2020-01-06 | 2021-11-01 | 荷蘭商Asm Ip私人控股有限公司 | 氣體供應總成以及閥板總成 |
US11993847B2 (en) | 2020-01-08 | 2024-05-28 | Asm Ip Holding B.V. | Injector |
KR20210093163A (ko) | 2020-01-16 | 2021-07-27 | 에이에스엠 아이피 홀딩 비.브이. | 고 종횡비 피처를 형성하는 방법 |
KR102675856B1 (ko) | 2020-01-20 | 2024-06-17 | 에이에스엠 아이피 홀딩 비.브이. | 박막 형성 방법 및 박막 표면 개질 방법 |
KR102667792B1 (ko) | 2020-02-03 | 2024-05-20 | 에이에스엠 아이피 홀딩 비.브이. | 바나듐 또는 인듐 층을 포함하는 구조체를 형성하는 방법 |
KR20210100010A (ko) | 2020-02-04 | 2021-08-13 | 에이에스엠 아이피 홀딩 비.브이. | 대형 물품의 투과율 측정을 위한 방법 및 장치 |
US11776846B2 (en) | 2020-02-07 | 2023-10-03 | Asm Ip Holding B.V. | Methods for depositing gap filling fluids and related systems and devices |
KR20210103956A (ko) | 2020-02-13 | 2021-08-24 | 에이에스엠 아이피 홀딩 비.브이. | 수광 장치를 포함하는 기판 처리 장치 및 수광 장치의 교정 방법 |
TWI855223B (zh) | 2020-02-17 | 2024-09-11 | 荷蘭商Asm Ip私人控股有限公司 | 用於生長磷摻雜矽層之方法 |
TW202203344A (zh) | 2020-02-28 | 2022-01-16 | 荷蘭商Asm Ip控股公司 | 專用於零件清潔的系統 |
KR20210116249A (ko) | 2020-03-11 | 2021-09-27 | 에이에스엠 아이피 홀딩 비.브이. | 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법 |
KR20210116240A (ko) | 2020-03-11 | 2021-09-27 | 에이에스엠 아이피 홀딩 비.브이. | 조절성 접합부를 갖는 기판 핸들링 장치 |
KR102775390B1 (ko) | 2020-03-12 | 2025-02-28 | 에이에스엠 아이피 홀딩 비.브이. | 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법 |
US12173404B2 (en) | 2020-03-17 | 2024-12-24 | Asm Ip Holding B.V. | Method of depositing epitaxial material, structure formed using the method, and system for performing the method |
KR102755229B1 (ko) | 2020-04-02 | 2025-01-14 | 에이에스엠 아이피 홀딩 비.브이. | 박막 형성 방법 |
TW202146689A (zh) | 2020-04-03 | 2021-12-16 | 荷蘭商Asm Ip控股公司 | 阻障層形成方法及半導體裝置的製造方法 |
TW202145344A (zh) | 2020-04-08 | 2021-12-01 | 荷蘭商Asm Ip私人控股有限公司 | 用於選擇性蝕刻氧化矽膜之設備及方法 |
US11821078B2 (en) | 2020-04-15 | 2023-11-21 | Asm Ip Holding B.V. | Method for forming precoat film and method for forming silicon-containing film |
KR20210128343A (ko) | 2020-04-15 | 2021-10-26 | 에이에스엠 아이피 홀딩 비.브이. | 크롬 나이트라이드 층을 형성하는 방법 및 크롬 나이트라이드 층을 포함하는 구조 |
US11996289B2 (en) | 2020-04-16 | 2024-05-28 | Asm Ip Holding B.V. | Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods |
KR20210130646A (ko) | 2020-04-21 | 2021-11-01 | 에이에스엠 아이피 홀딩 비.브이. | 기판을 처리하기 위한 방법 |
KR20210132600A (ko) | 2020-04-24 | 2021-11-04 | 에이에스엠 아이피 홀딩 비.브이. | 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템 |
TW202208671A (zh) | 2020-04-24 | 2022-03-01 | 荷蘭商Asm Ip私人控股有限公司 | 形成包括硼化釩及磷化釩層的結構之方法 |
KR20210132605A (ko) | 2020-04-24 | 2021-11-04 | 에이에스엠 아이피 홀딩 비.브이. | 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리 |
CN113555279A (zh) | 2020-04-24 | 2021-10-26 | Asm Ip私人控股有限公司 | 形成含氮化钒的层的方法及包含其的结构 |
KR20210132612A (ko) | 2020-04-24 | 2021-11-04 | 에이에스엠 아이피 홀딩 비.브이. | 바나듐 화합물들을 안정화하기 위한 방법들 및 장치 |
KR102783898B1 (ko) | 2020-04-29 | 2025-03-18 | 에이에스엠 아이피 홀딩 비.브이. | 고체 소스 전구체 용기 |
KR20210134869A (ko) | 2020-05-01 | 2021-11-11 | 에이에스엠 아이피 홀딩 비.브이. | Foup 핸들러를 이용한 foup의 빠른 교환 |
TW202147543A (zh) | 2020-05-04 | 2021-12-16 | 荷蘭商Asm Ip私人控股有限公司 | 半導體處理系統 |
KR20210137395A (ko) | 2020-05-07 | 2021-11-17 | 에이에스엠 아이피 홀딩 비.브이. | 불소계 라디칼을 이용하여 반응 챔버의 인시츄 식각을 수행하기 위한 장치 및 방법 |
KR102788543B1 (ko) | 2020-05-13 | 2025-03-27 | 에이에스엠 아이피 홀딩 비.브이. | 반응기 시스템용 레이저 정렬 고정구 |
TW202146699A (zh) | 2020-05-15 | 2021-12-16 | 荷蘭商Asm Ip私人控股有限公司 | 形成矽鍺層之方法、半導體結構、半導體裝置、形成沉積層之方法、及沉積系統 |
TW202147383A (zh) | 2020-05-19 | 2021-12-16 | 荷蘭商Asm Ip私人控股有限公司 | 基材處理設備 |
KR20210145079A (ko) | 2020-05-21 | 2021-12-01 | 에이에스엠 아이피 홀딩 비.브이. | 기판을 처리하기 위한 플랜지 및 장치 |
TWI862836B (zh) | 2020-05-21 | 2024-11-21 | 荷蘭商Asm Ip私人控股有限公司 | 包括多個碳層的結構以及形成和使用其的方法 |
KR102702526B1 (ko) | 2020-05-22 | 2024-09-03 | 에이에스엠 아이피 홀딩 비.브이. | 과산화수소를 사용하여 박막을 증착하기 위한 장치 |
US11767589B2 (en) | 2020-05-29 | 2023-09-26 | Asm Ip Holding B.V. | Substrate processing device |
TW202212620A (zh) | 2020-06-02 | 2022-04-01 | 荷蘭商Asm Ip私人控股有限公司 | 處理基板之設備、形成膜之方法、及控制用於處理基板之設備之方法 |
TW202208659A (zh) | 2020-06-16 | 2022-03-01 | 荷蘭商Asm Ip私人控股有限公司 | 沉積含硼之矽鍺層的方法 |
TW202218133A (zh) | 2020-06-24 | 2022-05-01 | 荷蘭商Asm Ip私人控股有限公司 | 形成含矽層之方法 |
US11658035B2 (en) | 2020-06-30 | 2023-05-23 | Asm Ip Holding B.V. | Substrate processing method |
TW202202649A (zh) | 2020-07-08 | 2022-01-16 | 荷蘭商Asm Ip私人控股有限公司 | 基板處理方法 |
KR20220010438A (ko) | 2020-07-17 | 2022-01-25 | 에이에스엠 아이피 홀딩 비.브이. | 포토리소그래피에 사용하기 위한 구조체 및 방법 |
KR20220011092A (ko) | 2020-07-20 | 2022-01-27 | 에이에스엠 아이피 홀딩 비.브이. | 전이 금속층을 포함하는 구조체를 형성하기 위한 방법 및 시스템 |
KR20220011093A (ko) | 2020-07-20 | 2022-01-27 | 에이에스엠 아이피 홀딩 비.브이. | 몰리브덴층을 증착하기 위한 방법 및 시스템 |
KR20220021863A (ko) | 2020-08-14 | 2022-02-22 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 |
US12040177B2 (en) | 2020-08-18 | 2024-07-16 | Asm Ip Holding B.V. | Methods for forming a laminate film by cyclical plasma-enhanced deposition processes |
TW202228863A (zh) | 2020-08-25 | 2022-08-01 | 荷蘭商Asm Ip私人控股有限公司 | 清潔基板的方法、選擇性沉積的方法、及反應器系統 |
US11725280B2 (en) | 2020-08-26 | 2023-08-15 | Asm Ip Holding B.V. | Method for forming metal silicon oxide and metal silicon oxynitride layers |
TW202229601A (zh) | 2020-08-27 | 2022-08-01 | 荷蘭商Asm Ip私人控股有限公司 | 形成圖案化結構的方法、操控機械特性的方法、裝置結構、及基板處理系統 |
TW202217045A (zh) | 2020-09-10 | 2022-05-01 | 荷蘭商Asm Ip私人控股有限公司 | 沉積間隙填充流體之方法及相關系統和裝置 |
USD990534S1 (en) | 2020-09-11 | 2023-06-27 | Asm Ip Holding B.V. | Weighted lift pin |
KR20220036866A (ko) | 2020-09-16 | 2022-03-23 | 에이에스엠 아이피 홀딩 비.브이. | 실리콘 산화물 증착 방법 |
USD1012873S1 (en) | 2020-09-24 | 2024-01-30 | Asm Ip Holding B.V. | Electrode for semiconductor processing apparatus |
TW202218049A (zh) | 2020-09-25 | 2022-05-01 | 荷蘭商Asm Ip私人控股有限公司 | 基板處理方法 |
US12009224B2 (en) | 2020-09-29 | 2024-06-11 | Asm Ip Holding B.V. | Apparatus and method for etching metal nitrides |
KR20220045900A (ko) | 2020-10-06 | 2022-04-13 | 에이에스엠 아이피 홀딩 비.브이. | 실리콘 함유 재료를 증착하기 위한 증착 방법 및 장치 |
CN114293174A (zh) | 2020-10-07 | 2022-04-08 | Asm Ip私人控股有限公司 | 气体供应单元和包括气体供应单元的衬底处理设备 |
TW202229613A (zh) | 2020-10-14 | 2022-08-01 | 荷蘭商Asm Ip私人控股有限公司 | 於階梯式結構上沉積材料的方法 |
KR20220050048A (ko) | 2020-10-15 | 2022-04-22 | 에이에스엠 아이피 홀딩 비.브이. | 반도체 소자의 제조 방법, 및 ether-cat을 사용하는 기판 처리 장치 |
TW202217037A (zh) | 2020-10-22 | 2022-05-01 | 荷蘭商Asm Ip私人控股有限公司 | 沉積釩金屬的方法、結構、裝置及沉積總成 |
TW202223136A (zh) | 2020-10-28 | 2022-06-16 | 荷蘭商Asm Ip私人控股有限公司 | 用於在基板上形成層之方法、及半導體處理系統 |
TW202229620A (zh) | 2020-11-12 | 2022-08-01 | 特文特大學 | 沉積系統、用於控制反應條件之方法、沉積方法 |
TW202229795A (zh) | 2020-11-23 | 2022-08-01 | 荷蘭商Asm Ip私人控股有限公司 | 具注入器之基板處理設備 |
TW202235649A (zh) | 2020-11-24 | 2022-09-16 | 荷蘭商Asm Ip私人控股有限公司 | 填充間隙之方法與相關之系統及裝置 |
KR20220076343A (ko) | 2020-11-30 | 2022-06-08 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치의 반응 챔버 내에 배열되도록 구성된 인젝터 |
US12255053B2 (en) | 2020-12-10 | 2025-03-18 | Asm Ip Holding B.V. | Methods and systems for depositing a layer |
TW202233884A (zh) | 2020-12-14 | 2022-09-01 | 荷蘭商Asm Ip私人控股有限公司 | 形成臨限電壓控制用之結構的方法 |
US11946137B2 (en) | 2020-12-16 | 2024-04-02 | Asm Ip Holding B.V. | Runout and wobble measurement fixtures |
TW202231903A (zh) | 2020-12-22 | 2022-08-16 | 荷蘭商Asm Ip私人控股有限公司 | 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成 |
TW202242184A (zh) | 2020-12-22 | 2022-11-01 | 荷蘭商Asm Ip私人控股有限公司 | 前驅物膠囊、前驅物容器、氣相沉積總成、及將固態前驅物裝載至前驅物容器中之方法 |
TW202226899A (zh) | 2020-12-22 | 2022-07-01 | 荷蘭商Asm Ip私人控股有限公司 | 具匹配器的電漿處理裝置 |
USD981973S1 (en) | 2021-05-11 | 2023-03-28 | Asm Ip Holding B.V. | Reactor wall for substrate processing apparatus |
USD1023959S1 (en) | 2021-05-11 | 2024-04-23 | Asm Ip Holding B.V. | Electrode for substrate processing apparatus |
USD980813S1 (en) | 2021-05-11 | 2023-03-14 | Asm Ip Holding B.V. | Gas flow control plate for substrate processing apparatus |
USD980814S1 (en) | 2021-05-11 | 2023-03-14 | Asm Ip Holding B.V. | Gas distributor for substrate processing apparatus |
USD990441S1 (en) | 2021-09-07 | 2023-06-27 | Asm Ip Holding B.V. | Gas flow control plate |
USD1060598S1 (en) | 2021-12-03 | 2025-02-04 | Asm Ip Holding B.V. | Split showerhead cover |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4663644A (en) * | 1983-12-26 | 1987-05-05 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
JPH03190165A (ja) * | 1989-12-20 | 1991-08-20 | Sony Corp | 読み出し専用メモリ装置及びその製造方法 |
US5110036A (en) * | 1990-12-17 | 1992-05-05 | At&T Bell Laboratories | Method and apparatus for solder leveling of printed circuit boards |
US5117389A (en) * | 1990-09-05 | 1992-05-26 | Macronix International Co., Ltd. | Flat-cell read-only-memory integrated circuit |
JPH04226071A (ja) * | 1990-05-16 | 1992-08-14 | Ricoh Co Ltd | 半導体メモリ装置 |
DE4214923A1 (de) * | 1991-05-31 | 1992-12-03 | Mitsubishi Electric Corp | Masken-rom-einrichtung und verfahren zu deren herstellung |
US5306941A (en) * | 1991-10-09 | 1994-04-26 | Ricoh Company, Ltd. | Semiconductor memory device and production process thereof |
JPH07142610A (ja) * | 1993-11-12 | 1995-06-02 | Toshiba Corp | 半導体メモリおよびその製造方法 |
US5429973A (en) * | 1994-02-02 | 1995-07-04 | United Microelectronic, Corp. | Trench buried-bit line mask ROM process |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4954854A (en) | 1989-05-22 | 1990-09-04 | International Business Machines Corporation | Cross-point lightly-doped drain-source trench transistor and fabrication process therefor |
JPH05110036A (ja) | 1991-10-18 | 1993-04-30 | Ricoh Co Ltd | 半導体メモリ装置とその製造方法 |
US5453637A (en) * | 1994-05-18 | 1995-09-26 | United Microelectronics Corp. | Read-only memory cell configuration with steep trenches |
US5448090A (en) | 1994-08-03 | 1995-09-05 | International Business Machines Corporation | Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction |
-
1996
- 1996-03-12 DE DE19609678A patent/DE19609678C2/de not_active Expired - Fee Related
-
1997
- 1997-03-03 EP EP97915321A patent/EP0886884A1/de not_active Ceased
- 1997-03-03 US US09/142,462 patent/US6180979B1/en not_active Expired - Fee Related
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4663644A (en) * | 1983-12-26 | 1987-05-05 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
JPH03190165A (ja) * | 1989-12-20 | 1991-08-20 | Sony Corp | 読み出し専用メモリ装置及びその製造方法 |
JPH04226071A (ja) * | 1990-05-16 | 1992-08-14 | Ricoh Co Ltd | 半導体メモリ装置 |
US5117389A (en) * | 1990-09-05 | 1992-05-26 | Macronix International Co., Ltd. | Flat-cell read-only-memory integrated circuit |
US5110036A (en) * | 1990-12-17 | 1992-05-05 | At&T Bell Laboratories | Method and apparatus for solder leveling of printed circuit boards |
DE4214923A1 (de) * | 1991-05-31 | 1992-12-03 | Mitsubishi Electric Corp | Masken-rom-einrichtung und verfahren zu deren herstellung |
US5306941A (en) * | 1991-10-09 | 1994-04-26 | Ricoh Company, Ltd. | Semiconductor memory device and production process thereof |
JPH07142610A (ja) * | 1993-11-12 | 1995-06-02 | Toshiba Corp | 半導体メモリおよびその製造方法 |
US5429973A (en) * | 1994-02-02 | 1995-07-04 | United Microelectronic, Corp. | Trench buried-bit line mask ROM process |
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