DE10314503A1

DE10314503A1 - Verbesserte integrierte Halbleiterstruktur für Zuverlässigkeitsprüfungen von Dielektrika

Info

Publication number: DE10314503A1
Application number: DE10314503A
Authority: DE
Inventors: Karsten Wieczorek; Rolf Geilenkeuser; Jörg-Oliver Weidner
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 2003-03-31
Filing date: 2003-03-31
Publication date: 2004-11-04
Anticipated expiration: 2023-04-01
Also published as: DE10314503B4; US6995027B2; US20040188678A1

Abstract

Eine Teststruktur zum Beurteilen der Zuverlässigkeit eines Dielektrikums eines Schaltungselements in einer integrierten Schaltung umfasst mehrere Testschaltungselemente und mehrere Kontaktflächen, wobei zumindest einige der Testschaltungselemente sich eine oder mehrere der Kontaktflächen teilen. Auf diese Weise kann ein Fehlerergebnis mit einer reduzierten Anzahl an Kontaktflächen detektiert werden, wodurch der Flächenbedarf deutlich reduziert wird, der von der Teststruktur eingenommen wird.

Description

GEBIET DER ERFINDUNG
Im Allgemeinen richtet sich die vorliegende Erfindung an die Herstellung integrierter Schaltungen und betrifft insbesondere eine Technik zur Überwachung und Überprüfung der Zuverlässigkeit von Schaltungselementen, etwa von Feldeffekttransistoren, bezüglich der Lebensdauer dieser Elemente.

In modernen integrierten Schaltungen werden die Strukturgrößen einzelner Schaltungselemente, etwa von Transistoren, Widerständen, Kondensatoren und dergleichen ständig reduziert, um das Bauteilverhalten hinsichtlich der Betriebsgeschwindigkeit und/oder der Leistungsaufnahme zu verbessern. Die ständige Verringerung der Größe der Schaltungselemente ist jedoch nicht eine naheliegende Entwicklung und kann beträchtlichen Aufwand beim Anpassen von Prozesstechniken erfordern, um die gewünschten Entwurfsabmessungen zu erreichen. Des weiteren zieht die Größenreduzierung gewisser Schaltungselemente oder Teile davon eine entsprechende Skalierung anderer Schaltungsteile nach sich, wodurch eine Reihe von Problemen erzeugt werden, die zu lösen sind. Beispielsweise erfordert die ständige Verringerung der Kanallänge von Feldeffekttransistoren, d. h. des Abstands zwischen dem Sourcegebiet und dem Draingebiet des Transistors, dass typischerweise die Gateisolationsschicht, d. h. die dielektrische Schicht, die die Gateelektrode elektrisch von dem darunter liegenden Kanalgebiet isoliert, in ihrer Dicke zu reduzieren ist, um die erforderliche kapazitive Ankopplung der Gateelektrode an das Kanalgebiet zu erzeugen, wie dies für eine korrekte Steuerung der Transistorfunktion erforderlich ist.

Gegenwärtig werden integrierte Schaltungen, etwa CPU's, auf der Grundlage einer CMOS-Technologie hergestellt, mit der Transistoren mit einer Gatelänge im Bereich von ungefähr 0.1 μm und weniger erreicht werden. Die Bauteile mit einer Kanallänge in dieser Größenordnung können eine Gateisolationsschicht mit einer Dicke von 2 bis 3 nm erfordern, wenn das dielektrische Material Siliziumdioxid ist, das möglicherweise eine gewisse Menge an Stickstoff enthält. Für eine weitere Größenreduzierung der Bauteile können sogar Dicken für Gateisolationsschichten auf Siliziumdioxidbasis erforderlich sein, die deutlich kleiner als der oben spezifizierte Bereich ist. Daher ist die Herstellung äußerst dünner Gateisolationsschichten mit zuverlässigen und vorhersagbaren Eigenschaften über eine spezifizierte Lebensdauer eines betrachteten Schaltungselements hinaus eine äußerst herausfordernde Aufgabe für Halbleiterhersteller. Obwohl alternative Materialien und Prozessverfahren zur Herstellung von Gateisolationsschichten, die für äußerst größenreduzierte Transistorelemente geeignet sind, vorgeschlagen wurden, ist es dennoch wesentlich, dass die Eigenschaften der Gateisolationsschicht gewissenhaft überwacht werden, um damit mit den Produktspezifikationen, die für eine gewisse Produktart erstellt wurden, in Übereinstimmung bleiben zu können.

Zusätzlich zur Gateisolationsschichtdicke haben andere Parameter, etwa die Gatedotierstoffkonzentration und die Potenzialtopfdotierkonzentration ebenso einen deutlichen Einfluss auf das letztlich erreichte Verhalten bei elektrischem Durchschlagen eines Transistorelements und somit auf die Zuverlässigkeit und die erwartete Lebensdauer der gesamten integrierten Schaltung. Die Zuverlässigkeit ist wichtig, da der Ausfall bereits eines einzelnen Transistorelements einen Totalausfall des gesamten Bauteils hervorrufen kann. Aus diesem Grunde wird die Zeit bis zum Auftreten eines elektrischen Kurzschlusses ausgewählter Transistorelemente mittels einer Standardmethode zum Überwachen und Beurteilen der Zuverlässigkeit der Gatedielektrika gemessen, die in Gateisolationsschichten verwendet sind. Eine vernünftig genaue Zuverlässigkeitsbeurteilung erfordert jedoch die Verfügbarkeit einer ausreichenden Anzahl von Testbauelementen, um eine quantitativ fundierte Aussage über die erwartete Lebenszeit der Bauteile zu ermöglichen. Daher sind viele Teststrukturen auf jedem Produktsubstrat erforderlich, um zuverlässig die Zeit bis zum elektrischen Durchschlag der Testbauelemente abzuschätzen und zu bewerten. Wie zuvor dargelegt ist, sind bei der Herstellung hoch entwickelter integrierter Schaltungen häufig Prozessänderungen zum Optimieren und Anpassen von Prozessparametern erforderlich, wodurch noch mehr die Notwendigkeit für eine genaue Zuverlässigkeitsabschätzung unterstrichen wird, da zumindest einige der Prozessänderungen potentiell die Zuverlässigkeit der Bauelemente beeinflussen können.

Mit Bezug zu den 1a bis 1d wird nunmehr eine konventionelle Teststruktur, wie sie in großer Zahl auf Produktsubstraten implementiert ist, detaillierter beschrieben.

1a zeigt schematisch eine Querschnittsansicht einer integrierten Transistorteststruktur, die das Überwachen der Zeit bis zum elektrischen Durchschlag eines einzelnen Transistorbauteils ermöglicht, das entsprechend einem speziellen Transistortyp hergestellt ist, der in gleicher Weise auf Produktbereichen des Substrats verwendet wird. Eine Teststruktur 100 umfasst ein Substrat 101, beispielsweise ein Siliziumsubstrat, in welchem ein leicht dotiertes Halbleitergebiet 102 gebildet ist, das im Weiteren auch als „Potentialtopfgebiet" bezeichnet wird. In dem Beispiel ist ein N-Kanaltransistor beschrieben und daher ist das Potentialtopfgebiet 102 als ein P-dotiertes Gebiet vorgesehen. Eine Grabenisolationsstruktur 103, die in dem Substrat 101 gebildet ist, trennt einen Potentialtopfkontakt 110 und eine Transistorstruktur 120 voneinander. Der Potentialtopfkontakt 110 umfasst eine stark dotierte Halbleiterschicht 111, die als eine Elektrode für eine elektrische Verbindung zu dem Potentialtopfgebiet 102 dient.

Die Transistorstruktur 120 umfasst stark dotierte Source- und Draingebiete 121, die mittels eines Kanalgebiets 122, das einen leitenden Kanal beim Anlegen einer geeigneten Spannung an eine Gateelektrode 123 bildet, getrennt sind. Die Gateelektrode 123 kann ein geeignetes leitendes Material aufweisen und kann gemäß modernster CMOS-Techniken stark dotiertes Polysilizium aufweisen. Da die Transistorstruktur 120 einen N-Kanaltransistor darstellen soll, können die Source- und Draingebiete 121 und die Gateelektrode 123 durch N-Dotierstoffe dotiert sein. Seitenwandabstandselemente 125 können an Seitenwänden der Gateelektrode 123 ausgebildet sein und eine Gateisolationsschicht 124 trennt das Kanalgebiet 122 von der Gateelektrode 123. Wie zuvor erläutert ist, kann die Gateisolationsschicht 124 eine komplexe Struktur aufweisen, d. h. diese kann diverse Materialien mit einer hohen Permittivität enthalten und/oder kann eine äußerst geringe Dicke von 2 nm oder sogar weniger aufweisen. Folglich können beliebige Fluktuationen während des Herstellens der Gateisolationsschicht 124, Variationen der Dotierstoffkonzentrationen der Gateelektrode 123 und des Potentialtopfgebiets 102, dessen Dotierstoffprofil eine komplexe Aufeinanderfolge von Implantationssequenzen erfordern kann, und Variationen des Betriebs des Bauteils zu deutlichen Schwankungen der Lebenszeit der Gateisolationsschicht 124 führen.

Ferner sind der Einfachheit halber andere Komponenten der Teststruktur 100, etwa in den Drain- und Sourcegebieten 121 und der Gateelektrode 123 gebildete Silizidgebiete sowie Kontaktpfropfen, die auf dem Drain- und dem Sourcegebiet 121, der Gateelektrode 123 gebildet sind, und der Potentialtopfkontakt 110 nicht in 1a gezeigt, um nicht unnötigerweise die Prinzipien der Teststruktur 100 zu verschleiern. Ferner sind Metallisierungsschichten, d. h. Schichten mit leitenden Kontaktdurchführungen und Leitungen zur Verbindung einzelner Schaltungselemente, nicht in 1a gezeigt, können jedoch einen Teil der Teststruktur 100 bilden.

1b zeigt schematisch eine Draufsicht der Struktur 100 mit Kontaktpfropfen 126 zur Verbindung zu dem Source- und Draingebiet 121, Kontaktpfopfen 127 zur Verbindung zu der Gateelektrode 123 und Kontaktpfropfen 128 zur Verbindung zu dem Potentialtopfkontakt 110. Die Kontaktpfropfen 126 können letztlich mit einer Metallfläche verbunden sein, die auf der letzten Metallisierungsschicht (nicht gezeigt) gebildet ist, wobei die Gesamtzahl der Metallisierungsschichten von der speziellen Ausgestaltung der Teststruktur 100 abhängen kann. Da typischerweise die Teststruktur 100 auf einem Produktsubstrat 101 gebildet ist, wird die Teststruktur 100 gemeinsam mit den Bauelementen auf den Produktchipbereichen hergestellt. Folglich sind die Gestaltung und die Anzahl der Metallisierungsschichten durch die Produktchipelemente, die auf dem Substrat 101 gebildet sind, vorgegeben. Der Einfachheit halber kann die Metallfläche, die mit den Kontaktpfropfen 126 verbunden ist, als Fläche 1 bezeichnet werden und kann Abmessungen aufweisen, die es ermöglichen, die Fläche 1 mittels einer geeigneten Elektrode mit einer Testanlage zu verbinden. In ähnlicher Weise sind die Kontaktpfropfen 127 letztlich mit einer weiteren Metallfläche, die als Fläche 2 bezeichnet wird, und die Kontaktpfropfen 128 mit einer dritten Metallfläche, die als Fläche 3 bezeichnet wird, verbunden.

Es wieder auf die 1a verwiesen; die Kombination aus Kontaktpfropfen und Verbindungsleitungen, die in einer beliebigen Metallisierungsschicht gebildet sind, und den entsprechenden Metallflächen 1, 2 und 3 kann in 1a in vereinfachter Weise dargestellt werden und ist durch die Anschlüsse P1 bzw. P2 bzw. P3 bezeichnet. P1 soll also eine elektrische Verbindung von den Drain- und Sourcegebieten zu der Metallfläche 1 repräsentieren, wobei beispielsweise eine elektrische Verbindung zwischen den beiden Drain- und Sourcegebieten 121 in der ersten Metallisierungsschicht hergestellt werden kann und eine einzelne Verbindung dann von der ersten Metallisierungsschicht zu der Kontaktfläche 1 gebildet werden. In ähnlicher Weise repräsentiert der Anschluss P2 die elektrische Verbindung von der Gateelektrode 123 und der Metallfläche 2 und der Anschluss P3 repräsentiert die elektrische Verbindung von dem Potentialtopfkontakt 110 zu der Metallfläche 3.

Ein typischer Prozessablauf zur Herstellung der in 1a gezeigten Teststruktur 100 kann konventionelle und gut etablierte Herstellungsprozesse zur Bildung der Transistorstruktur 120 und des Potentialtopfkontakts 110 enthalten. Daher wird eine detaillierte Beschreibung davon weggelassen. Nach Fertigstellung der Transistorstruktur 120 und des Potentialtopfkontakts 110, wie dies in vereinfachter Weise in 1a dargestellt ist, können eine oder mehrere Metallisierungsschichten entsprechend gut etablierter Prozessschritte gebildet werden, wobei beispielsweise das Sourcegebiet und das Draingebiet 121 durch eine entsprechende Metallleitung (nicht gezeigt) kurzgeschlossen werden. Anschließend werden die eine oder mehreren Metallisierungsschichten fertiggestellt und die Metallflächen 1, 2 und 3 werden so gebildet, dass diese für ein Testgerät zugänglich sind. Es sollte beachtet werden, dass die Abmessungen der Metallflächen 1, 2 und 3 deutlich größer sind als jene der zugeordneten Teststruktur 100 und daher wird eine große Menge wertvoller Chipfläche von den Metallflächen 1, 2 und 3 eingenommen.

Während des Betriebs wird Massepotential an den Anschlüssen P1 und P3 angelegt, d. h. an die Kontaktflächen 1 und 3, wohingegen eine positive Spannung an den Anschluss P2 mit einer Höhe angelegt wird, die das Ausbilden eines Inversionskanals in dem Kanalgebiet 122 sicherstellt. Für gewöhnlich ist die an den Anschluss P2 und damit an die Gateelektrode 123 angelegte Spannung deutlich erhöht im Vergleich zu normalen Betriebsbedingungen, um die Zeit bis zum Auftreten eines Spannungsdurchbruchereignisses zu verringern. Während des Anlegens der Gatespannung können die Umgebungsbedingungen für die Teststruktur 100 so gewählt werden, um im Wesentlichen typische Umgebungsbedingungen während des Betriebs des betrachteten Halbleiterbauelements widerzuspiegeln. Während die Gatespannung an die Gateelektrode 123 angelegt wird, wird der Leckstrom, der von der Gateelektrode 123 in das Kanalgebiet 122 fließt stetig überwacht. Beim Auftreten eines elektrischen Durchschlags steigt der Leckstrom deutlich an und das entsprechende Zeitintervall kann verwendet werden, um die Lebensdauer des tatsächlichen interessierenden Bauteils zu bewerten.

1c zeigt schematisch einen Graphen, der den Gateleckstrom, der als I_g bezeichnet ist, gegenüber der Zeitdauer der angelegten Gatespannung darstellt. Wie gezeigt, tritt an einem Zeitpunkt T_f ein elektrischer Durchschlag der Gateisolationsschicht 124 auf und es wird folglich ein deutlich höherer Leckstrom I_g erzeugt.

Wie zuvor erläutert ist, ist typischerweise eine Vielzahl von Teststrukturen 100 für eine spezifische Art von zu testenden Schaltungselementen erforderlich, um eine gründliche Analyse ausführen zu können und um aussagekräftige statistische Ergebnisse zu erhalten. Daher werden für gewöhnlich ungefähr 30 bis 100 Teststrukturen 100 für eine spezifizierte Schaltungselementsart vorgesehen, wobei drei mal diese Anzahl an Metallflächen 1, 2 und 3 erforderlich ist. Da diese Metallflächen einen bedeutenden Anteil an der Chipfläche auf Grund der relativ großen Abmessungen einnehmen, kann lediglich eine reduzierte Anzahl von zu verkaufenden Produkten auf dem Substrat 101 gebildet werden.

Angesichts der zuvor aufgezeigten Probleme besteht daher ein Bedarf, eine Technik zur Überwachung elektrischer Durchschlagsereignisse auf einem Substrat mit erforderlicher statistischer Relevanz bereitzustellen, wobei der Flächenbedarf, der durch entsprechende Teststrukturen eingenommen wird, reduziert ist.

ÜBERBLICK ÜBER DIE ERFINDUNG

Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die eine Reduktion der Anzahl der Metallflächen ermöglicht, die zum Detektieren eines Fehlerereignisses erforderlich sind. Dies wird dadurch erreicht, dass eine Vielzahl von zu testenden Bauelementen für jede Teststruktur vorgesehen wird, und mindestens zwei der mehreren Bauelemente in der Teststruktur werden mit entsprechenden gemeinsamen Anschlussflächen verbunden. Ein entsprechender Ausfall eines der mehreren zu testenden Bauelemente kann dann durch mehrere stufenartige Änderungen in einem Überwachungssignal, etwa einem Gateleckstrom, erkannt werden. Auf diese Weise wird die für ein einzelnes Fehlerereignis erforderliche Anzahl von Anschlussflächen reduziert und erlaubt die Herstellung einer erforderlichen Anzahl von Testelementen innerhalb eines reduzierten Raumbereichs im Vergleich zu dem konventionellen Ansatz, in welchem drei Kontaktflächen pro Fehlerereignis erforderlich sind.

Gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung umfasst eine integrierte Halbleiterstruktur zum Testen eines Dielektrikums mehrere Schaltungselemente, wobei jedes Schaltungselement ein erstes leitendes Gebiet und ein zweites leitendes Gebiet, die durch eine dielektrische Schicht getrennt sind, aufweist. Ferner ist jedes der ersten leitenden Gebiete elektrisch mit einer ersten gemeinsamen Kontaktfläche verbunden und jedes der zweiten leitenden Gebiete ist elektrisch mit einer zweiten gemeinsamen Kontaktfläche verbunden.

Gemäß einer weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst eine integrierte Halbleiterstruktur zum Testen eines Dielektrikums mindestens zwei Schaltungselemente mit jeweils einer ersten Elektrode, einer zweiten Elektrode, einer dritten Elektrode und einer dielektrischen Schicht, die benachbart zu der ersten, der zweiten und der dritten Elektrode angeordnet ist. Eine erste Kontaktfläche ist elektrisch mit der ersten und der zweiten Elektrode der mindestens zwei Schaltungselemente elektrisch verbunden. Eine zweite Kontaktfläche ist elektrisch mit der dritten Elektrode der mindestens zwei Schaltungselemente verbunden. Eine dritte Kontaktfläche ist elektrisch mit einem halbleitenden Gebiet verbunden, in welchem die mindestens zwei Schaltungselemente zumindest teilweise gebildet sind.

Gemäß einer noch weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst eine integrierte Halbleiterstruktur zum Testen eines Dielektrikums mehrere Transistorelemente, wobei Source- und Draingebiete und eine Gateelektrode mindestens eines Transistorelements gemeinsam elektrisch mit einer ersten Kontaktfläche verbunden sind. Ferner ist ein Potentialtopfgebiet, in welchem das mindestens eine Transistorelement gebildet ist, elektrisch mit einer zweiten Kontaktfläche verbunden.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung umfasst eine integrierte Halbleiterstruktur zum Testen eines Dielektrikums eine N-Kanaltransistorstruktur und eine P-Kanaltransistorstruktur. Eine erste Kontaktfläche ist mit einer Gateelektrode, Drain- und Sourcegebieten der P-Kanal und N-Kanaltranistorstrukturen verbunden. Eine zweite Kontaktfläche ist mit einem P-Potentialtopf der N-Kanaltransistorstruktur verbunden, und eine dritte Kontaktfläche ist mit einem N-Potentialtopf der P-Kanaltransistorstruktur verbunden.

Gemäß einer noch weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das gemeinsame Verbinden erster leitender Gebiete mehrerer Schaltungselemente einer Halbleiterstruktur mit einem ersten elektrischen Potential über eine gemeinsame erste Kontaktfläche. Das Verfahren umfasst ferner das gemeinsame Verbinden zweiter leitender Gebiet der mehreren Schaltungselemente der Halbleiterstruktur mit einem zweiten elektrischen Potential mittels einer gemeinsamen zweiten Kontaktfläche, wobei die ersten und die zweiten leitenden Gebiete voneinander mittels eines Dielektrikums isoliert sind. Schließlich wird eine Zuverlässigkeit des Dielektrikums bewertet, indem Fehlerereignisse der Schaltungselemente bestimmt werden.

In einer weiteren Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das gemeinsame Verbinden von Source- und Draingebieten mehrerer Transistorelemente mit einem ersten elektrischen Potential mittels einer ersten Kontaktfläche, und das gemeinsame Verbinden von Gateelektroden der mehreren Transistorelemente mit einem zweiten elektrischen Potential mittels einer zweiten Kontaktfläche. Ein gemeinsames Potentialtopfgebiet der mehreren Transistorelemente wird mit einem dritten elektrischen Potential mittels einer dritten Anschlussfläche verbunden. Schließlich wird eine Zuverlässigkeit der Gateisolationsschichten der mehreren Transistorelemente bewertet, indem ein Gateleckstrom der mehreren Transistorelemente überwacht wird.

In einer noch weiteren Ausführungsform der vorliegenden Erfindung umfasst eine Halbleiterteststruktur mehrere Testschaltungselemente mit jeweils einer zu testenden dielektrischen Schicht, und mehrere Kontaktflächen, die ausgebildet sind, ein externes Messinstrument mit den mehreren Testschaltungselementen zu verbinden. Ferner erzeugt die Gestaltung von Verbindungen, die eine elektrische Verbindung zwischen den Anschlussflächen und den Testschaltungselementen bereitstellen, ein Verhältnis der Anzahl von Testschaltungselemente zu der Anzahl von Kontaktflächen, das größer als 1:3 ist.

Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus folgenden detaillierten Beschreibung hervor, wen diese mit Bezug zu den begleitenden Zeichnungen studiert wird; es zeigen:
1a und 1b schematisch eine Querschnittsansicht bzw. eine Draufsicht einer konventionellen Teststruktur zum Abschätzen der Zuverlässigkeit einer Gateisolationsschicht;
1c einen Graphen, der die Beziehung zwischen der Zeitdauer bis zum Fehler und des Leckstromes zeigt;
2a und 2b eine Querschnittsanschicht bzw. eine Draufsicht einer integrierten Halbleiterstruktur zum Testen der Zuverlässigkeit einer dielektrischen Schicht gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung;
2c, 2d schematisch Graphen, die die Abhängigkeit des Leckstroms gegenüber der Zeit bis zum Ausfall und einen Weibull-Graphen, für die in den 2a und 2b gezeigten Teststrukturen darstellen, und
3 schematisch eine Querschnittsansicht einer integrierten Teststruktur gemäß noch weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung.
DETAILLIERTE BESCHREIBUNG
Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
Gemäß der Erkenntnis der Erfinder kann die Anzahl der Kontaktflächen pro Fehlerereignis in einer Teststruktur deutlich reduziert werden, indem zwei oder mehr Schaltungselemente sich eine oder mehrere Kontaktflächen teilen. Da einzelne Fehlerereignisse in einem Fehlersignal, das gemeinsam von den mehreren zu testenden Schaltungselementen erzeugt wird, erkennbar ist, kann ein statistisches Ergebnis mit hoher Relevanz mit einer deutlich reduzierten Anzahl an Kontaktflächen und damit mit einem deutlich reduzierten Raumbedarf, der für die Teststrukturen erforderlich ist, ermittelt werden. In den folgenden anschaulichen Ausführungsformen der vorliegenden Erfindung sind Teststrukturen beschrieben, die zwei oder mehr Transistorstrukturen enthalten, deren diverse Anschlüsse teilweise mit gemeinsamen Kontaktflächen verbunden sind. Das Bereitstellen der zu testenden Schaltungselemente in Form von Transistorelementen kann oft vorteilhaft sein, bei der Bewertung der Zuverlässigkeit, d. h. der Zeitdauer bis zum Ausfall unter vordefinierten Betriebsbedingungen der Teststruktur, wobei nicht nur die interessierenden dielektrischen Schichten, die in der Teststruktur und in den Produktschaltungselementen gebildet sind, im Wesentlichen identisch sind, sondern auch die meisten der weiteren Prozessschritte, die bei der Herstellung der Transistorstrukturen in Produktbereichen und in der Teststruktur beteiligt sind, etwa Implantationssequenzen, Ausheizzyklen, die Bildung von Seitenwandabstandselementen, und dergleichen im Wesentlichen identisch sind. In anderen Ausführungsformen kann es jedoch geeignet sein, speziell gestaltete Testschaltungen zu bilden, beispielsweise in der Form von Kapazitäten und dergleichen, um die Zuverlässigkeit einer dielektrischen Schicht abzuschätzen, da für gewöhnlich in modernen integrierten Schaltungen diese dielektrischen Schichten, die typischerweise in der Form einer Gateisolationsschicht vorgesehen sind, eine der am kritischsten und somit die Lebenszeit bestimmende Komponente der integrierten Schaltung darstellt.
Mit Bezug zu den 2a bis 2d werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben.
In 2a umfasst eine Halbleiterstruktur 200 ein Substrat 201, das ein beliebiges geeignetes Substrat zur Herstellung einer integrierten Schaltung sein kann, etwa ein Siliziumsubstrat, ein Germaniumsubstrat, ein isolierendes Substrat mit einer Halbleiterschicht, etwa ein SOI-(Silizium auf Isolator)Substrat, oder ein anderes geeignetes III–V oder II–VI Halbleitersubstrat. In dem Substrat 201 oder in einer geeigneten Halbleiterschicht, die darauf gebildet ist, ist ein Potentialtopfgebiet 202 ausgebildet und umfasst eine Isolationsstruktur 203.
In modernen integrierten Schaltungen ist die Isolationsstruktur 203 typischerweise als eine Grabenisolation vorgesehen, wie dies in 2a dargestellt ist, wobei jedoch entsprechend den Entwurfserfordernissen eine beliebige andere Isolationsstruktur geeignet sein kann, etwa LOCOS-Isolationsstrukturen. Die Isolationsstruktur 203 trennt die Halbleiterstruktur 200 von benachbarten Substratbereichen, die weitere Halbleiterstrukturen ähnlich zu der Struktur 200 aufweisen können, oder die reguläre Schaltungselemente enthalten können. Ferner trennt die Isolationsstruktur 203 einen Potentialtopfkontakt 210 mit einer hoch dotierten Kontaktschicht 211 von einer Vielzahl von Testschaltungselementen 220a, 220b, 220c, die beispielsweise in Form von Transistorstrukturen vorgesehen sein können. Obwohl die Struktur 200 in 2a so gezeigt ist, dass diese drei Testschaltungselemente 220a, 220b und 220c enthält, ist die vorliegende Erfindung nicht auf diese Anzahl festgelegt und können 2, 3 oder mehr Testschaltungselemente vorgesehen sein, wobei die Einsparung an Chipfläche auf dem Substrat 201 mit der Anzahl der Schaltungselemente in der Teststruktur 200 ansteigt. Obwohl ferner Transistoren als die Testschaltungselemente in der gezeigten Ausführungsform dargestellt sind, erkennt der Fachmann nach einem vollständigen Studium der vorliegenden Anmeldung, dass die Testschaltungselemente andere Formen annehmen können, etwa beispielsweise Kondensatoren und Speicherzellen.
Jedes der Testschaltungselemente 220a, 220b und 220c enthält ein Kanalgebiet 222a, 222b, 222c, das entsprechende Source- und Draingebiete 221a, 221b, 221c trennt, wie in 2a gezeigt ist. Benachbarte Schaltungselemente haben entsprechende Drain- und Sourcegebiete gemeinsam, so dass beispielsweise die Testschaltungselemente 220a und 220b das gemeinsame Draingebiet 221b besitzen. In anderen Ausführungsformen kann die Isolationsstruktur 203 so modifiziert sein, um die einzelnen Schaltungselemente 220a, 220b und 220c zu trennen, indem entsprechende Isolationsgräben dazwischen gebildet sind. Ferner sind entsprechende Gateelektroden 223a, 223b und 223c über den zugeordneten Kanalgebieten ausgebildet und von diesen durch entsprechende Gateisolationsschichten 224a, 224b und 224c getrennt. Seitenwandabstandselemente 225a, 225b und 225c sind an den Seitenwänden der entsprechenden Gateelektroden gebildet.
Wie zuvor mit Bezug zu der in den 1a und 1b gezeigten konventionellen Teststruktur erläutert ist, können, wenn die Teststruktur 200 eine Teststruktur auf Siliziumbasis ist, die gemäß modernster CMOS-Prozesstechnologie hergestellt ist, Silizidgebiete in den entsprechenden Gateelektroden 223a, 223b, 223c und den Drain- und Sourcegebieten 221a, 221b und 221c gebildet sein.
2b zeigt schematisch eine Draufsicht der Teststruktur 200. Wie gezeigt sind Kontaktpfropfen 226a, 226b und 226c auf den entsprechenden Source- und Draingebieten 221a, 221b und 221c gebildet. In ähnlicher Weise sind entsprechende Kontaktpfropfen 227a, 227b und 227c auf Endbereichen der Gateelektrode 223a, 223b und 223c ausgebildet. Des weiteren sind Kontaktpfropfen 228 auf der Potentialtopfkontaktschicht 211 gebildet. Die entsprechenden Kontaktpfropfen können in einer geeigneten isolierenden Schicht (nicht gezeigt) gebildet sein und können ein geeignetes Metall, etwa Wolfram, aufweisen, wobei ein dünnes geeignetes Barrierenmaterial zwischen dem Wolfram und dem isolierenden Material der isolierenden Schicht gebildet ist. Es sollte beachtet werden, dass die Anzahl, die Form und die Zusammensetzung der Kontaktpfropfen von den speziellen Entwurfsregeln und Erfordernissen für die interessierenden Schaltungselemente abhängen können.
Es sei wieder auf 2a verwiesen; es ist anzumerken, dass die Kontaktpfropfen 226a-c, 227a-c und 228 der Einfachheit halber in 2a nicht dargestellt sind und stattdessen durch die Anschlüsse p1a, p1b, p1c, p2a, p2b, p2c und p3 repräsentiert sind. Wie zu vor mit Bezug zu 1a und 1b erläutert ist, sollen die Anschlüsse p1a-c, p2a-c und p3 Kontaktpfropfen und Metallleitungen repräsentieren, die zum elektrischen Verbinden der entsprechenden Source/Draingebiete, Gateelektroden und des Potentialtopfkontakts mit entsprechenden Metallflächen erforderlich sind, die über dem Substrat 201 nach Fertigstellung der Testschaltungselemente und etwaiger erforderlicher Metallisierungsebenen zur Realisierung der erforderlichen elektrischen Erfindungen darin gebildet werden. Wie zuvor erläutert ist, weisen diese Metallflächen Abmessungen auf, die einen Anschluss an externe Testinstrumente ermöglichen und damit deutlich größere Abmessungen als die Teststruktur 200 aufweisen. Im Weiteren werden diese Metallflächen als Kontaktfläche 1, die mit den Source- und Draingebieten 221a-c, als Kontaktfläche 2, die mit den Gateelektroden 224a-c und als Kontaktfläche 3, die mit dem Potentialtopf 210 verbunden sind, bezeichnet.
Ein typischer Prozessablauf zur Herstellung der Teststruktur 200 kann im Wesentlichen identische Prozessschritte aufweisen, wie sie bei der Herstellung entsprechender Schaltungselemente in Produktbereichen des Substrats 201 angewendet werden. Daher können die Eigenschaften des Potentialtopfgebiets 202, d. h. das komplexe Dotierstoffprofil darin, die Eigenschaften der Drain- und Sourcegebiete 221a-c, die Eigenschaften der Gateelektroden 223a-c, d. h. deren Dotierstoffprofil, deren Abmessungen und dergleichen und die Eigenschaften der Gateisolationsschichten 224a-c, d.h. die Dicke und deren Zusammensetzung, im Wesentlichen die Eigenschaften der entsprechenden interessierenden Produktschaltungselemente repräsentieren. In anderen Ausführungsformen können jedoch ein oder mehrere speziell entworfene Testschaltungselemente in der Halbleiterstruktur 200 gebildet sein, um die Zuverlässigkeit eines dielektrischen Materials zu bewerten. Beispielsweise kann eine Vielzahl von Gateelektroden auf einer dielektrischen Schicht gebildet werden, ohne dass hoch dotierte Source- und Draingebiete hergestellt werden, um damit eine Kondensatorstruktur mit einer Vielzahl erster Elektrodenkontakte und einer einzelnen zweiten Elektrode (der Potentialtopfkontakt 210) zu schaffen. Die Anschlüsse p1a-c – und damit die erste Kontaktfläche 1 – sind dann unnötig, wodurch die Anzahl der Kontaktflächen und damit der von der Teststruktur 200 eingenommene Platz weiter reduziert wird. In anderen Ausführungsformen können die Testschaltungselemente 220a-c in einigen Aspekten, etwa der Dicke der entsprechenden Gateisolationsschichten 224a-c zueinander unterschiedlich sein.
Des weiteren können die Testschaltungselemente 220a-c P-Kanaltransistoren oder N-Kanaltransistoren repräsentieren, die ähnliche oder unterschiedliche Abmessungen aufweisen, um die Zuverlässigkeit der diversen Schaltungselemente zu bewerten, die in tatsächlichen Produktbereichen des Substrats 201 verwendet sind. In anderen Ausführungsformen kann eine Vielzahl von Teststrukturen 200 auf dem Substrat 201 vorgesehen sein, wobei jede der mehreren Halbleiterstrukturen 200 im Wesentlichen die gleiche Art an Testschaltungselementen aufweisen kann, wobei die Art der Testschaltungselemente zwischen einigen der mehreren Halbleiterstrukturen 200 variieren kann.
Hinsichtlich des Prozessablaufs zur Herstellung der Halbleiterstruktur 200 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu 1a und 1b erläutert sind. D. h., ähnliche Prozessschritte, wie sie für tatsächliche Schaltungselemente eingesetzt werden, können angewendet werden, wobei Entwurfsänderungen entsprechend den Eigenheiten der Struktur 200 berücksichtigt sind.
Während des Betriebs können die Source- und Draingebiete 221a-c mit einem ersten elektrischen Potential über die Anschlüsse P1a-c und somit über die erste Kontaktfläche verbunden werden. Wenn beispielsweise die Testschaltungselemente 220a-c als N-Kanaltransistoren betrachtet werden, kann das erste elektrische Potential ein Massepotential repräsentieren. In ähnlicher Weise kann der Potentialtopfkontakt 210 mit einem zweiten elektrischen Potential über dem Anschluss P3 und somit über die dritte Kontaktfläche verbunden werden. Das zweite elektrische Potential kann auch das Massepotential darstellen. Schließlich können die Gateelektroden 223a-c mit einem dritten elektrischen Potential mittels der entsprechenden Anschlüsse P2a-c und somit über die zweite Kontaktfläche verbunden werden, wobei das dritte elektrische Potential so gewählt wird, um einen Inversionskanal in den entsprechenden Kanalgebieten 222a-c zu erzeugen. Typischerweise ist die durch die Differenz zwischen dem ersten und zweiten Potentialen und dem dritten Potential hervorgerufene Spannung deutlich höher gewählt als eine entsprechende Betriebsspannung tatsächlicher Produktbauelemente, um das Auftreten eines elektrischen Durchbruchs entsprechender Gateisolationsschichten zu beschleunigen. Ferner kann die Halbleiterstruktur 200 in vordefinierte Umgebungsbedingungen eingebracht werden, etwa einem spezifizierten Temperaturbereich, einer Feuchtigkeit, einem Umgebungsdruck, externer hochenergetischer Strahlung und dergleichen, um diverse Betriebsbedingungen tatsächlicher Bauelemente zu simulieren.
Bei Anlegen der gewünschten Spannung an die Gateelektroden 223a-c kann ein Signal überwacht werden, dass das Auftreten eines elektrischen Durchschlags einer oder mehrerer der Gateisolationsschichten 224a-c kennzeichnet. Beispielsweise kann der zum Erzeugen der gewünschten Gatespannung erforderliche Strom überwacht werden und kann ein Signal repräsentieren, das ein elektrisches Durchschlagereignis kennzeichnet.
2c zeigt schematisch den Verlauf des Gatestromes I_g, der den Gateelektroden 223a-c zugeführt wird, wenn ein elektrischer Durchbruch in jedem der Testschaltungselemente 220a-c auftritt. Während der Zeit Null bis zum Zeitpunkt t_f1 wird angenommen, dass die Gateisolationsschichten 224a-c sich in gewünschter Weise verhalten und der entsprechende Gatestrom I_g repräsentiert den normalen Leckstrom durch die Gateisolationssschichten 224a-c. Anzumerken ist, dass der Leckstrom I_g in diesem Zeitintervall nicht notwendigerweise exakt den statischen Leckstrom einer entsprechenden Anzahl tatsächlicher Produktbauelemente repräsentieren muss, da typischerweise tatsächliche Transistorelemente, wenn sie in einem statischen, nicht durchgeschalteten Zustand versetzt sind, mit einer zwischen den Source- und Draingebieten angelegten Spannung betrieben werden, die das elektrische Gesamtfeld, das an der entsprechenden Gateisolationsschicht vorherrscht, leicht beeinflussen kann. Die Zeit bis zum elektrischen Durchbruch einer oder mehrerer der Gateisolationsschichten 224a-c kann dennoch kennzeichnend für die Lebensdauer der tatsächlichen Bauelemente sein. Zum Zeitpunkt t_f1 wird angenommen, dass beispielsweise das Testschaltungselement 220b einen erhöhten Leckstrom aufweist, wodurch ein Fehler der Gateisolationsschicht 224b gekennzeichnet ist. Daher steigt der gesamte Strom I_g stark und nimmt schließlich innerhalb eines gegebenen Bereichs einen Sättigungswert an, der von dem Schaden abhängt, der in der Gateisolationsschicht 224b aufgetreten ist. Zum Zeitpunkt t_f2 wird angenommen, dass eine weitere Gateisolationsschicht, beispielsweise die Gateisolationsschicht 224a, einen elektrischen Durchbruch aufweist, der zu einem weiteren raschen Anstieg des Stromes I_g führt. Nach einer gewissen Zeitdauer kann die Gateisolationsschicht 224c versagen und daher zu einem weiteren Anstieg des Stromes I_g führen. Daher können drei unabhängige Fehlerereignisse beobachtet werden, indem lediglich die drei Anschlussflächen 1, 2 und 3 verwendet werden, woraus ein Verhältnis von Fehlerereignis zu Anzahl der Kontaktflächen von 1 resultiert, wohingegen im konventionellen Falle, der mit Bezug zu den 1a bis 1c beschrieben ist, das Verhältnis 1:3 beträgt. Durch Bereitstellen von mehr als drei Testschaltungselementen kann das Verhältnis noch weiter vergrößert werden. Z. B. kann die Anzahl der Testschaltungselemente 220a-c bis zu einem Maße erhöht werden, das es noch ermöglicht, zuverlässig einzelne Fehlerereignisse durch entsprechende Stufen in dem Gateleckstrom I_g zu unterscheiden. D. h. solange deutliche Stufen im Gesamtgatestrom I_g erkennbar sind, selbst wenn eine oder mehrere der Gateisolationsschichten, die bereits einen elektrischen Durchbruch erlitten haben, im Laufe der Zeit weiter geschädigt werden und einen allmählich ansteigenden Leckstrom verursachen, kann die Anzahl der Testschaltungselemente gesteigert werden. Vorteilhafterweise wird die Anzahl der Testschaltungselemente nicht weiter erhöht, wenn der durch die Testschaltungselemente eingenommene Platz im Wesentlichen gleich dem durch die Kontaktflächen 1, 2 und 3 eingenommenen Platz entspricht. Des weiteren kann die Anzahl der Testschaltungselemente in der Halbleiterstruktur 200 so gewählt werden, dass diese dem Stromtreibervermögen der beteiligten Kontaktpfropfen und Metallleitungen, die die elektrische Verbindung zwischen den entsprechenden Gebieten der Schaltungselemente 220a bis c und den entsprechenden Kontaktflächen 1, 2 und 3 vermitteln, entsprechen. Zum Beispiel wird die Anzahl der Schaltungselemente so gewählt, dass der elektrische Widerstand der Leitungen, die den Gesamtgatestrom I_g führen, nicht im Wesentlichen den Stromfluss beeinflussen, selbst wenn alle Testschaltungselemente 220a bis c ein Fehlerereignis aufweisen. Mit „den Gesamtgatestrom I_g nicht wesentlich beeinflussen" ist gemeint, dass die einzelnen Stromstufen, die durch einzelne Fehlerereignisse hervorgerufen werden, zuverlässig identifizierbar sind, selbst für die letzten Schaltungselemente mit einem Fehlerereignis.
2d zeigt schematisch einen Weilbull-Graphen, wie er typischerweise zur Bewertung der Lebensdauer von Bauteilen verwendet wird. Hierbei ist die Zeit bis zum Ausfall gegen die Weilbull-Funktion für mehrere Teststrukturen 200 aufgetragen, wobei jede beispielsweise drei Testschaltungselemente 220a bis c enthält. Die diversen Teststrukturen sind als DUT1 (zu testendes Bauteil) bis DUTn bezeichnet, wobei die Fehlerereignisse für jedes DUT als „fail 1 bis 3" gekennzeichnet sind. Aus dem Graphen aus 2d kann eine typische erwartete Lebensdauer für gegebene Betriebsbedingungen abgeschätzt werden.
3 zeigt schematisch eine Querschnittsansicht einer Halbleiterstruktur 300 gemäß weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung. Die Halbleiterstruktur 300 umfasst ein Substrat 301, dass ein beliebiges Substrat sein kann, wie dies auch mit Bezug zu den 1a bis 1c und 2a bis 2d beschrieben ist. Das Substrat 301 kann ein erstes Potentialtopfgebiet 302a und ein zweites Potentialtopfgebiet 302b aufweisen, die jeweils ein spezifiziertes Dotierprofil zeigen. Zum Beispiel kann das erste Potentialtopfgebiet 302a im Wesentlichen P-dotiert sein, so dass in dem Potentialtopf 302a ein N-Kanaltransistor gebildet werden kann. In ähnlicher Weise kann das zweite Potentialtopfgebiet 302b ein N-dotiertes Gebiet repräsentieren, das zur Herstellung einer P-Transistorstruktur geeignet ist. In und auf den ersten und zweiten Potentialtopfgebieten 302a, 302b sind entsprechende Potentialtopfkontakte 310a, 310b mit entsprechenden hoch dotierten Kontaktschichten 311a, 311b gebildet. Ein erstes Testschaltungselemente 320a, beispielsweise in Form eines N-Kanaltransistors kann in und auf dem Potentialtopfgebiet 302a gebildet sein, wobei das Testschaltungselement 302a Source- und Draingebiete 321a, ein Kanalgebiet 322a, eine Gateisolationsschicht 324a, eine Gateelektrode 323a und entsprechende Seitenwandabstandselemente 325a aufweist. In ähnlicher Weise kann das Testschaltungselement 320b im Wesentlichen die gleichen Komponenten aufweisen, die entsprechend bezeichnet sind. Wie zuvor bereits erläutert ist, sind Anschlüsse P1, P2 und P3 gezeigt, die beliebige Kontaktpfropfen, leitende Metall- oder Polysiliziumleitungen, Kontaktdurchführungen, und dergleichen repräsentieren sollen, die eine elektrische Verbindung zu den entsprechenden Kontaktflächen 1, 2 und 3 herstellen. In der in 3 gezeigten Ausführungsform sind die Drain- und Sourcegebieten 321a, 321b und die Gateelektroden 323a, 323b elektrisch mit der Kontaktfläche 2 verbunden, wohingegen das erste Potentialtopfgebiet 302a mit der Fläche 1 über den Potentialtopfkontakt 310a verbunden ist. Das zweite Potentialtopfgebiet 302b ist mit der Fläche 3 über den Potentialtopfkontakt 310b verbunden. Es sollte beachtet werden, dass die Halbleiterstruktur 300 wiederum in vereinfachter Weise gezeigt ist. Zum Beispiel sind die Silizidbereiche, die für gewöhnlich in den Drain- und Sourcegebieten und der Gateelektrode der Schaltungselemente 320a, 320b ausgebildet sind, und Leitungen und Kontaktdurchführungen, die in der Schaltungsebene oder in beliebigen darüber liegenden Metallisierungsschichten ausgebildet sind, die zur Bereitstellung der notwendigen elektrischen Verbindungen erforderlich sind, nicht gezeigt. Obwohl dies nicht gezeigt ist, können beispielsweise die Gateelektroden 323a und 323b in der ersten Metallisierungsschicht verbunden sein, wohingegen die entsprechende elektrische Verbindung zwischen den Gateelektroden 323a, 323b und den entsprechenden Drain- und Sourcegebieten als lokale Verbindungen eingerichtet sein können. Es kann jedoch auch eine beliebige andere Ausgestaltung verwendet werden, um unterschiedliche Arten von Testschaltungselementen 320, 320b in der einzelnen Teststruktur 300 zu schaffen. In anderen Ausführungsformen können die Drain- und Sourcegebiete 321a, 321b weggelassen werden oder können nicht mit den Anschlüssen P2 versehen sein.
Während des Betriebs werden geeignete elektrische Potentiale an die Kontaktflächen 1, 2 und 3 so angelegt, um entsprechende Inversionskanäle in den Kanalgebieten 322a, 322b zu erzeugen. Z. B. kann ein Referenzpotential, etwa Massepotential, an die Kontaktfläche 2 angelegt werden, die mit den Source- und Draingebieten und den Gateelektroden der Testschaltungselemente 320a, 320b verbunden ist. Eine negative Spannung kann dann an die Kontaktfläche 1 angelegt werden, wenn das Testschaltungselement 320a ein N-Kanaltransistor ist. In ähnlicher Weise kann eine positive Spannung an die Kontaktfläche 3 angelegt werden, wenn das Testschaltungselement 320b einen P-Transistor repräsentiert. Obwohl es hinsichtlich der Messzeit vorteilhaft sein kann, die Spannungen an der Kontaktfläche 1 und der Kontaktfläche 3 gleichzeitig anzulegen, können diese Spannungen auch nacheinander oder abwechselnd angelegt werden, wobei die Frequenz für das Einschalten der entsprechenden, an die Kontaktfläche 1 und/oder die Kontaktfläche 3 angelegten Spannung in geeigneter Weise ausgewählt werden kann. Während des Anlegens einer geeigneten Testspannung an die Kontaktflächen 1, 2 und 3 kann der durch die Kontaktfläche 1 und 2 fließende Strom und andererseits der Strom durch die Kontaktflächen 2 und 3 überwacht werden, um das Auftreten eines Fehlerereignisses der entsprechenden Gateisolationsschichten 324a, 324b zu bestimmen. Somit können Zuverlässigkeitsüberprüfungen beispielsweise an komplementären CMOS-Transistoren, die entsprechend typischer Prozessabläufe, wie sie in tatsächlichen Produktbauelementen verwendet wurden, hergestellt werden, innerhalb einer einzelnen Teststruktur ausgeführt werden, wodurch eine reduzierte Anzahl an Kontaktflächen im Vergleich zu der in den 1a und 1b gezeigten konventionellen Teststruktur erforderlich ist.
In anderen Ausführungsformen können mehrere Testschaltungselemente 320a in dem ersten Potentialtopfgebiet 302 und entsprechend mehrere Testschaltungselemente 320b in dem zweiten Potentialtopfgebiet 302b gebildet werden. Das Auftreten von Fehlerereignissen für jede Art von Testschaltungselementen 320a, 320b kann dann in ähnlicher Weise überwacht werden, wie dies zuvor mit Bezug zu 2c erläutert ist.
In den obigen Ausführungsformen ist der Leckstrom I_g als Fehlersignal für das Erkennen eines Fehlerereignisses verwendet. In anderen Ausführungsformen können andere Variablen erfasst werden. Z. B. können Spannungsänderungen erkannt werden, wenn ein konstanter Storm eingeprägt wird. In anderen Beispielen können Spannungspulse zugeführt werden und entsprechende Änderungen in der Pulsform können benutzt werden, um eine Beeinträchtigung des interessierenden Dielektrikums zu bewerten.
Weitere Modifikationen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims

Integrierte Halbleiterstruktur zum Testen eines Dielektrikums, wobei die integrierte Halbleiterstruktur umfasst: mehrere Schaltungselemente, die jeweils ein erstes leitendes Gebiet und ein zweites leitendes Gebiet aufweisen, die durch ein zu testendes Dielektrikum getrennt sind; eine erste Kontaktfläche, die elektrisch mit den ersten leitenden Gebieten verbunden ist, wobei die erste Kontaktfläche ausgestaltet ist, um mit einem externen Instrument verbindbar zu sein; und eine zweite Kontaktfläche, die elektrisch mit den zweiten leitenden Gebieten verbunden ist, wobei die zweite Kontaktfläche so ausgestaltet ist, um mit dem externen Instrument verbindbar zu sein.
Die integrierte Halbleiterstruktur nach Anspruch 1, wobei jedes der zweiten leitenden Gebiete in einem kristallinen Halbleitergebiet gebildet ist.
Die integrierte Halbleiterstruktur nach Anspruch 2, wobei das kristalline Halbleitergebiet ferner ein erstes und ein zweites stark dotiertes Gebiet aufweist, die durch ein leicht invers dotiertes Gebiet getrennt sind.
Die integrierte Halbleiterstruktur nach Anspruch 3, wobei die zweite Kontaktfläche mit dem ersten und dem zweiten stark dotierten Gebiet verbunden ist.
Die integrierte Halbleiterstruktur nach Anspruch 1, wobei die mehreren Schaltungselemente jeweils einen MOS-Transistor und/oder einen Kondensator und/oder eine Speicherzelle aufweisen.
Integrierte Halbleiterstruktur zum Testen eines Dielektrikums, wobei die integrierte Halbleiterstruktur umfasst: mindestens zwei Schaltungselemente mit jeweils einer ersten Elektrode, einer zweiten Elektrode, einer dritten Elektrode und einer dielektrischen Schicht, die benachbart zu der ersten, der zweiten und der dritten Elektrode angeordnet ist; eine erste Kontaktfläche, die elektrisch mit der ersten und der zweiten Elektrode der mindestens zwei Schaltungselemente verbunden ist; eine zweite Kontaktfläche, die elektrisch mit den dritten Elektroden der mindestens zwei Schaltungselemente verbunden ist; und eine dritte Kontaktfläche, die elektrisch mit einem halbleitenden Gebiet verbunden ist, in welchem die Schaltungselemente zumindest teilweise gebildet sind.
Die integrierte Halbleiterstruktur nach Anspruch 6, wobei mindestens einige der zumindest zwei Schaltungselemente im Wesentlichen identisch sind.
Die integrierte Halbleiterstruktur nach Anspruch 6, wobei mindestens eines der mindestens zwei Schaltungselemente sich von einem weiteren der mindestens zwei durch die Größe und/oder die Art des Schaltungselements und/oder das Dotierprofil und die Eigenschaften der dielektrischen Schicht unterscheidet.
Integrierte Halbleiterstruktur zum Testen eines Dielektrikums, wobei die integrierte Halbleiterstruktur umfasst: eine N-Kanaltransistorstruktur mit einer Gateelektrode, einem Draingebiet oder einem Sourcegebiet; eine P-Kanaltransistorstruktur mit einer Gateelektrode, einem Draingebiet und einem Sourcegebiet; eine erste Kontaktfläche, die mit den Gateelektroden, den Drain- und Sourcegebieten der P-Kanal- und N-Kanaltransistorstruktur verbunden ist; eine zweite Kontaktfläche, die mit einem P-Potentialtopf der N-Kanaltransistorstruktur verbunden ist; und eine dritte Kontaktfläche, die mit einem N-Potentialtopf der P-Kanaltransistorstruktur verbunden ist.
Die integrierte Halbleiterstruktur nach Anspruch 9, die ferner mehrere N-Kanaltransistorstrukturen umfasst, die in dem P-Potentialtopf gebildet sind.
Die integrierte Halbleitestruktur nach Anspruch 9, die ferner mehrere P-Kanaltransistorstrukturen aufweist, die in dem N-Potentialtopf gebildet sind.
Verfahren mit: gemeinsames Verbinden erster leitender Gebiete mehrerer Schaltungselemente einer Halbleiterstruktur mit einem ersten elektrischen Potential über eine erste gemeinsame Kontaktfläche; gemeinsames Verbinden zweiter leitender Gebiete der mehreren Schaltungselemente der Halbleiterstruktur mit einem zweiten elektrischen Potential über eine zweite gemeinsame Kontaktfläche, wobei die ersten und die zweiten leitenden Gebiete voneinander mittels einem Dielektrikum isoliert sind; und Beurteilen einer Zuverlässigkeit des Dielektrikums durch Bestimmen von Fehlerereignissen der Schaltungselemente.
Das Verfahren nach Anspruch 12, wobei Bestimmen der Fehlerelemente Detektieren abrupter Änderungen eines Signals einschließt, das für einen dielektrischen Durchbruch des Dielektrikums kennzeichnend ist.
Das Verfahren nach Anspruch 13, wobei das Signal einen Leckstrom durch das Dielektrikum repräsentiert.
Verfahren mit: gemeinsames Verbinden von Source- und Draingebieten mehrerer Transistorelemente mit einem ersten elektrischen Potential über eine erste Kontaktfläche; gemeinsames Verbinden von Gateelektroden der mehreren Transistorelemente mit einem zweiten elektrischen Potential mittels einer zweiten Kontaktfläche; Verbinden eines gemeinsamen Potentialtopfgebietes der mehreren Transistorelemente mit einem dritten elektrischen Potential mittels einer dritten Kotaktfläche; und Beurteilen einer Zuverlässigkeit der Gateisolationsschichten der mehreren Transistorelemente durch Überwachen eines Gateleckstromes der mehreren Tansistorelemente.
Verfahren mit: gemeinsames Verbinden von Source- und Draingebieten und einer Gateelektrode mindestens einer N-Kanaltransistorstruktur und mindestens einer P-Kanaltransistorstruktur mit einem ersten elektrischen Potential mittels einer ersten Kontaktfläche; Verbinden eines P-Potentialtopfgebietes der mindestens einen N-Kanaltransistorstruktur mit einem zweiten elektrischen Potential mittels einer zweiten Kontaktfläche; Verbinden eines N-Potentialtopfgebietes der mindestens einen P-Kanaltransistorstruktur mit einem dritten elektrischen Potential mittels einer dritten Kontaktfläche; und Beurteilen einer Zuverlässigkeit der Gateisolationsschichten der mindestens einen N-Kanaltransistorstruktur und der mindestens einen P-Kanaltransistorstruktur durch Bestimmen eines Fehlerereignisses.
Das Verfahren nach Anspruch 16, wobei das zweite und das dritte Potential von umgekehrter Polarität sind.
Das Verfahren nach Anspruch 17, wobei das zweite und das dritte Potential im Wesentlichen gleichzeitig angelegt werden.
Das Verfahren nach Anspruch 17, wobei das zweite und das dritte Potential nacheinander angelegt werden.
Das Verfahren nach Anspruch 19, wobei das zweite und dritte Potential als Pulse in abwechselnder Weise angelegt werden.
Das Verfahren nach Anspruch 16, wobei das Fehlerereignis bestimmt wird, indem abrupte Änderungen eines Signals erfasst werden, das für einen elektrischen Durchbruch einer Gateisolationsschicht eines der mindestens einen N-Kanaltransistorstruktur und der mindestens einen P-Kanaltransistorstruktur ist.
Das Verfahren nach Anspruch 21, wobei das Signal einen Leckstrom durch die Gateisolationsschichten repräsentiert.
Halbleiterteststruktur mit: mehreren Testschaltungselementen, die jeweils eine zu testende dielektrische Schicht aufweisen; mehrere Kontaktflächen, die ausgestaltet sind, ein externes Messinstrument mit den mehreren Testschaltungselementen zu verbinden, wobei eine Gestaltung von Verbindungen, die elektrische Verbindung zwischen den Kontaktflächen und den Testschaltungselementen bereitstellen, ein Verhältnis der Anzahl der Testschaltungselemente zu der Anzahl von Kontaktflächen liefert, das größer als 1:3 ist.