DE10303432A1

DE10303432A1 - Halbleiterspeicher

Info

Publication number: DE10303432A1
Application number: DE10303432A
Authority: DE
Inventors: Shigeki Ohbayashi; Yoshiyuki Ishigaki; Takahiro Yokoyama
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-01-29
Filing date: 2003-01-29
Publication date: 2003-08-07
Also published as: CN1263144C; US20030142538A1; JP2003297954A; CN1435888A; US6781869B2

Abstract

Ein Halbleiterspeicher weist auf: eine Speicherzelle vom Voll-CMOS-Typ, welche einen Bulk-Zugriffstransistor (7, 8) vom n-Typ, einen Bulk-Treibertransistor (5, 6) vom n-Typ und einen Bulk-Lasttransistor (3, 4) vom p-Typ jeweils doppelt beinhaltet, und ein eine Ladungskapazität hinzufügendes Ladungskondensatorelement (9), welches mit Zellknoten (N1, N2) verbunden ist, um einen Widerstand gegenüber einem weichen Fehler sicherzustellen. Bei dem Halbleiterspeicher sind ein isolierender Film und ein leitfähiger Film auf jeder oberen Seite des ersten und zweiten Zellknotens (N1, N2) direkt ausgebildet, um ein Ladungskondensatorelement (9) zum Hinzufügen einer Ladungskapazität zu bilden. Der isolierende Film wird zwischen dem Zellknoten (N1, N2) und dem leitfähigen Film gehalten, wobei er sowohl den ersten als auch den zweiten Zellknoten (N1, N2) gemeinsam abdeckt.

Description

Die vorliegende Erfindung bezieht sich auf einen Halbleiterspeicher.
Die Technologie zum Erzielen einer hohen Integration und niedrigen Spannung eines integrierten Schaltkreises (IC) befindet sich derzeit in der Entwicklung, und im Zuge der Entwicklung verringert sich eine Ladungsmenge, welche in dem Speicher bzw. Speicherinhalt eines Halbleiterspeichers gehalten wird. Demzufolge gibt es in dem Halbleiterspeicher eine Tendenz, daß das nachfolgend beschriebene Phänomen, welches ein "weicher Fehler" (soft error) genannt wird, leicht erzeugt wird. Die negativen und positiven Ladungen, welche in dem Speicher gehalten werden, ändern sich nämlich durch den Einfluß radioaktiver Strahlen wie etwa α-Strahlen und eines Leckstroms. Aus diesem Grund bestanden in den vergangenen Jahren starke Bestrebungen, einen Halbleiterspeicher bereitzustellen, welcher bei gleichzeitigem Erreichen einer hohen Integration und einer Energieversorgung niedriger Spannung eine exzellente Beständigkeit bezüglich eines weichen Fehlers aufweist.
In Bezug auf die vorgenannte Materie ist es in einem statischen RAM (nachstehend als SRAM bezeichnet), bei welchem eingeschriebene Daten so lange gespeichert werden, wie eine Spannungsquelle aufrechterhalten wird, allgemein bekannt, daß ein Speicherknoten auf einer Hochpegelseite (H-Seite) mit einer Spannungsquelle bei sehr geringer Impedanz verbunden ist, verglichen mit einem SRAM, welcher Speicherzellen eines Typs einer mit einem hohen Widerstand behafteten Last oder eines TFT-Typs aufweist.
Somit ist bekannt, daß ein SRAM mit Speicherzellen eines Typs mit sechs Bulk-Transistoren (also vom Voll-CMOS-Typ) eine ausgezeichnete Beständigkeit gegenüber weichen Fehlern aufweist. Bei dem SRAM mit Speicherzellen vom Voll- CMOS-Typ weist jede Speicherzelle eine solche Struktur auf, daß sie einen Bulk-Zugriffstransistor vom n-Typ, einen Bulk-Treibertransistor vom n-Typ und einen Bulk-Lasttransistor vom p-Typ jeweils doppelt aufweist. Allerdings vermindert sich bei dem SRAM mit den Speicherzellen vom CMOS-Typ eine Speicherladung (Spannung × Kapazität) der Speicherzellen mit einer niedrigen Spannung und einer Mikroherstellung einer Zellgröße in den letzten Jahren; demzufolge besteht ein Problem derart, daß ein weicher Fehler erzeugt wird.
Fig. 24A bis 24D sind Ansichten, um einen Prozeß eines Erzeugens eines weichen Fehlers in Speicherzellen eines Voll-CMOS-Typs zu erläutern. Die Speicherzelle 90 weist eine allgemeine Zellstruktur mit sechs Transistoren auf. Fig. 24A zeigt einen allgemeinen Datenhaltezustand in der Speicherzelle 90. In diesem Zustand werden Zellknoten N1 und N2 jeweils auf einem hohen Pegel (H-Pegel) und einem niedrigen Pegel (L-Pegel) durch einen Verriegelungsvorgang eines Invertierers, welcher aus ersten und zweiten Lasttransistoren 93 und 95 und ersten und zweiten Treibertransistoren 94 und 96 gebildet ist, gehalten. In diesem Fall ist der Zellknoten N1 auf dem H-Pegel durch den ersten Lasttransistor 93 im Durchschaltzustand (ON- Zustand) mit einem Energieversorgungseingangsanschluß 91, welchem eine Energieversorgungsspannung (VDD) zugeführt wird, verbunden; auf der anderen Seite ist der Zellknoten N2 auf dem L-Pegel durch den zweiten Treibertransistor 96 im ON-Zustand mit einem Masseanschluß 92 verbunden.
Dann dringt, wie in Fig. 24B gezeigt, eine hohe Ladung unmittelbar in den auf dem H-Pegel befindlichen Zellknoten N1 auf der Speicherzelle 90 in einem solchen Haltezustand ein. In diesem Fall kann der Zellknoten N1 dem Streben zu dem durch den ersten Lasttransistor 93 von der Energieversorgungsspannung (VDD) zugeführten Spannungspegel nicht folgen. Demzufolge wird der Zellknoten N1 auf den L-Pegel versetzt.
Ferner wird, wie in Fig. 24C gezeigt, wenn der Zellknoten N1 auf den L-Pegel versetzt wird, der Zellknoten N2 auf den durch den zweiten Lasttransistor 94 von der Energieversorgungsspannung (VDD) zugeführten Spannungspegel gebracht. Demzufolge wird der zweite Treibertransistor 96 von dem Durchschaltzustand (ON-Zustand) in den Sperrzustand (OFF-Zustand) umgestellt.
Folglich wird der Zellknoten N2 auf den von der Energieversorgungsspannung (VDD) zugeführten Spannungspegel gebracht, und dadurch wird, wie in Fig. 24D gezeigt, der erste Treibertransistor 95 von dem OFF-Zustand in den ON- Zustand umgestellt, so daß der Zellknoten N1 auf den Massepegel gebracht wird. Auf die oben beschriebene Weise werden der Masseanschluß 92 und der Zellknoten N1 miteinander verbunden. Demzufolge behält die Speicherzelle 90 das Halten der Fehlerdaten bei.
Um die Erzeugung des weichen Fehlers, wie zuvor beschrieben, zu verhindern, müssen in dem SRAM mit Speicherzellen des Voll-CMOS-Typs vorbestimmte Abmessungen in einer Entwurfsregel von 0,18 µm oder weniger ausgeführt werden, um insbesondere eine vorbestimmte oder höhere Beständigkeit gegenüber einem weichen Fehler sicherzustellen. In dem herkömmlichen Fall ist die nachstehende Materie als eine von Maßnahmen zum Sicherstellen der Beständigkeit gegenüber einem weichen Fehler, welche in dem Halbleiterspeicher ausgeführt werden, bekannt. Und zwar wird eine Ladungskapazität zu dem Zellknoten hinzugefügt.
Z. B. offenbart die japanische Offenlegungsschrift Nr. 2001-77327 die Technologie, daß bei dem Halbleiterspeicher, welcher eine Mehrzahl von Speicherzellen aufweist, die Kondensatoren benachbarter Speicherzellen in einer gegenseitig unterschiedlichen Schicht ausgebildet sind, und die benachbarten Ausbildungsgebiete der Kondensatoren miteinander auf einer Ebene überlappen, und dadurch eine Kondensatorkapazität in hohem Maße sichergestellt ist.
Darüber hinaus offenbart die japanische Offenlegungsschrift Nr. 8-236645 die Technologie, daß bei einer Speicherzelle eines statischen Typs eine GND-Leitung, welche mit einem Source-Gebiet des Treiber-MOSFET verbunden ist, so angeordnet ist, daß sie einen Datenübertragungs-MOSFET und den Treiber-MOSFET abdeckt, und Source-, Kanal- und Draingebiete eines Last-Dünnfilmtransistors auf der oberen Schicht der GND-Leitung durch einen Isolationsfilm ausgebildet sind. Ferner ist eine Energieversorgungsspannungsleitung, welche mit dem Source-Gebiet des Last-Dünnfilmtransistors verbunden ist, parallel zu einer Wortleitung angeordnet, und die Richtung des Kanalgebiets des Last-Dünnfilmtransistors ist parallel zu einer Bitleitung ausgebildet. Ferner ist das Draingebiet des Last-Dünnfilmtransistors in einem Zustand ausgebildet, daß es in Richtung der Wortleitung und in Richtung der Bitleitung gebogen ist, und ein Abschnitt einer statischen Kapazität ist unter Verwendung der GND-Leitung und dem gebogenen Draingebiet als gegenüberliegende Elektroden vorgesehen.
Die zuvor erwähnte herkömmliche Technologie weist jedoch das nachstehende Problem auf. Und zwar wird eine Ladungskapazität dem Zellknoten hinzugefügt, und dadurch steigen eine Zellenfläche und die Anzahl von Herstellungsprozessen an, und ferner wird die Ausbeute durch das Ansteigen der Anzahl der Herstellungsprozesse reduziert. Insbesondere weist der SRAM mit Speicherzellen vom CMOS- Typ die Struktur auf, in welcher insgesamt sechs MOS- Transistoren auf der gleichen Ebene angeordnet sind, aus diesem Grund wird die Zellenfläche größer im Vergleich mit einem SRAM, welcher Speicherzellen eines Typs eines hohen Lastwiderstands aufweist. Daher ist eine Verringerung der Zellenfläche weiter erwünscht.
Es ist eine Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher bereitzustellen, welcher eine Ladungskapazität zu einem Zellknoten hinzufügen kann, ohne eine Zellenfläche zu vergrößern, und eine ausgezeichnete Beständigkeit gegenüber weichen Fehlern aufweist.
Ferner besteht eine andere Aufgabe der vorliegenden Erfindung darin, ein Verfahren zum Herstellen eines Halbleiterspeichers bereitzustellen, welches die Anzahl der zum Hinzufügen einer Ladungskapazität zu den Zellknoten erforderlichen Herstellungsschritte reduzieren und eine Verringerung der Ausbeute durch Hinzufügen der Ladungskapazität verhindern kann.
Die Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung bilden den Gegenstand der Unteransprüche.
Ein Halbleiterspeicher eines Gesichtspunkts der vorliegenden Erfindung beinhaltet eine Mehrzahl von Speicherzellen eines Voll-CMOS-Typs, welche in einer Matrix angeordnet sind. Jede der Speicherzellen beinhaltet sechs Transistoren (d. h. einen ersten und einen zweiten Lasttransistor, einen ersten und einen zweiten Treibertransistor und einen ersten und einen zweiten Zugriffstransistor), zwei Zellknoten sowie einen isolierenden Film und einen leitfähigen Film. Der erste Lasttransistor und der erste Treibertransistor sind zwischen einer Energieversorgungsspannungsleitung und einer Massespannungsleitung in Reihe geschaltet und weisen jeweils ein Gate auf, welche gemeinsam mit einer gleichen Leitung verbunden sind. Der zweite Lasttransistor und der zweite Treibertransistor sind zwischen der Energieversorgungsspannungsleitung und der Massespannungsleitung in Reihe geschaltet und weisen jeweils ein Gate auf, welche gemeinsam mit einer gleichen Leitung verbunden sind. Der erste Zellknoten verbindet einen aktiven Bereich des ersten Lasttransistors mit einem aktiven Bereich des ersten Treibertransistors und steht mit dem jeweiligen Gate des zweiten Lasttransistors und des zweiten Treibertransistors in Verbindung. Der zweite Zellknoten verbindet einen aktiven Bereich des zweiten Lasttransistors mit einem aktiven Bereich des zweiten Treibertransistors und steht mit dem jeweiligen Gate des ersten Lasttransistors und des ersten Treibertransistors in Verbindung. Der erste Zugriffstransistor ist zwischen dem ersten Zellknoten und einer ersten Bitleitung angeschlossen und weist ein mit einer Wortleitung verbundenes Gate auf. Der zweite Zugriffstransistor ist zwischen dem zweiten Zellknoten und einer zweiten Bitleitung in konjugierter Beziehung zu der ersten Bitleitung angeschlossen und weist ein mit einer Wortleitung verbundenes Gate auf. Der isolierende Film und ein leitfähiger Film sind direkt auf dem ersten und dem zweiten Zellknoten ausgebildet, um ein Ladungskapazitätselement mit dem ersten und dem zweiten Zellknoten zu bilden. Der isolierende Film wird zwischen dem ersten und dem zweiten Zellknoten und dem leitfähigen Film gehalten, wobei sowohl der erste als auch der zweite Zellknoten gemeinsam abgedeckt werden.
Demgemäß wird eine Ladungskapazität zum Verhindern einer Erzeugung eines weichen Fehlers zu dem Zellknoten hinzugefügt, ohne eine Zellenfläche zu vergrößern, und daher ist es möglich, einen Halbleiterspeicher zu verwirklichen, welcher eine ausgezeichnete Beständigkeit gegenüber einem weichen Fehler aufweist.
Fig. 1A und 1B sind jeweils Schaltungsdiagramme, welche eine Speicherzelle eines CMOS-Typs darstellen, welche mit einer zusätzlichen Ladungskapazität versehen ist;
Fig. 2A bis 2E sind Ansichten, welche jeweilige Zustände eines Herstellungsprozesses einer Speicherzelle gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellen;
Fig. 3A bis 3H sind Querschnittsansichten, welche entlang der Linie I-I von Fig. 2E genommen sind, und stellen jeweilige Zustände des Herstellungsprozesses der vorgenannten Speicherzelle dar;
Fig. 4A bis 4G sind Querschnittsansichten, welche entlang der Linie II-II von Fig. 2E genommen sind, und stellen jeweilige Zustände des Herstellungsprozesses der vorgenannten Speicherzelle dar;
Fig. 5A bis 5G sind Querschnittsansichten, welche entlang der Linie III-III von Fig. 2E genommen sind, und stellen jeweilige Zustände des Herstellungsprozesses der vorgenannten Speicherzelle dar;
Fig. 6A bis 6G sind Querschnittsansichten, welche entlang der Linie IV-IV von Fig. 2E genommen sind, und stellen jeweilige Zustände des Herstellungsprozesses der vorgenannten Speicherzelle dar;
Fig. 7A bis 7F sind Ansichten, welche jeweilige Zustände eines Ausbildungsprozesses eines in der vorgenannten Speicherzelle beinhalteten Ladungskapazitätelements darstellen;
Fig. 8A ist eine Draufsicht, welche einen Zustand des Herstellungsprozesses einer Speicherzelle des Voll-CMOS- Typs, welcher dem in Fig. 2C gezeigten Zustand entspricht, gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 8B ist eine Draufsicht, welche einen Zustand des Herstellungsprozesses einer Speicherzelle vom Voll-CMOS- Typ, welcher dem in Fig. 2E gezeigten Zustand entspricht, gemäß der zweiten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 9 ist eine Längsschnittansicht, welche entlang der Linie V-V von Fig. 5B genommen ist;
Fig. 10 ist eine Längsschnittansicht, welche entlang der Linie VI-VI von Fig. 8B genommen ist;
Fig. 11 ist eine Längsschnittansicht, welche entlang der Linie VII-VII von Fig. 8B genommen ist;
Fig. 12 ist eine Längsschnittansicht, welche entlang der Linie VIII-VIII von Fig. 8B genommen ist;
Fig. 13A bis 13F sind Ansichten, welche jeweilige Zustände eines Ausbildungsprozesses eines Zellknotens und eines Ladungskondensatorelements, welche in einer Speicherzelle enthalten sind, gemäß einer dritten Ausführungsform der vorliegenden Erfindung darstellen;
Fig. 14A bis 14E sind Ansichten, welche jeweilige Zustände eines Ausbildungsprozesses des Zellknotens und eines Ladungskondensatorelements, welche in einer Speicherzelle enthalten sind, gemäß einer vierten Ausführungsform der vorliegenden Erfindung darstellen;
Fig. 15A bis 15D sind Ansichten, welche verschiedene Beispiele einer Modifizierung eines Zellknotens und eines Ladungskondensatorelements gemäß einer fünften Ausführungsform der vorliegenden Erfindung darstellen;
Fig. 16 ist eine Draufsicht, welche einen Zustand des Herstellungsprozesses einer Speicherzelle eines Voll- CMOS-Typs, welcher dem in Fig. 2C gezeigten Zustand entspricht, gemäß einer sechsten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 17 ist eine Längsschnittansicht, welche einen Zustand des Herstellungsprozesses einer Speicherzelle eines Voll-CMOS-Typs, welcher dem in Fig. 6G gezeigten Zustand entspricht, gemäß der sechsten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 18 ist ein Schaltungsdiagramm einer Speicherzelle eines Voll-CMOS-Typs gemäß der sechsten Ausführungsform der vorliegenden Erfindung;
Fig. 19 ist eine Draufsicht, welche einen Zustand des Herstellungsprozesses einer Speicherzelle eines Voll- CMOS-Typs, welcher dem in Fig. 2C gezeigten Zustand entspricht, gemäß einer siebenten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 20 ist eine Längsschnittansicht, welche einen Zustand des Herstellungsprozesses einer Speicherzelle eines Voll-CMOS-Typs, welcher dem in Fig. 6G gezeigten Zustand entspricht, gemäß der siebenten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 21 ist ein Schaltungsdiagramm einer Speicherzelle eines Voll-CMOS-Typs gemäß der sechsten Ausführungsform der vorliegenden Erfindung;
Fig. 22 ist eine Draufsicht, welche einen Zustand des Herstellungsprozesses einer Speicherzelle eines Voll- CMOS-Typs, welcher dem in Fig. 2C gezeigten Zustand entspricht, gemäß einer achten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 23 ist eine Draufsicht, welche eine Struktur darstellt, in welcher ein isolierender Film und ein leitfähiger Film in vier aneinander grenzenden Speicherzellen eines CMOS-Typs gemeinsam verwendet werden; und
Fig. 24A bis 24D sind Ansichten, welche einen Prozeß einer Erzeugung eines weichen Fehlers in einer herkömmlichen Speicherzelle vom CMOS-Typ zeigt.
Die bevorzugten Ausführungsformen der vorliegenden Erfindung werden nachstehend mit Bezug auf die begleitenden Zeichnungen beschrieben werden. In diesem Fall wird ein horizontal langer Typ einer Speicherzelle, welche als eine Zelle mit einer hohen Symmetrieeigenschaft bekannt ist, als ein typisches Beispiel einer Speicherzelle beschrieben werden.
Fig. 1A und Fig. 1B sind jeweils Schaltungsdiagramme, welche eine beispielhafte Speicherzelle vom Voll-CMOS-Typ darstellen, an welcher eine zusätzliche Ladungskapazität vorgesehen ist, um einen weichen Fehler zu verhindern. Ferner sind beide in Fig. 1A und Fig. 1B gezeigten Schaltungen einander äquivalent, und Bauelemente in Fig. 1A sind so angeordnet, daß sie einer Struktur des horizontal langen Typs einer Speicherzelle entsprechen; dagegen sind diese Bauelemente in Fig. 1B so angeordnet, daß das Schaltungsdiagramm vereinfacht und klargestellt werden kann.
Eine Speicherzelle 10 weist eine typische Zellstruktur mit sechs Transistoren auf und beinhaltet, als Transistor, einen ersten Bulk-Lasttransistor vom p-Typ (nachstehend als "erster Lasttransistor bezeichnet) 3, einen zweiten Bulk-Lasttransistor vom p-Typ (nachstehend als "zweiter Lasttransistor" bezeichnet) 4, einen ersten Bulk-Treibertransistor vom n-Typ (nachstehend als "erster Treibertransistor" bezeichnet) 5, einen zweiten Bulk- Treibertransistor vom n-Typ (nachstehend als "zweiter Treibertransistor" bezeichnet) 6, einen ersten Bulk-Zugriffstransistor vom n-Typ (nachstehend als "erster Zugriffstransistor" bezeichnet) 7, und einen zweiten Bulk- Zugriffstransistor vom n-Typ (nachstehend als "zweiter Zugriffstransistor" bezeichnet) 8.
Der erste Lasttransistor 3 und der erste Treibertransistor 5 sind zwischen einem Energieversorgungseingangsanschluß 1, an welchen eine Energieversorgungsspannung VDD angelegt ist, und einem Masseanschluß 2 in Reihe geschaltet. Ein Drain des ersten Lasttransistors 3 und eine Source des ersten Treibertransistors 5 sind miteinander verbunden, und eine Source des ersten Lasttransistors 3 ist mit dem Energieversorgungseingabeanschluß 1 verbunden, während ein Drain des ersten Treibertransistors 5 mit dem Masseanschluß 2 verbunden ist. Des weiteren sind Gates beider Transistoren 3, 5 gemeinsam mit ein und derselben Leitung verbunden.
In ähnlicher Weise sind der zweite Lasttransistor 4 und der zweite Treibertransistor 6 zwischen dem Energieversorgungseingangsanschluß 1 und dem Masseanschluß 2 in Reihe geschaltet. Ein Drain des zweiten Lasttransistors 4 und eine Source des zweiten Treibertransistors 6 sind miteinander verbunden, und eine Source des zweiten Lasttransistors 4 ist mit dem Energieversorgungseingangsanschluß 1 verbunden, während ein Drain des zweiten Treibertransistors 6 mit dem Masseanschluß 2 verbunden ist. Des weiteren sind Gates beider Transistoren 4, 6 gemeinsam mit ein und derselben Leitung verbunden.
Ein Drain des ersten Zugriffstransistors 7 ist mit der Leitung verbunden, mit welchem der Drain des ersten Lasttransistors 3 und die Source des ersten Treibertransistors 5 verbunden sind. Eine Source und ein Gate des ersten Zugriffstransistors 7 sind jeweils mit einer ersten Bitleitung (Bit L) und einer Wortleitung (WL) verbunden.
Ein Drain des zweiten Zugriffstransistors 8 ist mit der Leitung verbunden, mit welcher der Drain des zweiten Lasttransistors 4 und die Source des zweiten Treibertransistors 6 verbunden sind. Eine Source und ein Gate des zweiten Zugriffstransistors 8 sind jeweils mit einer zweiten Bitleitung (Bit#L) und einer Wortleitung (WL) verbunden. Die zweite Bitleitung (Bit#L) steht mit der ersten Bitleitung (Bit L) in einer konjugierten bzw. paarweisen Beziehung.
Des weiteren weist die Speicherzelle 10 Zellknoten N1 und N2 auf. Der Zellknoten N1 steht mit dem Drain des ersten Lasttransistors 3 und der Source des ersten Treibertransistors 5 in Verbindung, steht mit dem Drain des ersten Zugriffstransistors 7 in Verbindung und steht mit Gates des zweiten Lasttransistors 4 und des zweiten Treibertransistors 6 in Verbindung. Der Zellknoten N2 steht mit dem Drain des zweiten Lasttransistors 4 und der Source des zweiten Treibertransistors 6 in Verbindung, steht mit dem Drain des zweiten Zugriffstransistors 8 in Verbindung und steht mit Gates des zweiten Lasttransi- stors 3 und des zweiten Treibertransistors 5 in Verbindung.
Darüber hinaus weist die Speicherzelle 10 einen Ladungskondensator 9 auf, welcher so aufgebaut ist, daß er die Zellknoten N1 und N2 beinhaltet, um eine vorbestimmte oder größere Beständigkeit bezüglich eines weichen Fehlers sicherzustellen. Wie nachstehend beschrieben, ist der Ladungskondensator 9 durch Ausbilden eines isolierenden Films und eines leitfähigen Films auf den Zellknoten N1, N2 aufgebaut und wird nachstehend als das "Ladungskondensatorelement" bezeichnet.
Fig. 2A bis Fig. 2E sind einzelne Draufsichten, welche jeweils Zustände eines Herstellungsprozesses einer Speicherzelle gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigen. Als erstes zeigt Fig. 2A einen ersten Zustand des Herstellungsprozesses der Speicherzelle, des weiteren werden eine Muldenausbildung, Feldausbildung und Gateausbildung bezüglich eines Halbleitersubstrats ausgeführt, und dadurch werden sechs in Fig. 1 gezeigte Transistoren ausgebildet. Genauer gesagt, sind erste bis vierte aktive Schichten 11A bis 11D in paralleler Weise entlang einer Spaltenrichtung (vertikale Richtung in Fig. 2A bis 2E) ausgebildet. Die erste aktive Schicht 11A ist auf einem (linke Seite in Fig. 1A) von P-Muldengebieten (Muldengebiet eines ersten Leitfähigkeitstyps), welche auf beiden Seiten auf der Ebene des Halbleitersubstrats ausgebildet sind, angeordnet. Ferner sind die zweite und dritte aktive Schicht 11B und 11C auf einem N-Muldengebiet (Muldengebiet eines zweiten Leitfähigkeitstyps), welches in der Mitte der Ebene des Halbleitersubstrats ausgebildet ist, angeordnet. Ferner ist die vierte aktive Schicht 11D auf der anderen (rechten Seite in Fig. 1A) der auf beiden Seiten auf der Ebene des Halbleitersubstrats angeordneten P-Mulden bzw. P-Muldengebieten angeordnet.
Ferner sind, wie in Fig. 2A gezeigt, erste bis vierte Gateleitungen 12A bis 12D auf der oberen Seite auf den vorgenannten aktiven Schichten 11A bis 11D in paralleler Weise entlang einer Zeilenrichtung (horizontale Richtungen in Fig. 2A bis 2E) ausgebildet. Die erste Gateleitung 12A ist so angeordnet, daß sie die erste bis dritte aktive Schicht 11A bis 11C kreuzt, und die zweite Gateleitung 12B ist so angeordnet, daß sie die vierte aktive Schicht 11D kreuzt. Ferner ist die dritte Gateleitung 12C so angeordnet, daß sie die erste aktive Schicht 11A kreuzt, und die vierte Gateleitung 12D ist so angeordnet, daß sie die zweite bis vierte aktive Schicht 11B bis 11D kreuzt.
Wie aus einer Bezugnahme auf Fig. 1A ersehen wird, in welcher die Anordnung von Bauelementen entsprechend der tatsächlichen Struktur vorliegt, sind in den aktiven Schichten 11A bis 11D die jeweiligen Transistoren ausgebildet. D. h. in der ersten aktiven Schicht sind der erste Treibertransistor 5 und der erste Zugriffstransistor 7 ausgebildet, und in der zweiten aktiven Schicht 11B ist der erste Lasttransistor 3 ausgebildet. Ferner ist in der dritten aktiven Schicht 11C der zweite Lasttransistor 4 ausgebildet, und in der vierten aktiven Schicht 11D sind der zweiten Treibertransistor 6 und der erste Zugriffstransistor 8 ausgebildet.
Gemäß der vorgenannten Konfiguration weisen der erste Treibertransistor 5 und der erste Lasttransistor 3, welche individuell in den aktiven Schichten 11A und 11B ausgebildet sind, durch die erste Gateleitung 12A das gleiche Potential auf. Ferner weisen der zweite Lasttransistor 4 und der zweite Treibertransistor 6, welche individuell in den aktiven Schichten 11C und 11D ausgebildet sind, durch die vierte Gateleitung 12D das gleiche Potential auf. Darüber hinaus bilden die zweite und dritte Gateleitung 12B und 12C zusammen mit der ersten und vierten aktiven Schicht 11A und 11D jeweils den ersten und zweiten Zugriffstransistor 7 und 8. Ferner weisen die zweite und dritte Gateleitung 12B und 12C ein Gate (nicht gezeigt) auf, welches dem ersten und zweiten Zugriffstransistor 7 und 8 gemeinsam ist.
Fig. 2B zeigt einen zweiten Zustand in dem Herstellungsprozeß der Speicherzelle. In diesem Fall sind eine Knotenleitung, welche eine damastierte Wolframleitung aufweist, und eine damastierte Leitung, welche mit der nachfolgenden Leitung zu verbinden ist, d. h., Wortleitung (WL)/erste Bitleitung (Bit L)/zweite Bitleitung (Bit#L)/Energieversorgungsspannungsleitung (VddL)/Massespannungsleitung (VssL), ausgebildet.
Genauer gesagt, ist eine damastierte Leitung 13A so ausgebildet, daß sie einen Endabschnitt (d. h. Source des ersten Treibertransistors 5) der ersten aktiven Schicht 11A auf die Massespannungsleitung (VssL) führt, um eine Kontaktleitung zum Versorgen mit einer Massespannung zu sein. Eine damastierte Leitung 13B ist so ausgebildet, daß sie einen Endabschnitt (d. h. Source des ersten Massetransistors 3) der zweiten aktiven Schicht 11B auf die Energieversorgungsspannungsleitung (VddL) führt, um eine Kontaktleitung zum Versorgen mit einer Energieversorgungsspannung zu sein. Eine damastierte Leitung 13C ist so ausgebildet, daß sie einen Endabschnitt (d. h. Source des zweiten Zugriffstransistors 8) der vierten aktiven Schicht 11D auf die zweite Bitleitung (Bit#L) führt. Eine damastierte Leitung 13D ist so ausgebildet, daß sie einen Endabschnitt (d. h. Gate des ersten Zugriffstransistors 7) der Gateleitung 12C auf die erste Bitleitung (Bit L) führt. Eine im wesentlichen L-förmige damastierte Leitung 13E ist so ausgebildet, daß sie mit den nachstehenden Anschlüssen in Verbindung steht. Und zwar sind die Anschlüsse der mittlere Abschnitt (d. h. jeweilige Drains des ersten Zugriffstransistors 7 und des ersten Treibertransistors 5) der ersten aktiven Schicht 11A, ein Endabschnitt (d. h. Drain des ersten Lasttransistors 3) der zweiten aktiven Schicht 11B, und ein Endabschnitt der Gateleitung 12D (d. h. Gateleitung, welche jeweils mit dem Gate des zweiten Lasttransistors 4 und des zweiten Treibertransistors 6 in Verbindung steht). Eine im wesentlichen L-förmige damastierte Leitung 13F ist so ausgebildet, daß sie mit den nachstehenden Anschlüssen in Verbindung steht. Und zwar sind die Anschlüsse der mittlere Abschnitt (d. h. jeweils der Drain des zweiten Zugriffstransistors 8 und des zweiten Treibertransistors 6) der vierten aktiven Schicht 11D, ein Endabschnitt (d. h. Drain des zweiten Lasttransistors 4) der dritten aktiven Schicht 11C, und ein Endabschnitt der Gateleitung 12A (d. h. Gateleitung, welche jeweils mit dem Gate des ersten Lasttransistors 3 und des ersten Treibertransistors 5 in Verbindung steht). Eine damastierte Linie 13G ist so ausgebildet, daß sie einen Anschluß (d. h. Gate des zweiten Zugriffstransistors 8) der Gateleitung 12B auf die zweite Bitleitung (Bit#L) führt. Eine damastierte Leitung 13H ist so ausgebildet, daß sie einen Endabschnitt (d. h. Source des ersten Zugriffstransistors 7) der ersten aktiven Schicht 11A auf die erste Bitleitung (Bit L) führt. Eine damastierte Leitung 13I ist so ausgebildet, daß sie einen Endabschnitt (d. h. Source des zweiten Lasttransistors 4) der dritten aktiven Schicht 11C auf die Energieversorgungsspannungsleitung (VddL) führt, um eine Kontaktleitung zum Versorgen mit einer Energieversorgungsspannung zu sein. Eine damastierte Leitung 13J ist so ausgebildet, daß sie einen Endabschnitt (d. h. Source des zweiten Treibertransistors 6) der vierten aktiven Schicht 11D auf die Massespannungsleitung (VssL) führt, um eine Kontaktleitung zum Versorgen mit einer Massespannung zu sein.
Die im wesentlichen L-förmigen damastierten Leitungen 13E und 13F entsprechen jeweils den Zellknoten N1 und N2 in der in Fig. 1 gezeigten Speicherzelle 10. Wie in Fig. 2B gezeigt, ist die damastierte Leitung 13E so angeordnet, daß sie einen aktiven Bereich (d. h. zweite aktive Schicht 11B) des ersten Lasttransistors 3 mit einem aktiven Bereich des ersten Treibertransistors 5 (d. h. erste aktive Schicht 11A) verbindet und den P-Muldenbereich, in welchem der erste Treibertransistor 5 gebildet wird, und den N-Muldenbereich, auf welchem der erste Lasttransistors 3 gebildet wird, kreuzt. Die damastierte Linie 13F ist so angeordnet, daß sie einen aktiven Bereich des zweiten Lasttransistors 4 (d. h. dritte aktive Schicht 11C) mit einem aktiven Bereich des zweiten Treibertransistors 6 (d. h. vierte aktive Schicht 11D) verbindet und den P-Muldenbereich, auf welchem der zweite Treibertransistor 6 gebildet wird, und den N-Muldenbereich, auf welchem der zweite Lasttransistor 4 gebildet wird, kreuzt.
Ein SRAM, welcher Speicherzellen eines Voll-CMOS-Typs gemäß der vorliegenden Erfindung aufweist, ist so aufgebaut, daß eine Mehrzahl von Speicherzellen mit der vorgenannten Zwischenverbindungsstruktur matrixartig angeordnet sind; in diesem Fall werden, mit Ausnahme der damastierten Leitung 13E und 13F, andere damastierte Leitungen 13A bis 13D und 13G bis 13J von benachbarten Speicherzellen gemeinsam genutzt bzw. zwischen diesen aufgeteilt.
Fig. 2C zeigt einen dritten Zustand in dem Herstellungsprozeß einer Speicherzelle. In diesem Fall ist eine Ladungskapazität hinzugefügt, um eine Erzeugung eines weichen Fehlers zu verhindern. Genauer gesagt, ist ein plattenförmiger isolierender Film 14 auf der Speicherzelle des in Fig. 2B gezeigten Zustands so ausgebildet, daß er nur mit den L-förmigen damastierten Leitungen 13E und 13F, welche als Zellknoten N1 und N2 fungieren, in Kontakt steht. Ferner ist die Oberfläche des isolierenden Films 14 mit einem leitfähigen Film 15 überzogen, welcher im wesentlichen die gleiche Gestalt wie der isolierende Film 15 aufweist. In diesem Fall ist ein hinreichender Spielraum zwischen dem leitfähigen Film 15 und den damastierten Leitungen festgelegt, so daß der leitfähige Film 15 nicht mit den damastierten Leitungen 13A, 13C, 13D, 13G, 13H und 13J in Berührung kommt.
Wie vorstehend beschrieben, sind in dieser Ausführungsform der isolierende Film 14 und der leitfähige Film 15 direkt auf den Zellknoten N1 und N2 so ausgebildet, daß der isolierende Film 14 zwischen den Zellknoten N1 und N2 und dem leitfähigen Film 15 gehalten wird und dadurch ein Ladungskondensatorelement ausgebildet wird. Somit ist eine Ladungskapazität hinzugefügt, um eine Erzeugung eines weichen Fehlers zu verhindern.
Fig. 2D zeigt einen vierten Zustand in dem Herstellungsprozeß einer Speicherzelle, und in diesem Fall sind eine Mehrzahl von einschichtigen Metall-Leitungen entlang der Zeilenrichtung ausgebildet. In Fig. 2D sind die aktive Schicht und die Gateleitung weggelassen, um die Zeichnung zu vereinfachen. Genauer gesagt, sind einschichtige Metall-Leitungen 17A bis 17C und 17E bis 17G jeweils mit den damastierten Leitungen 13A bis 13C und 13H bis 13J durch gestapelte Durchgangskontakte (stacked via contact - nachstehend als SV-Kontakt bezeichnet) 16A bis 16C und 16F bis 16H verbunden. Ferner ist eine einschichtige Metall-Leitung 17D, welche die Wortleitung (WL) ausbildet, in der Umgebung ihrer beider Enden mit den damastierten Leitungen 13D und 13G durch die SV-Kontakte 16D und 16E, so wie andere einschichtige Metall-Leitungen, verbunden.
Die einschichtigen Metall-Leitungen 17A, 17B und 17C sind jeweils mit der Massespannungsleitung (VssL), der Energieversorgungsspannungsleitung (VddL) und der zweiten Bitleitung (Bit#L) verbunden. Beide Anschlußseiten der einschichtigen Metall-Leitung 17D, welche die Wortleitung (WL) bildet, sind jeweils mit Gateleitungen 12C und 12B, welche jeweils Gates des ersten und zweiten Zugriffstransistors 7 und 8 bilden, durch die damastierten Leitungen 13D und 13G verbunden. Ferner sind die einschichtigen Metall-Leitungen 17E, 17F und 17G jeweils mit der ersten Bitleitung (Bit L), der Energieversorgungsspannungsleitung (VddL) und der Massespannungsleitung (VssL) verbunden.
Zusätzlich ist ein SRAM, welcher Speicherzellen eines Voll-CMOS-Typs gemäß der vorliegenden Erfindung aufweist, so aufgebaut, daß eine Mehrzahl von Speicherzellen, welche die vorgenannte Zwischenverbindungsstruktur aufweisen, wie zuvor beschrieben, matrixartig angeordnet sind. In diesem Fall werden alle einschichtigen Metall-Leitungen 17A bis 17G von benachbarten Speicherzellen gemeinsam genutzt.
Fig. 2E zeigt einen fünften Zustand in dem Herstellungsprozeß einer Speicherzelle, und in diesem Fall ist eine Mehrzahl von zweischichtigen Metall-Leitungen entlang der Spaltenrichtung ausgebildet. Und zwar ist eine zweischichtige Metall-Leitung 19A, welche die Massespannungsleitung (VssL) bildet, so positioniert, daß sie über die einschichtige Metall-Leitung 17A hinüberreicht, und ist durch einen SV-Kontakt 18A mit der einschichtigen Metall-Leitung 17A verbunden. Ferner ist eine zweischichtige Metall-Leitung 19B, welche die erste Bitleitung (Bit L) bildet, so positioniert, daß sie über die einschichtige Metall-Leitung 17E hinüberreicht, und ist durch einen SV-Kontakt 18B mit der einschichtigen Metall-Leitung 17E verbunden. Ferner ist eine zweischichtige Metall-Leitung 19C, welche die Energieversorgungsspannungsleitung (VddL) bildet, so positioniert, daß sie über die einschichtigen Metall-Leitungen 17B und 17F hinüberreicht, und ist durch SV-Kontakte 18C und 18D mit den einschichtigen Metall- Leitungen 17B und 17F verbunden. Ferner ist eine zweischichtige Metall-Leitung 19D, welche die zweite Bitleitung (Bit#L) bildet, so positioniert, daß sie über die einschichtige Metall-Leitung 17C hinüberreicht, und ist durch einen SV-Kontakt 18E mit der einschichtigen Metall- Leitung 17C verbunden. Ferner ist eine zweischichtige Metall-Leitung 19E, welche die Massespannungsleitung (VssL) bildet, so positioniert, daß sie über die einschichtige Metall-Leitung 17G hinüberreicht, und ist durch einen SV- Kontakt 18F mit der einschichtigen Metall-Leitung 17G verbunden.
Zusätzlich ist ein SRAM, welcher Speicherzellen eines Voll-CMOS-Typs gemäß der vorliegenden Erfindung aufweist, so aufgebaut, daß eine Mehrzahl von Speicherzellen mit der zuvor erwähnten Zwischenverbindungsstruktur matrixartig angeordnet ist; in diesem Fall werden alle zweischichtigen Metall-Leitungen 19A bis 19E von benachbarten Speicherzellen in dem SRAM gemeinsam genutzt.
Als nächstes wird der Herstellungsprozeß einer Speicherzelle, welche eine mehrschichtige Struktur aufweist, im Detail mit Bezug auf Fig. 3 bis Fig. 6 beschrieben werden. Fig. 3, Fig. 4, Fig. 5 und Fig. 6 sind jeweils Ansichten, welche den Ablauf zeigen, bis die Speicherzelle jeweilige Zustände erreicht, welche in den entlang den Linien I-I, II-II, III-III und IV-IV von Fig. 2E genommenen Längsschnittansichten gezeigt sind. In diesem Fall sind Fig. 4 und Fig. 5 Schnittansichten entlang der Spaltenrichtung, und eine Mehrzahl von benachbarten Speicherzellen ist darin gezeigt. In dem Ablauf wird zuerst eine Feldausbildung auf dem Halbleitersubstrat so ausgeführt, daß die aktiven Schichten 11A bis 11D erzeugt werden können. Zu dieser Zeit wird ein Isolationsoxidfilm 20 auf Abschnitten des Halbleitersubstrats mit Ausnahme der aktiven Schichten 11A bis 11D (die aktive Schicht 11B ist in Fig. 3 nicht gezeigt) ausgebildet. Der Zustand in jedem Querschnitt bis zu diesem Prozeß ist in Fig. 3A, Fig. 4A, Fig. 5A und Fig. 6A gezeigt.
Anschließend wird ein Fremdmaterial durch Ionenimplantation so hinzugefügt, daß Mulden ausgebildet werden können. Dann wird, nachdem ein Gateoxidfilm abgelegt worden ist, Polysilizium so abgelegt, daß die Gateleitungen 12A bis 12D ausgebildet werden können. Danach werden Implantation und Musterbildung ausgeführt, um jeden Transistor auszubilden. Der Zustand in jedem Querschnitt bis zu diesem Prozeß ist in Fig. 3B, Fig. 4B und Fig. 5B gezeigt.
Ferner werden die Gateleitungen 12A bis 12D individuell mit einer Seitenwand 21 an ihrer seitlichen Oberfläche ausgebildet. Ein Material, welches in der Lage ist, bei einem Oxidätzen die Funktion als ein Stopper auszuführen, wird als die Seitenwand 21 verwendet. Danach wird ein Fremdmaterial durch Ionenimplantation so implantiert, daß Source/Drain ausgebildet werden können. Ferner wird ein CoSi₂-Film abgelegt. Dann wird ein Ätzstoppfilm 23, welcher aus SiN besteht, auf dem CoSi₂-Film abgelegt. Der Zustand in jedem Querschnitt bis zu diesem Prozeß ist in Fig. 3C, Fig. 4C, Fig. 5C und Fig. 6B gezeigt.
Anschließend wird ein Planarisierungsisolationsfilm 24 abgelegt und danach durch eine damastierte Zwischenverbindungsmaske aus Wolfram so geätzt, daß ein Zwischenverbindungsgraben 24a ausgebildet werden kann. Das vorgenannte Ätzen wird durch einen Ätzstopper 23 gestoppt. Nachdem der Planarisierungsisolationsfilm 24 geätzt wurde, wird der freiliegende Ätzstoppfilm 22 entfernt. Der Zustand in jedem Querschnitt bis zu diesem Prozeß ist in Fig. 3D, Fig. 4D, Fig. 5D und Fig. 6C gezeigt.
Anschließend wird Wolfram in dem Zwischenverbindungsgraben 24a vergraben, so daß eine Leitung (Wolframleitung) ausgebildet werden kann. Als nächstes wird die Oberfläche planarisiert, so daß Wolfram nur in dem Zwischenverbindungsgraben 24a verbleibt. Ferner wird der isolierende Film 14 abgelegt, und danach wird der leitfähige Film 15 auf der Oberfläche des isolierenden Films 14 abgelegt. Anschließend werden der isolierende Film 14 und der leitfähige Film 15 so geätzt, daß ein plattenförmiges Ladungskondensatorelement wie in Fig. 2C gezeigt erhalten werden kann. Der Zustand in jedem Querschnitt bis zu diesem Prozeß ist in Fig. 3E, Fig. 4E, Fig. 5E und Fig. 6D gezeigt.
Ferner werden eine Ätzstoppschicht 26 und ein Planarisierungsisolationsfilm 27 abgelegt. Ferner wird ein Stapeldurchgangskontaktloch ausgebildet. Die Lochausbildung wird bei dem Ätzstoppfilm 24 angehalten. Nachdem der E Planarisierungsisolationsfilm 27 geätzt wurde, wird die freiliegende Ätzstoppschicht 26 entfernt. Der Zustand in jedem Querschnitt bis zu diesem Prozeß ist in Fig. 3F, Fig. 4F, Fig. 5F und Fig. 6E gezeigt.
Anschließend wird Wolfram (W) in dem Loch als die Stapeldurchgangskontakte 16A bis 16H vergraben, und dann wird anderes Wolfram entfernt. Ferner wird ein Zwischenverbindungsmetall aus einem einschichtigen Metall auf der gesamten Oberfläche abgelegt, und dann wird ein anderes Metall als die Einschichtmetallzwischenverbindung durch eine Einschichtmetallmaske (nicht gezeigt) geätzt. Der Zustand in jedem Querschnitt bis zu diesem Prozeß ist in Fig. 3G, Fig. 4G, Fig. 5G und Fig. 6F gezeigt. In dieser Ausführungsform wird Wolfram als in dem Zwischenverbindungsgraben und dem Stapeldurchgangsloch vergrabenes Metall verwendet; in diesem Fall ist die vorliegende Erfindung jedoch nicht auf Wolfram beschränkt, sondern können z. B. auch andere Metalle wie etwa Kupfer verwendet werden.
Danach wird das Stapeldurchgangskontaktloch (nicht gezeigt) ausgebildet. Dann wird Wolfram in dem Loch vergraben, und anderes Wolfram wird geätzt. Danach wird ein Zwischenverbindungsmetall aus einem zweischichtigen Metall abgelegt und dann geätzt. Der Zustand in jedem Querschnitt bis zu diesem Prozeß ist in Fig. 3H und Fig. 6G gezeigt.
Obwohl nicht im einzelnen gezeigt, wird nach den vorgenannten Prozessen ferner ein Zwischenschichtdielektrikum abgelegt, und dann wird das Stapeldurchgangskontaktloch ausgebildet. Danach wird Wolfram in dem so ausgebildeten Stapeldurchgangskontaktloch vergraben. Schließlich wird ein Zwischenverbindungsmetall aus einem dreischichtigen Metall abgelegt und geätzt.
Mit Bezug auf Fig. 7A bis 7F wird der Ablauf einer Ausbildung eines Ladungskondensatorelements im Detail beschrieben werden; in diesem Fall ist das Ladungskondensatorelement aus den Zellknoten N1 und N2 sowie dem isolierenden Film 14 und dem leitfähigen Film 15, welche auf diesen Zellknoten ausgebildet sind, zusammengesetzt. Fig. 7A bis Fig. 7F entsprechen dem in Fig. 6 gezeigten Querschnitt, und in diesem Fall werden Schichten gezeigt, welche sich oberhalb des Planarisierungsisolationsfilms 24 und der damastierten Leitungen 13E und 13F befinden. Wie in Fig. 7A gezeigt, wird Wolfram in dem in dem Planarisierungsisolationsfilm 24 ausgebildeten damastierten Wolfram-Zwischenverbindungsgraben 24a so vergraben, daß damastierte Leitungen 13E und 13F ausgebildet werden können.
In dem Fall eines Ausbildens des Ladungskondensatorelements wird, wie in Fig. 7B gezeigt, zuerst der isolierende Film 14 auf der Oberfläche des Planarisierungsisolationsfilms 24 und der damastierten Leitungen 13E und 13F ausgebildet. Als nächstes wird, wie in Fig. 7C gezeigt, der leitfähige Film 15 auf der Oberfläche des isolierenden Films 14 ausgebildet.
Anschließend wird, wie in Fig. 7D gezeigt, ein Resist bzw. Photolack, welcher die Plattengestalt des in Fig. 2C gezeigten Ladungskondensatorelements aufweist, auf der Oberfläche des leitfähigen Films 15 ausgebildet. Dann werden, wie in Fig. 7E gezeigt, der isolierende Film 14 und der leitfähige Film 15 geätzt. Danach wird, wie in Fig. 7F gezeigt, der Resist entfernt, und dadurch ist es möglich, den isolierenden Film 14 und den leitfähigen Film 15 mit der plattenförmigen Gestalt des in Fig. 2C gezeigten Ladungskondensatorelements auszubilden.
Wie zuvor beschrieben, ist in dieser Ausführungsform das Ladungskondensatorelement aus den Zellknoten N1 und N2 sowie dem isolierenden Film 14 und dem leitfähigen Film 15, welche auf diesen Zellknoten ausgebildet sind, zusammengesetzt. Ferner ist das Ladungskondensatorelement direkt auf den damastierten Leitungen 13E und 13F, welche als die in Fig. 1 gezeigten Zellknoten N1 und N2 verwendet werden, ausgebildet und in der Speicherzelle enthalten. Somit ist es möglich, eine Ladungskapazität zum Verhindern der Erzeugung eines weichen Fehlers ohne Vergrößerung einer Zellenfläche zu erhöhen und somit eine Speicherzelle zu verwirklichen, welche eine hohe Beständigkeit gegenüber weichen Fehlern aufweist. In diesem Fall ist nur eine Maske erforderlich, um die Ladungskapazität hinzuzufügen, so daß die Reduzierung der Ausbeute und die Erhöhung der Herstellungskosten vermieden werden können.
Ferner ist in der ersten Ausführungsform, wie oben beschrieben, der Zellknoten N1 so angeordnet, daß er das P-Muldengebiet, auf welchem der erste Treibertransistor 5 gebildet ist, und das N-Muldengebiet, auf welchem der erste Lasttransistor 3 gebildet ist, kreuzt, und der Zellknoten N2 ist so angeordnet, daß er das P-Muldengebiet, auf welchem der zweite Treibertransistor 6 gebildet ist, und das N-Muldengebiet, auf welchem der zweite Lasttransistor 4 gebildet ist, kreuzt. Demgemäß können die Zellknoten N1 und N2 vergleichsweise lang festgelegt werden, und daher kann eine große Ladungskapazität erhalten werden.
Wie zuvor beschrieben, sind die Zellknoten N1, N2 Elemente, welche durch Vergraben eines leitfähigen Materials in einem Graben 24A, welcher in einer auf jedem der Transistoren abgelegten Zwischenschichtisolationsfilm 24 ausgebildet ist, ausgebildet sind. Demgemäß kann jeder Zellknoten so ausgebildet werden, daß er kontinuierlich dick ist, und daher kann eine Ladungszuführung von dem Ladungskondensatorelement stabilisiert werden.
Darüber hinaus kann in dem Betrieb unter der Bedingung, daß eine Energieversorgungsspannung Vdd auf der Sourceseite des ersten und zweiten Lasttransistors 3 und 4 dem leitfähigen Film 15 zugeführt wird, ein Spielraum bzw. Rand zwischen dem leitfähigen Film 15 und den damastierten Leitungen 13B und 13I, welche mit der Energieversorgungsspannungsleitung VddL verbunden sind, zu Null oder weniger als ein Spielraum zwischen einem isolierenden Film 15 und einer damastierten Leitung, welche mit jeder Massespannungsleitung oder jeder Bitleitung in Verbindung steht, festgelegt werden. Demgemäß kann ein leitfähiger Film 15 größer festgelegt werden, und daher kann eine große Ladungskapazität erreicht werden.
Des weiteren befindet sich in dieser Ausführungsform die Zelle mit einer hohen Symmetrieeigenschaft, d. h. die Zelle eines horizontal langen Typs in Anwendung, und dadurch sind verschiedene Bauelemente einschließlich der Transistoren und des Ladungskondensatorelements symmetrisch angeordnet. Daher ist es möglich, eine Verminderung der Ausbeute, welche sich aus der eine Orientierung erfordernden Arbeit wie etwa einer Beförderung ergibt, zu vermeiden.
Nachstehend folgt eine Beschreibung anderer Ausführungsformen. In diesem Fall werden die gleichen Bezugszeichen verwendet, um die der vorstehend beschriebenen ersten Ausführungsform identischen Elemente zu bezeichnen, und die Einzelheiten sind weggelassen.
Fig. 8 zeigt eine Draufsicht in jeweiligen Zuständen eines Herstellungsprozesses einer Speicherzelle eines CMOS-Typs gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, und Fig. 8A und Fig. 8B entsprechen jeweils Fig. 2C und Fig. 2E. In der vorstehend beschriebenen ersten Ausführungsform ist das Potential des leitfähigen Films 15, welcher das Ladungskondensatorelement bildet, auf die Energieversorgungsspannung (Vdd) festgelegt worden. Ohne auf die vorgenannte Spannung beschränkt zu sein, kann das Potential des das Ladungskondensatorelement bildenden leitfähigen Films auf die Massespannung (Vss) festgelegt sein, damit es das gleiche Potential wie die Source des ersten und zweiten Treibertransistors 5und 6 wird. In diesem Fall wird, wie in Fig. 8A gezeigt, ein ausreichender Spielraum zwischen dem Ladungskondensatorelement und den damastierten Leitungen so festgelegt, daß kein Kontakt des Ladungskondensatorelements und der damastierten Leitungen 13B bis 13I hergestellt wird. Andererseits kann ein Spielraum zwischen dem Ladungskondensatorelement und den damastierten Leitungen 13A und 13J, welche mit der Massespannungsleitung (VssL) verbunden sind, auf Null oder weniger als ein Spielraum zwischen einem isolierenden Film 35 und einer mit jeder Energieversorgungsspannungsleitung oder jeder Bitleitung verbundenen damastierten Leitung festgelegt sein. Demgemäß kann ein leitfähiger Film größer festgelegt sein, und daher kann eine große Ladungskapazität erhalten werden. Fig. 8B ist eine Draufsicht des im wesentlichen endgültigen Zustands des Herstellungsprozesses einer Speicherzelle eines CMOS-Typs.
Fig. 9 bis Fig. 12 sind individuelle Längsschnittansichten, welche entlang den Linien V-V, VI-VI, VII-VII und VIII-VIII von Fig. 8B genommen sind. In diesem Fall entsprechen Fig. 9 bis Fig. 12 jeweils Fig. 3H, Fig. 4G, Fig. 5G und Fig. 6G, und Fig. 11 und Fig. 12 sind die gleichen wie Fig. 5G und Fig. 6G; daher sind die Einzelheiten weggelassen.
In der zweiten Ausführungsform sind, um den Spielraum bzw. Bereich zwischen dem Ladungskondensatorelement und der damastierten Leitung 13J, welche mit der Massespannungsleitung (VssL) in Verbindung steht, zu vergraben, ein isolierender Film 34 und ein leitfähiger Film 35, welche zusammen mit dem Zellknoten das Ladungskondensatorelement bilden, so ausgebildet, daß sie sich zu der damastierten Leitung 13J hin erstrecken. Dieser Abschnitt entspricht dem isolierenden Film 34 und dem leitfähigen Film 35, welche auf der rechten Seite in Fig. 9 gezeigt sind.
Ferner sind gemäß dieser zweiten Ausführungsform, um den Bereich zwischen dem Ladungskondensatorelement und der damastierten Leitung 13A, welche mit der Massespannungsleitung (VssL) in Verbindung steht, zu vergraben, ein isolierender Film 34 und ein leitfähiger Film 35, welche zusammen mit dem Zellknoten das Ladungskondensatorelement bilden, so ausgebildet, daß sie sich zu der damastierten Linie 13A hin erstrecken. Dieser Abschnitt entspricht dem isolierenden Film 34 und dem leitfähigen Film 35, welche auf der linken Seite von der Mitte aus in Fig. 9 gezeigt sind.
Wie zuvor beschrieben, ist in dem Fall, daß das Potential des leitfähigen Films 35 auf das gleiche Potential wie die Source des ersten und zweiten Treibertransistors 5 und 6 festgelegt ist, kein Spielraum zwischen dem Ladungskondensatorelement und jeder der damastierten Leitungen 13A und 13J, welche mit der Massespannungsleitung (VssL) in Verbindung stehen, erforderlich. Daher kann das Ladungskondensatorelement größer ausgebildet sein, und eine größere Ladungskapazität kann hinzugefügt werden.
Zusätzlich gibt es den Fall, daß in Abhängigkeit von einer Speicherzellenmatrix die nachstehende Materie erforderlich ist; und zwar ist das Ladungskondensatorelement oder der leitfähige Film in der Zeilenrichtung verbunden, während es/er in der Spaltenrichtung isoliert ist. Wenn das Ladungskondensatorelement oder der leitfähige Film in der Gestalt wie in Fig. 8A gezeigt ausgebildet ist und das Potential des leitfähigen Films auf die Massespannung festgelegt ist, ist in den benachbarten Speicherzellen in der Spaltenrichtung das Ladungskondensatorelement oder der leitfähige Film in der Spaltenrichtung durch die damastierten Leitungen 13A und 13J verbunden. Aus diesem Grund muß in dem vorgenannten Fall ein ausreichender Spielraum zwischen dem Ladungskondensatorelement oder dem leitfähigen Film und den damastierten Leitungen 13A und 13J zusätzlich zu dem zwischen dem Ladungskondensatorelement oder dem leitfähigen Film und den damastierten Leitungen 13B und 13I festgelegt sein.
Fig. 13A bis Fig. 13F sind Ansichten, welche jeweilige Zustände eines Ausbildungsprozesses eines Zellknotens und eines Ladungskondensatorelements, welche in einer Speicherzelle enthalten sind, gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigen. Die dritte Ausführungsform unterscheidet sich von der vorgenannten ersten Ausführungsform darin, daß die nachstehende Technologie (sog. Doppeldamastprozeß - dual damascene process) eingesetzt wird. Gemäß dem Doppeldamastprozeß werden der Zwischenverbindungsgraben und eine mit dem Zwischenverbindungsgraben in Verbindung stehende Vertiefung bzw. Ausnehmung ausgebildet, und danach werden dieser Graben und diese Vertiefung gleichzeitig so vergraben, daß ein Zellknoten und ein Ladungskondensatorelement ausgebildet werden. In dem in Fig. 13A gezeigten Zustand sind die aktiven Schichten 11A bis 11D wie in dem Fall der vorstehend beschriebenen ersten Ausführungsform ausgebildet, und danach wird der Ätzstoppfilm 23 ausgebildet. Von diesem Zustand aus wird der Planarisierungsisolationsfilm 24 auf der gesamten Oberfläche ausgebildet, wie in Fig. 13B gezeigt, und ferner werden eine Ätzstoppschicht 41 und ein Planarisierungsisolationsfilm 42 darauf abgelegt.
Danach wird der Planarisierungsisolationsfilm 42 auf der Seite der oberen Schicht unter Verwendung einer Kontaktmaske (nicht gezeigt) in Abschnitten, welche den aktiven Schichten 11A bis 11D entsprechen, geätzt. Das vorgenannte Ätzen wird bei dem Ätzstoppfilm 41 gestoppt. Dann wird der außen freiliegende Ätzstoppfilm 41 entfernt. Der Zustand bis zu diesem Prozeß ist in Fig. 13C gezeigt. Ferner werden der Planarisierungsisolationsfilm 24 auf der Seite der unteren Schicht und der Planarisierungsisolationsfilm 42 der Seite der oberen Schicht unter Verwendung einer Knotenmaske (nicht gezeigt) geätzt. Die vorgenannte Ätzung wird an den Ätzstoppfilmen 23 und 41 gestoppt. Dann werden die außen freiliegenden Ätzstoppfilme 23 und 41 entfernt. Der Zustand bis zu diesem Prozeß ist in Fig. 13D gezeigt. Somit wird die Vertiefung so ausgebildet, daß sie mit dem in dem Planarisierungsisolationsfilm 24 ausgebildeten Zwischenverbindungsgraben 24a und dem in dem Planarisierungsisolationsfilm 42 ausgebildeten Zwischenverbindungsgraben 24a in Verbindung steht.
Anschließend wird Wolfram gleichzeitig in dem Zwischenverbindungsgraben 24a und der Vertiefung vergraben, und dann wird die Oberfläche planarisiert, so daß Wolfram nur in dem Zwischenverbindungsgraben 24a und der Vertiefung verbleibt. Somit werden die Leitung in dem Zwischenverbindungsgraben 24a und die Zellknoten N1 und N2 (siehe Fig. 1) durch Wolfram 43E und 43F integral ausgebildet.
Anschließend werden der isolierende Film 14 und der leitfähige Film 15 auf der gesamten Oberfläche abgelegt. Dann werden der isolierende Film 14 und der leitfähige Film 15 unter Verwendung einer Kondensatorausbildungsmaske (nicht gezeigt) so geätzt, daß sie mit den aus Wolfram 43E und 43F ausgebildeten Zellknoten N1 und N2 einen Kontakt aufweisen.
Wie zuvor beschrieben, werden gemäß dieser dritten Ausführungsform die Leitung in dem Zwischenverbindungsgraben und der Zellknoten integral ausgebildet; daher kann die Anzahl der Ausbildungsprozesse im Vergleich mit dem Fall einer Ausbildung dieser Leitung und des Zellknotens in unabhängiger Weise reduziert werden.
Fig. 14A bis Fig. 14E sind Ansichten, welche jeweilige Zustände eines Ausbildungsprozesses eines Zellknotens und eines Ladungskondensatorelements, welche in einer Speicherzelle enthalten sind, gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigen. In dieser vierten Ausführungsform wird anstelle von Wolfram ein anderes Metall als ein Material zum Bilden der Zellknoten N1 und N2 verwendet. In dem in Fig. 14 gezeigten Zustand sind die aktiven Schichten 11A bis 11D ausgebildet, und danach wird der Ätzstoppfilm 23 ausgebildet. In diesem Zustand wird der Planarisierungsisolationsfilm 24 auf der gesamten Oberfläche ausgebildet, und ferner wird der ausgebildete Planarisierungsisolationsfilm 24 an Abschnitten, welche den aktiven Schichten 11A bis 11D entsprechen, geätzt. Danach wird der außen freiliegende Ätzstoppfilm 23 entfernt. Der Zustand bis zu diesem Prozeß ist in Fig. 14B gezeigt.
Danach wird, wie in Fig. 14C gezeigt, Wolfram in dem durch die vorgenannte Ätzung ausgebildeten Zwischenverbindungsgraben 24a vergraben, und dann kann die Oberfläche so planarisiert werden, daß Wolfram 51A bis 51D nur in dem Zwischenverbindungsgraben 24a verbleibt. Ferner wird eine Metallschicht auf der gesamten Oberfläche abgelegt, und danach wird eine Ätzung so ausgebildet, daß eine mit dem Wolfram 51A und 51B verbundene Metallschicht 53E und eine mit dem Wolfram 51C und 51D verbundene Metallschicht 53F unter Verwendung einer Knotenmaske (nicht gezeigt) ausgebildet werden kann. Die so ausgebildeten Metallschichten 53E und 53F bilden jeweils die Zellknoten N1 und N2. Der Zustand bis zu diesem Prozeß ist in Fig. 14D gezeigt.
Anschließend werden ein Isolationsfilm 54 und ein leitfähiger Film 55 auf der gesamten Oberfläche unter Einschluß der Metallschichten 53E und 53F ausgebildet und danach unter Verwendung einer Kondensatorausbildungsmaske so geätzt, daß der die Metallschichten 53E und 53F abdeckende Abschnitt verbleibt. Der Zustand bis zu diesem Prozeß ist in Fig. 14E gezeigt.
Wie zuvor beschrieben, werden gemäß dieser vierten Ausführungsform die Zellknoten N1 und N2 aus den Metallschichten 53E und 53F jeweils so ausgebildet, daß die Zellknoten N1 und N2 vergleichsweise einfach aufgebaut sein können.
Fig. 15a bis Fig. 15D stellen eine fünfte Ausführungsform der vorliegenden Erfindung dar, d. h., erste bis vierte Beispiele einer Modifizierung des Zeliknotens und des Ladungskondensatorelements, welche in der Speicherzelle enthalten sind. Der Zweck dieser Modifikationsbeispiele ist es, die Gesamtladungskapazität, welche durch einen Zellknoten und ein aus dem Zellknoten, dem isolierenden Film und dem leitfähigen Film zusammengesetzten Ladungskondensatorelement bestimmt ist, zu erhöhen. Zuerst wird in dem in Fig. 15A gezeigten ersten Modifizierungsbeispiel Wolfram 63E und 63F, welches die Zellknoten N1 und N2 bildet, so ausgebildet, daß es nur um eine vorbestimmte Höhe von der oberen Oberfläche des Planarisierungsisolationsfilms 24 hervorsteht. Dann werden ein isolierender Film 64 und leitfähiger Film 65, welche zusammen mit den Zellknoten N1 und N2 das Ladungskondensatorelement bilden, so ausgebildet, daß sie das hervorstehende Wolfram 63E und 63F vollständig abdecken. Gemäß der vorgenannten Struktur wird eine Kontaktfläche des Wolframs 63E und 63F mit dem isolierenden Film 64 größer, verglichen mit dem Fall, daß Wolfram fluchtend mit dem Planarisierungsisolationsfilm ausgebildet wird; als ein Ergebnis kann die Gesamtladungskapazität erhöht werden.
Nachfolgend wird in dem in Fig. 15B gezeigten zweiten Modifizierungsbeispiel Wolfram 67E und 67F, welches die Zellknoten N1 und N2 bildet, so ausgebildet, daß es nur um eine vorbestimmte Höhe von der oberen Oberfläche des Planarisierungsisolationsfilms 24 hervorsteht, wie in dem vorgenannten ersten Modifizierungsbeispiel. Ferner wird die Oberfläche des hervorstehenden Abschnitts rauh gemacht. Dann werden ein isolierender Film 68 und ein leitfähiger Film 69, welche zusammen mit dem Zellknoten N1 und N2 das Ladungskondensatorelement bilden, so ausgebildet, daß sie das hervorstehende Wolfram 67E und 67F vollständig abdecken. Gemäß der vorgenannten Struktur wird eine Kontaktfläche des Wolframs 67E und 67F mit dem isolierenden Film 68 größer, verglichen mit dem Fall des in Fig. 15A gezeigten ersten Modifizierungsbeispiels; als ein Ergebnis kann die Gesamtladungskapazität weiter erhöht werden.
In dem in Fig. 15C gezeigten dritten Modifizierungsbeispiel wird Wolfram 73E und 73F, welches die Zellknoten N1 und N2 bildet, so ausgebildet, daß es an dessen jeweiligen randseitigen Kantenabschnitten nur um eine vorbestimmte Höhe von der oberen Oberfläche des Planarisierungsisolationsfilms 24 hervorsteht. Dann werden ein isolierender Film 68 und ein leitfähiger Film 69, welche zusammen mit den Zellknoten N1 und N2 das Ladungskondensatorelement bilden, so ausgebildet, daß sie das Wolfram 73E und 73F unter Einschluß der hervorstehenden randseitigen Kantenabschnitte vollständig abdecken. Gemäß der vorgenannten Struktur wird eine Kontaktfläche des Wolframs 73E und 73F mit dem isolierenden Film 74 größer im Vergleich mit dem Fall, daß Wolfram fluchtend mit dem Planarisierungsisolationsfilm ausgebildet wird; als ein Ergebnis kann die gesamte Ladungskapazität erhöht werden.
In dem in Fig. 15D gezeigten vierten Modifizierungsbeispiel wird zuerst Wolfram 77E und 77F, welches die Zellknoten N1 und N2 bildet, so ausgebildet, daß es an den jeweiligen randseitigen Kantenabschnitten nur um eine vorbestimmte Höhe von der oberen Oberfläche des Planarisierungsisolationsfilms 24 hervorsteht, wie in dem vorstehenden dritten Modifizierungsbeispiel. Ferner wird die Oberfläche des hervorstehenden Abschnitts rauh gemacht. Dann werden ein isolierender Film 78 und ein leitfähiger Film 79, welche zusammen mit den Zellknoten N1 und N2 das Ladungskondensatorelement bilden, so ausgebildet, daß es das Wolfram 77E und 77F einschließlich der vorstehenden randseitigen Kantenabschnitte vollständig abdeckt. Gemäß der vorgenannten Struktur wird eine Kontaktfläche des Wolframs 77E und 77F mit dem isolierenden Film 78 größer im Vergleich mit dem Fall des in Fig. 15C gezeigten dritten Modifizierungsbeispiels; als ein Ergebnis kann die Gesamtladungskapazität erhöht werden.
Fig. 16 ist eine Draufsicht, welche einen dem in Fig. 2C gezeigten Zustand entsprechenden Zustand des Herstellungsprozesses einer Speicherzelle vom Voll-CMOS-Typ gemäß einer sechsten Ausführungsform der vorliegenden Erfindung darstellt. In der sechsten Ausführungsform kann unter der Bedingung, daß eine Energieversorgungsspannung (Vdd) an einen leitfähigen Film, welcher ein Ladungskondensatorelement so wie in der vorstehend beschriebenen ersten Ausführungsform bildet, angelegt wird, ein leitfähiger Film vergleichsweise groß festgelegt werden, und die Anzahl der eine Speicherzelle bildenden Leitungen kann verringert werden.
In diese Speicherzelle ist ein Ladungskondensatorelement durch Ausbilden eines isolierernden Films 85 und eines leitfähigen Films 86 auf Zellknoten N1, N2 aufgebaut. Wie in Fig. 16 gezeigt, ist der leitfähige Film 86 so ausgebildet, daß er einen Teil der damastierten Leitungen 13B, 13I zum Versorgen mit einer Energieversorgungsspannung überdeckt und kontaktiert, während ein hinreichender Spielraum zu den damastierten Leitungen 13A, 13C, 13D, 13G, 13H, 13J vorliegt. Daher kann der leitfähige Film 86 groß festgelegt sein, und eine hohe Ladungskapazität kann erhalten werden.
Des weiteren kann der leitfähige Film 86 als eine Energieversorgungsspannungsleitung zum Versorgen der damastierten Leitungen 13B und 13I mit einer Energieversorgungsspannung dienen, nachdem der Film 86 mit den damastierten Leitungen 13B und 13I in Kontakt steht. Demgemäß ist in dieser sechsten Ausführungsform eine zweischichtige Metall-Leitung 19C als eine Energieversorgungsspannungsleitung (siehe Fig. 6G) auf einer Seite einer oberen Schicht der Speicherzelle nicht erforderlich. Fig. 17 stellt einen Zustand des Herstellungsprozesses einer Speicherzelle vom Voll-CMOS-Typ, welcher dem in Fig. 6G gezeigten Zustand entspricht, gemäß der sechsten Ausführungsform der vorliegenden Erfindung dar.
Somit kann die Anzahl der die Speicherzelle aufbauenden Leitungen reduziert werden, und die Produktausbeute kann verbessert werden, nachdem die zweischichtige Metall-Leitung 19C als eine Energieversorgungsspannungsleitung nicht erforderlich ist. Ferner können in diesem Fall, nachdem eine Regulierung bezüglich Breite oder Abstand verbleibender Leitungen auf der Seite einer oberen Schicht, wie etwa der Leitungen 19A, 19B, 19D, 19E, erleichtert wird, elektrische Leitungseigenschaften verbessert werden. Fig. 18 stellt ein Schaltungsdiagramm einer Speicherzelle vom CMOS-Typ gemäß der sechsten Ausführungsform der vorliegenden Erfindung dar.
Fig. 19 ist eine Draufsicht, welche einen Zustand des Herstellungsprozesses einer Speicherzelle vom Voll-CMOS- Typ, welcher dem in Fig. 2C gezeigten Zustand entspricht, gemäß einer siebenten Ausführungsform der vorliegenden Erfindung darstellt. In der siebenten Ausführungsform kann unter der Bedingung, daß eine Massespannung (Vss) an einen ein Ladungskondensatorelement aufbauenden Film genauso wie in der zweiten Ausführungsform angelegt wird, ein leitfähiger Film vergleichsweise groß festgelegt werden, und die Anzahl der die Speicherzelle aufbauenden Leitungen kann reduziert werden.
Bei dieser Speicherzelle ist ein Ladungskondensatorelement durch Ausbilden eines isolierenden Films 87 und eines leitfähigen Films 88 auf Zellknoten N1, N2 aufgebaut. Wie in Fig. 19 gezeigt, ist der leitfähige Film 88 so ausgebildet, daß er einen Teil der damastierten Leitungen 13A, 13J zum Versorgen mit einer Massespannung überdeckt und kontaktiert, während ein hinreichender Spielraum zu den damastierten Leitungen 13B, 13C, 13D, 13G, 13H, 13I besteht. Es wird festgehalten, daß die damastierten Leitungen 13A und 13J bezüglich einer Länge so festgelegt sind, daß Leitungen 13A und 13J nicht mit Leitungen zum Versorgen mit einer Massespannung der in Zeilenrichtung benachbarten Speicherzelle in Kontakt stehen.
Daher kann der leitfähige Film 88 groß festgelegt sein, und eine große Ladungskapazität kann erhalten werden.
Des weiteren kann der leitfähige Film 88 als eine Massespannungsleitung zum Versorgen der damastierten Leitungen 13A und 13J mit einer Massespannung dienen, nachdem der Film 88 mit den damastierten Leitungen 13A und 13J in Kontakt steht. Demgemäß sind in dieser siebenten Ausführungsform zweischichtige Metall-Leitungen 19A, 19E als eine Massespannungsleitung (siehe Fig. 6G) auf der Seite der oberen Schicht der Speicherzelle nicht erforderlich. Fig. 20 stellt einen Zustand des Herstellungsprozesses einer Speicherzelle vom Voll-CMOS-Typ, welcher dem in Fig. 6G gezeigten Zustand entspricht, gemäß der siebenten Ausführungsform der vorliegenden Erfindung dar.
Somit kann die Anzahl der die Speicherzelle aufbauenden Leitungen reduziert werden, und die Produktausbeute kann verbessert werden, nachdem die zweischichtigen Metall-Leitungen 19A, 19E als eine Massespannungsleitung nicht erforderlich sind. Ferner können in diesem Fall, nachdem eine Regulierung bezüglich einer Breite oder eines Abstands verbleibender Leitungen auf der Seite der oberen Schicht, wie etwa Leitungen 19B, 19C, 19D, erleichtert wird, elektrische Leitungseigenschaften verbessert werden. Fig. 21 stellt ein Schaltungsdiagramm einer Speicherzelle vom CMOS-Typ gemäß der siebenten Ausführungsform der vorliegenden Erfindung dar.
Fig. 22 ist eine Draufsicht, welche einen Zustand des Herstellungsprozesses einer Speicherzelle vom Voll-CMOS- Typ, welcher dem in Fig. 2C gezeigten Zustand entspricht, gemäß einer achten Ausführungsform der vorliegenden Erfindung darstellt. In der achten Ausführungsform wird eine Modifizierung einer Speicherzelle vom Voll-CMOS-Typ gemäß der vorstehend beschriebenen siebenten Ausführungsform vorgeschlagen, um zuzulassen, daß jede Speicherzelle einen leitfähigen Film und damastierte Leitungen zum Versorgen mit einer Massespannung mit einer benachbarten Speicherzelle teilt. Im einzelnen ist ein Kondensatorelement, wie in Fig. 22 gezeigt, durch Ausbilden eines isolierenden Films 81 und eines leitfähigen Films 82aufgebaut, und der leitfähige Film 82 und damastierte Leitungen 13A, 13B zum Versorgen mit einer Massespannung sind so ausgebildet, daß sie sich in Zeilenrichtung erstrecken, während sie einander berühren.
Fig. 23 zeigt einen isolierenden Film 81 und einen leitfähigen Film 82, welche durch vier benachbarte Speicherzellen 80A, 80B, 80C, 80D vom Voll-CMOS-Typ gemeinsam genutzt werden. Speicherzellen 80A und 80D auf der oberen linken Seite und unteren rechten Seite in Fig. 23 sind mit der gleichen Anordnung von Komponenten wie eine in Fig. 22 gezeigte Speicherzelle konfiguriert. Speicherzellen 80B und 80C auf der unteren linken Seite und oberen rechten Seite in Fig. 23 sind jeweils mit einer bezüglich einer Mittelline Q achsensymmetrischen Anordnung von Komponenten gegenüber den Speicherzellen 80A und 80D konfiguriert. Sowohl der isolierende Film 81 als auch der leitfähige Film 82, welche ein Ladungskondensatorelement bilden, sind integral über vier Speicherzellen 80A, 80B, 80C, 80D ausgebildet.
Eine damastierte Leitung 13G für eine zweite Bitleitung Bit#L wird ebenso wie ein isolierender Film 81, ein leitfähiger Film 82 und eine damastierte Leitung 13J zum Versorgen mit einer Massespannung zwischen Speicherzellen 80A und 80B, welche in Zeilenrichtung benachbart vorliegen, gemeinsam aufgeteilt, wobei sie zueinander achsensymmetrisch sind. In gleicher Weise wird eine damastierte Leitung 13D für eine erste Bitleitung Bit L ebenso wie ein isolierender Film 81, ein leitfähiger Film 82 und eine damastierte Leitung 13A zum Versorgen mit einer Massespannung zwischen Speicherzellen 80C und 80D, welche in Zeilenrichtung benachbart vorliegen, gemeinsam aufgeteilt, wobei sie zueinander achsensymmetrisch sind.
In diesem Fall werden damastierte Leitungen 13H, 13C für eine erste oder zweite Bitleitung, damastierte Leitungen 13I, 13B zum Versorgen mit einer Energieversorgungsspannung, damastierte Leitungen 13J, 13A zum Versorgen mit einer Massespannung, ein isolierender Film 81 und ein leitfähiger Film 82 zwischen Speicherzellen 80A und 80C, welche in Spaltenrichtung benachbart sind, gemeinsam aufgeteilt. In gleicher Weise werden damastierte Leitungen 13H, 13C für eine erste oder zweite Bitleitung, damastierte Leitungen 13I, 13B zum Versorgen mit einer Energieversorgungsspannung, damastierte Leitungen 13J, 13A zum Versorgen mit einer Massespannung, ein isolierender Film 81 und ein leitfähiger Film 82 von Speicherzellen 80B und 80D, welche in Spaltenrichtung benachbart vorliegen, gemeinsam genutzt.
Somit kann in dieser achten Ausführungsform, nachdem ein leitfähiger Film 82 und damastierte Leitungen 13A, 13B in integrierter Weise so ausgebildet sind, daß sie von benachbarten Speicherzellen gemeinsam genutzt werden, eine hohe Ladungskapazität erhalten werden, und zusätzlich kann eine Masseverbindung der Speicherzelle verstärkt werden.
Selbstverständlich ist die vorliegende Erfindung nicht auf die vorgenannten Ausführungsformen beschränkt, und es sind innerhalb des Bereichs der beigefügten Ansprüche zahlreiche Modifizierungen und Änderungen im Entwurf möglich, ohne von dem Erfindungsgedanken abzuweichen.
Vorstehend wurde eine Verbesserung an einem Halbleiterspeicher anhand verschiedener Ausführungsformen und Modifizierungen beschrieben.
Ein Halbleiterspeicher weist auf: eine Speicherzeile (10) vom Voll-CMOS-Typ, welche einen Bulk-Zugriffstransistor (7, 8) vom n-Typ, einen Bulk-Treibertransistor (5, 6) vom n-Typ und einen Bulk-Lasttransistor (3, 4) vom p- Typ jeweils doppelt beinhaltet, und ein eine Ladungskapazität hinzufügendes Ladungskondensatorelement (9), welches mit Zellknoten (N1, N2) verbunden ist, um einen Widerstand gegenüber einem weichen Fehler sicherzustellen. Bei dem Halbleiterspeicher sind ein isolierender Film (14) und ein leitfähiger Film (15) auf jeder oberen Seite des ersten und zweiten Zeliknotens (N1, N2) direkt ausgebildet, um ein Ladungskondensatorelement (9) zum Hinzufügen einer Ladungskapazität zu bilden. Der isolierende Film (14) wird zwischen dem Zellknoten (N1, N2) und dem leitfähigen Film (15) gehalten, wobei er sowohl den ersten als auch den zweiten Zellknoten (N1, N2) gemeinsam abdeckt.

Claims

1. Halbleiterspeicher mit einer Mehrzahl von Speicherzellen (10) vom Voll-CMOS-Typ, welche in einer Matrix angeordnet sind, wobei jede Speicherzelle (10) aufweist:
einen ersten Lasttransistor (3) und einen ersten Treibertransistor (5), welche in Reihe zwischen einer Energieversorgungsspannungsleitung (VddL) und einer Massespannungsleitung (VssL) geschaltet sind und ein Gate aufweisen, welches gemeinsam mit ein und derselben Leitung verbunden ist;
einen zweiten Lasttransistor (4) und einen zweiten Treibertransistor (6), welche in Reihe zwischen der Energieversorgungsspannungsleitung (VddL) und der Massespannungsleitung (VssL) geschaltet sind und ein Gate aufweisen, welches gemeinsam mit ein und derselben Leitung verbunden ist;
einen ersten Zellknoten (N1), welcher einen aktiven Bereich des ersten Lasttransistors (3) mit einem aktiven Bereich des ersten Treibertransistors (5) verbindet und mit jeweiligen Gates des zweiten Lasttransistors (4) und des zweiten Treibertransistors (6) in Verbindung steht;
einen zweiten Zellknoten (N2), welcher einen aktiven Bereich des zweiten Lasttransistors (4) mit einem aktiven Bereich des zweiten Treibertransistors (6) verbindet und mit jeweiligen Gates des ersten Lasttransistors (3) und des ersten Treibertransistors (5) in Verbindung steht;
einen ersten Zugriffstransistor (7), welcher zwischen dem ersten Zellknoten (N1) und einer ersten Bitleitung (Bit L) angeschlossen, ist und ein Gate aufweist, welches mit einer Wortleitung (WL) verbunden ist;
einen zweiten Zugriffstransistor (8), welcher zwischen dem zweiten Zellknoten (N2) und einer zweiten Bitleitung (Bit#L), welche in konjugierter Beziehung zu der ersten Bitleitung (Bit L) steht, angeschlossen ist und ein Gate aufweist, welches mit einer Wortleitung (WL) verbunden ist;
einen isolierenden Film (14) und einen leitfähigen Film (15), welche auf dem ersten und zweiten Zellknoten (N1, N2) direkt ausgebildet sind, zum Aufbauen eines Ladungskondensatorelements (9) mit dem ersten und zweiten Zellknoten (N1, N2) so, daß der isolierende Film (14) zwischen dem ersten und zweiten Zellknoten (N1, N2) und dem leitfähigen Film (15) unter gemeinsamer Abdeckung sowohl des ersten als auch des zweiten Zellknotens (N1, N2) gehalten wird.

2. Halbleiterspeicher gemäß Anspruch 1, dadurch gekennzeichnet, daß
in jeder Speicherzelle (10) sowohl der erste als auch der zweite Treibertransistor (5, 6) jeweils auf auf beiden Seiten eines Halbleitersubstrats ausgebildeten Muldengebieten eines ersten Leitfähigkeitstyps gebildet sind und der erste und zweite Lasttransistor (3, 4) auf einem in der Mitte des Halbleitersubstrats ausgebildeten Muldengebiet eines zweiten Leitfähigkeitstyps gebildet sind, und
der erste Zellknoten (N1) so angeordnet ist, daß er das Muldengebiet des ersten Leitfähigkeitstyps, auf welchem der erste Treibertransistor (5) gebildet ist, und das Muldengebiet des zweiten Leitfähigkeitstyps, auf welchem der erste Lasttransistor (3) gebildet ist, kreuzt, und der zweite Zellknoten (N2) so angeordnet ist, daß er das Muldengebiet des ersten Leitfähigkeitstyps, auf welchem der zweite Treibertransistor (6) gebildet ist, und das Muldengebiet des zweiten Leitfähigkeitstyps, auf welchem der zweite Lasttransistor (4) gebildet ist, kreuzt.

3. Halbleiterspeicher gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste und zweite Zellknoten (N1, N2) Elemente sind, welche durch Vergraben eines leitfähigen Materials in einem Graben (24a), welcher in einem auf jedem der Transistoren (3, 4, 5, 6) abgelegten Zwischenschichtisolationsfilm (24) ausgebildet ist, ausgebildet sind.

4. Halbleiterspeicher gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ein Spielraum zwischen dem leitfähigen Film (15) und jeder Kontaktleitung (13B, 13I), welche mit dem aktiven Bereich jedes Lasttransistors (3, 4) zum Versorgen mit einer Energieversorgungsspannung in Verbindung steht, so festgelegt ist, daß er geringer ist als ein Spielraum zwischen dem leitfähigen Film (15) und jeder Kontaktleitung (13A, 13C, 13D, 13E, 13F, 13G, 13H, 13J), welche mit jeder Bitleitung (Bit L, Bit#L) in Verbindung steht oder mit dem aktiven Bereich jedes Treibertransistors (5, 6) zum Versorgen mit einer Massespannung in Verbindung steht, unter der Bedingung, daß die Energieversorgungsspannung an den das Ladungskondensatorelement (9) bildenden leitfähigen Film (15) angelegt wird.

5. Halbleiterspeicher gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der leitfähige Film (15) so ausgebildet ist, daß er mit jeder Kontaktleitung (13B, 13I), welche zum Versorgen mit einer Energieversorgungsspannung mit dem aktiven Bereich jedes Lasttransistors (3, 4) in Verbindung steht, verbunden ist und als die Energieversorgungsspannungsleitung (VddL) dient unter der Bedingung, daß die Energieversorgungsspannung an den das Ladungskondensatorelement (9) bildenden leitfähigen Film (15) angelegt wird.

6. Halbleiterspeicher gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ein Spielraum zwischen dem leitfähigen Film (15) und jeder Kontaktleitung (13A, 13J), welche mit dem aktiven Bereich jedes Treibertransistors (5, 6) zum Versorgen mit einer Massespannung in Verbindung steht, so festgelegt ist, daß er geringer ist als ein Spielraum zwischen dem leitfähigen Film (15) und jeder Kontaktleitung (13B, 13C, 13D, 13E, 13F, 13G, 13H, 13I) welche mit jeder Bitleitung (Bit L, Bit#L) in Verbindung steht oder mit dem aktiven Bereich jedes Lasttransistors (3, 4) zum Versorgen mit einer Energieversorgungsspannung in Verbindung steht, unter der Bedingung, daß die Massespannung an den das Ladungskondensatorelement (9) bildenden leitfähigen Film (15) angelegt wird.

7. Halbleiterspeicher gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der leitfähige Film (15) so ausgebildet ist, daß er mit jeder Kontaktleitung (13A, 13J), welche zum Versorgen mit einer Massespannung mit dem aktiven Bereich jedes Treibertransistors (5, 6) in Verbindung steht, verbunden ist und als die Massespannungsleitung (VssL) dient unter der Bedingung, daß die Massespannung an den das Ladungskondensatorelement (9) bildenden leitfähigen Film (15) angelegt wird.

8. Halbleiterspeicher gemäß Anspruch 7, dadurch gekennzeichnet, daß der leitfähige Film (15) und die Kontaktleitung (13A, 13J) zum Versorgen mit der Massespannung gemeinsam zwischen benachbarten Speicherzellen ausgebildet sind.

9. Halbleiterspeicher gemäß einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß eine Oberfläche des ersten und/oder zweiten Zellknotens (N1, N2) so ausgeführt ist, daß er in wenigstens einem Abschnitt von der Umfangsoberfläche hervorsteht.

10. Halbleiterspeicher gemäß einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß eine Oberfläche des ersten und/oder zweiten Zellknotens (N1, N2) rauh gemacht ist.